JPH02196306A - シーケンサ - Google Patents
シーケンサInfo
- Publication number
- JPH02196306A JPH02196306A JP1733889A JP1733889A JPH02196306A JP H02196306 A JPH02196306 A JP H02196306A JP 1733889 A JP1733889 A JP 1733889A JP 1733889 A JP1733889 A JP 1733889A JP H02196306 A JPH02196306 A JP H02196306A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- wait
- cpu
- control circuit
- wait time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013256 coordination polymer Substances 0.000 claims description 5
- 238000004904 shortening Methods 0.000 abstract description 2
- 238000004260 weight control Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＣＰＵユニットとＩ／Ｏユニット、あるいは
Ｉ／Ｏユニット間のＩ／Ｏバスがケーブルを用いて延長
されたシーケンサに関するものである。
Ｉ／Ｏユニット間のＩ／Ｏバスがケーブルを用いて延長
されたシーケンサに関するものである。
［従来の技術］
シーケンサは、プログラムに基づいて負荷の動作を制御
するＣＰＵユニットと、外部とのデータあるいは信号の
授受を行うＩ／Ｏユニットと、上記各ユニットに電源を
供給する電源ユニットとをマザーボードに装着して一体
化したマザーボード構造となっており、上記基本となる
マザーボードの他に、Ｉ／Ｏユニットを備える別の複数
のマザーボードを増設することができるようにしたもの
がある。この場合、増設されたマザーボードと基本マザ
ーボードとの間のＩ／Ｏバスは通常ケーブルを用いて延
長される。ここで、Ｉ／Ｏバスを延長するケーブルの長
さが長いと、信号の遅延が生じる。そこで、従来のシー
ケンサではＩ／Ｏバスの最大延長を／Ｏｍ前後まで許容
できるように、Ｉ／Ｏアクセスのウェイト時間を上記ケ
ーブルの最大延長に今わせて設定してあった。
するＣＰＵユニットと、外部とのデータあるいは信号の
授受を行うＩ／Ｏユニットと、上記各ユニットに電源を
供給する電源ユニットとをマザーボードに装着して一体
化したマザーボード構造となっており、上記基本となる
マザーボードの他に、Ｉ／Ｏユニットを備える別の複数
のマザーボードを増設することができるようにしたもの
がある。この場合、増設されたマザーボードと基本マザ
ーボードとの間のＩ／Ｏバスは通常ケーブルを用いて延
長される。ここで、Ｉ／Ｏバスを延長するケーブルの長
さが長いと、信号の遅延が生じる。そこで、従来のシー
ケンサではＩ／Ｏバスの最大延長を／Ｏｍ前後まで許容
できるように、Ｉ／Ｏアクセスのウェイト時間を上記ケ
ーブルの最大延長に今わせて設定してあった。
［発明が解決しようとする課題１
ところが、このようにＩ／Ｏアクセスのウェイト時間を
上記ケーブルの最大延長に合わせた時間に固定しである
と、Ｉ／Ｏバスが短いときや、あるいはケーブルを必要
としないとき番こも、Ｉ／Ｏユニットはアクセスをウェ
イトにして信号処理を行うので、Ｉ／Ｏ処理時間が必要
処理時間に対して相当に長くなるという問題があった。
上記ケーブルの最大延長に合わせた時間に固定しである
と、Ｉ／Ｏバスが短いときや、あるいはケーブルを必要
としないとき番こも、Ｉ／Ｏユニットはアクセスをウェ
イトにして信号処理を行うので、Ｉ／Ｏ処理時間が必要
処理時間に対して相当に長くなるという問題があった。
本発明は上述の点に鑑みて為されたものであり、その目
的とするところは、Ｉ／Ｏ処理時間を短くできるシーケ
ンサを提供することにある。
的とするところは、Ｉ／Ｏ処理時間を短くできるシーケ
ンサを提供することにある。
［課題を解決するための手段１
上記目的を達成するために、本発明はＣ）） ＵがらＩ
／Ｏユニットをアクセスする場合のウェイト時間を任意
に設定可能なウェイト制御回路をＣＩ）Ｕユニットに設
け、このウェイト制御回路に許容される最大のウェイト
時間を設定し、ＣＪ−’ Ｕから最も離れたＩ／Ｏユニ
ットをアクセスすると共に、アクセス可能であれば上記
ウェイト制御回路に設定されるウェイト時間を徐々に短
くしてアクセスを繰り返し、アクセス可能な最小ウェイ
ト時間をＣＰ Ｕで検出し、この最小ウェイト時間を以
降のＣＰＵのＩ／Ｏユニットのアクセスのウェイト時間
としてウェイト制御回路に設定しである。
／Ｏユニットをアクセスする場合のウェイト時間を任意
に設定可能なウェイト制御回路をＣＩ）Ｕユニットに設
け、このウェイト制御回路に許容される最大のウェイト
時間を設定し、ＣＪ−’ Ｕから最も離れたＩ／Ｏユニ
ットをアクセスすると共に、アクセス可能であれば上記
ウェイト制御回路に設定されるウェイト時間を徐々に短
くしてアクセスを繰り返し、アクセス可能な最小ウェイ
ト時間をＣＰ Ｕで検出し、この最小ウェイト時間を以
降のＣＰＵのＩ／Ｏユニットのアクセスのウェイト時間
としてウェイト制御回路に設定しである。
［作用］
本発明は、上述のようにＣＰ ［１がウェイト制御回路
に許容される最大のウェイト時間を設定し、ＣＰ Ｕか
ら最も離れたＩ／Ｏ二二・ントをアクセスすると共に、
アクセス可能であれば上記ウェイト制御回路に設定され
るウェイト時間を徐々に短くしてアクセスを繰り返し、
アクセス可能な最小ウェイト時間を検出することにより
、Ｉ／Ｏバスの長さに応じた必要最小限のウェイト時間
に基づいて以降のｃ ｐ ｕのＩ／Ｏユニットのアクセ
スを制御できるようにして、Ｉ／Ｏ処理時間を短くする
ようにしたものである。
に許容される最大のウェイト時間を設定し、ＣＰ Ｕか
ら最も離れたＩ／Ｏ二二・ントをアクセスすると共に、
アクセス可能であれば上記ウェイト制御回路に設定され
るウェイト時間を徐々に短くしてアクセスを繰り返し、
アクセス可能な最小ウェイト時間を検出することにより
、Ｉ／Ｏバスの長さに応じた必要最小限のウェイト時間
に基づいて以降のｃ ｐ ｕのＩ／Ｏユニットのアクセ
スを制御できるようにして、Ｉ／Ｏ処理時間を短くする
ようにしたものである。
一
［実施例１
！＠１図に本発明の一実施例を示す。本実施例のシー
ケンｆｌ；ｌ：、ＣＰＵユニン）１とＩ／Ｏユ＝、ント
２とを基本マザーボード（図示せず）上に装着してあり
、増設置／Ｏユニント３を増設用のマザーボードに装着
しである７そしで、Ｉ／Ｏユニット２．３はＩ／Ｏバス
４でＣＰ ［１ユニツト１に＃：続され、Ｉ／Ｏユニッ
ト２と増設置／Ｏユニット３との開はケーブル５でＩ／
Ｏバス４を延長しである。ここで、Ｉ／Ｏバス４を最大
延長できる長さをｎｍａｘとすると、ＩＩ！ｍａｙ＞
ｉｏ ＋１＋ 十にとしである。
ケンｆｌ；ｌ：、ＣＰＵユニン）１とＩ／Ｏユ＝、ント
２とを基本マザーボード（図示せず）上に装着してあり
、増設置／Ｏユニント３を増設用のマザーボードに装着
しである７そしで、Ｉ／Ｏユニット２．３はＩ／Ｏバス
４でＣＰ ［１ユニツト１に＃：続され、Ｉ／Ｏユニッ
ト２と増設置／Ｏユニット３との開はケーブル５でＩ／
Ｏバス４を延長しである。ここで、Ｉ／Ｏバス４を最大
延長できる長さをｎｍａｘとすると、ＩＩ！ｍａｙ＞
ｉｏ ＋１＋ 十にとしである。
但し、り。はＩ／Ｏユニット２とＣＰ Ｕユニット１と
の開のＩ／Ｏバスの長さ、Ｚ、はＩ／Ｏユニット２．３
間の長さ、１２はＩ／Ｏユニット３，３間の長さを示す
。なお、上記ＣＰＵユニット１とＩ／Ｏユニット２とを
夫々別のマザーボードに装着してあっても構わない。本
実施例では、上記ＣＰＵユニット１のＣＰ Ｕ ６で最
も離れたＩ／Ｏユニット３を実際にアクセスして、必要
最小限のウェイト時間を検出する。このために、ウェイ
ト時間を可変設定できるウェイト制御回路７をＣＰＵユ
ニット１に設けである。なお、このウェイト制御回路７
は、第２図に示すようにカウント値を可変自在なカウン
タ８で構成しである。
の開のＩ／Ｏバスの長さ、Ｚ、はＩ／Ｏユニット２．３
間の長さ、１２はＩ／Ｏユニット３，３間の長さを示す
。なお、上記ＣＰＵユニット１とＩ／Ｏユニット２とを
夫々別のマザーボードに装着してあっても構わない。本
実施例では、上記ＣＰＵユニット１のＣＰ Ｕ ６で最
も離れたＩ／Ｏユニット３を実際にアクセスして、必要
最小限のウェイト時間を検出する。このために、ウェイ
ト時間を可変設定できるウェイト制御回路７をＣＰＵユ
ニット１に設けである。なお、このウェイト制御回路７
は、第２図に示すようにカウント値を可変自在なカウン
タ８で構成しである。
以下、上記ウェイト時間の判別方法を第２図の７０−チ
ャートに従って説明する。まず、初めにユーザによって
最もＣＰＵユニット１から離れたＩ／Ｏユニット３を指
定する。これは、最も離れた距離にあるＩ／Ｏユニット
３のアドレスを外部スイッチで設定したり、ソフト的に
書き込んだりして指定する。この指定が為された後、Ｃ
ＰＵ６はウェイト制御回路７に許容される最大距離ｊ！
ｍａｙに応じたウェイト時間を設定し、指定された丁／
Ｏユニットをアクセスする。このときアクセスが可能で
あれば、ウェイト制御回路７に設定するウェイト時間を
段階的に徐々に短くして、」二足指定されたＩ／Ｏユニ
ットをアクセスする、ことを繰り返す。なお、このウェ
イト時間は所定の単位ウェイト時間を１とした数値で設
定され、ウェイト制御回路７は基準クロックに従ってカ
ウントを行う。
ャートに従って説明する。まず、初めにユーザによって
最もＣＰＵユニット１から離れたＩ／Ｏユニット３を指
定する。これは、最も離れた距離にあるＩ／Ｏユニット
３のアドレスを外部スイッチで設定したり、ソフト的に
書き込んだりして指定する。この指定が為された後、Ｃ
ＰＵ６はウェイト制御回路７に許容される最大距離ｊ！
ｍａｙに応じたウェイト時間を設定し、指定された丁／
Ｏユニットをアクセスする。このときアクセスが可能で
あれば、ウェイト制御回路７に設定するウェイト時間を
段階的に徐々に短くして、」二足指定されたＩ／Ｏユニ
ットをアクセスする、ことを繰り返す。なお、このウェ
イト時間は所定の単位ウェイト時間を１とした数値で設
定され、ウェイト制御回路７は基準クロックに従ってカ
ウントを行う。
そして、アクセス可能である場合には、ウェイト数を１
ずつ減算していく。そして、アクセスできなくなったと
き、直前のアクセス可能なウェイト時間（アクセスでき
なくなったときのウェイト数十１）を最小ウェイト時間
であると判定する。この最小ウェイト時間は以降ＣＰ
ＬＪ ６がＩ／Ｏユニット２，３をアクセスする場合の
ウェイト時間としてウェイト制御回路７に設定され、こ
のウェイト制御回路７の制御の元でＣＰＵ６はＩ／Ｏユ
ニット２．３とのアクセスを行う。なお、ウェイト制御
回路７は、例えば複数のカウンタとワンショット出力制
御回路等を用いて構成しても良い。
ずつ減算していく。そして、アクセスできなくなったと
き、直前のアクセス可能なウェイト時間（アクセスでき
なくなったときのウェイト数十１）を最小ウェイト時間
であると判定する。この最小ウェイト時間は以降ＣＰ
ＬＪ ６がＩ／Ｏユニット２，３をアクセスする場合の
ウェイト時間としてウェイト制御回路７に設定され、こ
のウェイト制御回路７の制御の元でＣＰＵ６はＩ／Ｏユ
ニット２．３とのアクセスを行う。なお、ウェイト制御
回路７は、例えば複数のカウンタとワンショット出力制
御回路等を用いて構成しても良い。
［発明の効果］
本発明は上述のように、ＣＰ ＬＪがウェイト制御回路
に許容される最大のウェイト時間を設定し、ＣＰ Ｕか
ら最も離れたＩ／Ｏユニットをアクセスすると共に、ア
クセス可能であれば上記ウェイト制御回路に設定される
ウェイト時間を徐々に短くしてアクセスを繰り返し、ア
クセス可能な最小ウェイト時間を検出しているので、自
動的にＩ／Ｏバスの長さに応じた必要最小限のウェイト
時間を検出できる効果がある。しかも、この必要最小限
のウェイト時間に基づいて以降のＣＰ ＵのＩ／Ｏユニ
ットのアクセスを制御すれば、Ｉ／Ｏ処理時間を短くす
ることができる効果がある。
に許容される最大のウェイト時間を設定し、ＣＰ Ｕか
ら最も離れたＩ／Ｏユニットをアクセスすると共に、ア
クセス可能であれば上記ウェイト制御回路に設定される
ウェイト時間を徐々に短くしてアクセスを繰り返し、ア
クセス可能な最小ウェイト時間を検出しているので、自
動的にＩ／Ｏバスの長さに応じた必要最小限のウェイト
時間を検出できる効果がある。しかも、この必要最小限
のウェイト時間に基づいて以降のＣＰ ＵのＩ／Ｏユニ
ットのアクセスを制御すれば、Ｉ／Ｏ処理時間を短くす
ることができる効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はウェイト制御回路の具体回路図、第３図は同上の
最小ウェイト時間の検出動作の７０−チャートである。 １はＣＰＵユニット、２，３はＩ／Ｏユニット、４はＩ
／Ｏバス、５はケーブル、６はＣＰＵ、７はウェイト制
御回路である。 代理人 弁理士 石 １）艮 七
２図はウェイト制御回路の具体回路図、第３図は同上の
最小ウェイト時間の検出動作の７０−チャートである。 １はＣＰＵユニット、２，３はＩ／Ｏユニット、４はＩ
／Ｏバス、５はケーブル、６はＣＰＵ、７はウェイト制
御回路である。 代理人 弁理士 石 １）艮 七
Claims (1)
- （１）プログラムに基づいて負荷の動作を制御するＣＰ
Ｕユニットと、外部とのデータあるいは信号の授受を行
う複数のＩ／Ｏユニットとを備え、ＣＰＵユニットとＩ
／Ｏユニット、あるいはＩ／Ｏユニット間のＩ／Ｏバス
がケーブルを用いて延長されたシーケンサにおいて、Ｃ
ＰＵからＩ／Ｏユニットをアクセスする場合のウェイト
時間を任意に設定可能なウェイト制御回路をＣＰＵユニ
ットに設け、このウェイト制御回路に許容される最大の
ウェイト時間を設定し、ＣＰＵから最も離れたＩ／Ｏユ
ニットをアクセスすると共に、アクセス可能であれば上
記ウェイト制御回路に設定されるウェイト時間を徐々に
短くしてアクセスを繰り返し、アクセス可能な最小ウェ
イト時間をＣＰＵで検出し、この最小ウェイト時間を以
降のＣＰＵのＩ／Ｏユニットのアクセスのウェイト時間
としてウェイト制御回路に設定して成るシーケンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1733889A JPH02196306A (ja) | 1989-01-26 | 1989-01-26 | シーケンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1733889A JPH02196306A (ja) | 1989-01-26 | 1989-01-26 | シーケンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196306A true JPH02196306A (ja) | 1990-08-02 |
Family
ID=11941266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1733889A Pending JPH02196306A (ja) | 1989-01-26 | 1989-01-26 | シーケンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712781A (en) * | 1993-12-28 | 1998-01-27 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller and exclusive control communicating method therefor |
-
1989
- 1989-01-26 JP JP1733889A patent/JPH02196306A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712781A (en) * | 1993-12-28 | 1998-01-27 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller and exclusive control communicating method therefor |
| US5774354A (en) * | 1993-12-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller and exclusive control communicating method therefor |
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