JPH0553692A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH0553692A JPH0553692A JP3215718A JP21571891A JPH0553692A JP H0553692 A JPH0553692 A JP H0553692A JP 3215718 A JP3215718 A JP 3215718A JP 21571891 A JP21571891 A JP 21571891A JP H0553692 A JPH0553692 A JP H0553692A
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- cpu
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Abstract
(57)【要約】
【目的】 複数のＣＰＵユニット１〜３と、複数のＩ／
Ｏユニット１ー１〜３ー３が共通バスにて接続されたマ
ルチプロセッサシステムに関し、任意のＣＰＵユニット
より所望のＩ／Ｏユニットをリセット出来るマルチプロ
セッサシステムの提供を目的とする。 【構成】 ＣＰＵユニット１〜３には、自己の番号を設
定する番号設定部２０と、リセットを行う時はアドレス
Ａｏをアドレスバス５１に出力すると共に、番号設定部
２０に設定した番号をデータバス５２に出力するリセッ
ト制御部２１を設け、Ｉ／Ｏユニット１ー１〜３ー３に
は、ＣＰＵユニットの番号を設定出来る番号設定部３０
と、アドレスバス５１よりのアドレスと、アドレスＡｏ
と比較し一致すれば比較器３２に信号を出力する比較器
３１と、データバス５２よりのデータと、番号設定部３
０に設定されている番号と比較し、一致し且つ比較器３
１より信号が入力していれば、リセット信号を出力する
比較器３２とを設けた構成とする。
Ｏユニット１ー１〜３ー３が共通バスにて接続されたマ
ルチプロセッサシステムに関し、任意のＣＰＵユニット
より所望のＩ／Ｏユニットをリセット出来るマルチプロ
セッサシステムの提供を目的とする。 【構成】 ＣＰＵユニット１〜３には、自己の番号を設
定する番号設定部２０と、リセットを行う時はアドレス
Ａｏをアドレスバス５１に出力すると共に、番号設定部
２０に設定した番号をデータバス５２に出力するリセッ
ト制御部２１を設け、Ｉ／Ｏユニット１ー１〜３ー３に
は、ＣＰＵユニットの番号を設定出来る番号設定部３０
と、アドレスバス５１よりのアドレスと、アドレスＡｏ
と比較し一致すれば比較器３２に信号を出力する比較器
３１と、データバス５２よりのデータと、番号設定部３
０に設定されている番号と比較し、一致し且つ比較器３
１より信号が入力していれば、リセット信号を出力する
比較器３２とを設けた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は複数のプロセッサユニッ
ト（以下ＣＰＵユニットと称す）と、複数の入出力ユニ
ット（以下Ｉ／Ｏユニットと称す）が共通バスにて接続
されたマルチプロセッサシステムの改良に関する。
ト（以下ＣＰＵユニットと称す）と、複数の入出力ユニ
ット（以下Ｉ／Ｏユニットと称す）が共通バスにて接続
されたマルチプロセッサシステムの改良に関する。
【０００２】制御系コンピュータでは処理の高速化，高
信頼化（ノンストップ化）に伴いマルチプロセッサシス
テムが用いられるようになってきている。この場合、任
意のＣＰＵユニットより所望のＩ／Ｏユニットのリセッ
トが可能であることが要望されている。
信頼化（ノンストップ化）に伴いマルチプロセッサシス
テムが用いられるようになってきている。この場合、任
意のＣＰＵユニットより所望のＩ／Ｏユニットのリセッ
トが可能であることが要望されている。
【０００３】
【従来の技術】図３は第１の従来例のマルチプロセッサ
システムのブロック図、図４は第２の従来例のマルチプ
ロセッサシステムのブロック図である。
システムのブロック図、図４は第２の従来例のマルチプ
ロセッサシステムのブロック図である。
【０００４】図３では、バス５０に、ＣＰＵユニット
１’〜３’、Ｉ／Ｏユニット１’ー１，１’ー２，１’
ー３，２’ー１，２’ー２，２’ー３，３’ー１，３’
ー２，３’ー３が接続されており、制御線６０は１本で
あり、あるＣＰＵユニット系に異常が発生した場合や，
あるＣＰＵユニット系を保守する場合、例えばＣＰＵユ
ニット１’がＣＰＵユニット１に属するＩ／Ｏユニット
１’ー１，１’ー２，１’ー３を選別してリセットしよ
うとしてもリセットすることが出来ない。
１’〜３’、Ｉ／Ｏユニット１’ー１，１’ー２，１’
ー３，２’ー１，２’ー２，２’ー３，３’ー１，３’
ー２，３’ー３が接続されており、制御線６０は１本で
あり、あるＣＰＵユニット系に異常が発生した場合や，
あるＣＰＵユニット系を保守する場合、例えばＣＰＵユ
ニット１’がＣＰＵユニット１に属するＩ／Ｏユニット
１’ー１，１’ー２，１’ー３を選別してリセットしよ
うとしてもリセットすることが出来ない。
【０００５】そこで、図４では、ＣＰＵユニット１’，
２’，３’に夫々属するＩ／Ｏユニット１’ー１，１’
ー２，１’ー３，２’ー１，２’ー２，２’ー３，３’
ー１，３’ー２，３’ー３には、ＣＰＵユニット１’，
２’，３’より夫々制御線を設け、あるＣＰＵユニット
系に異常が発生した場合や，あるＣＰＵユニット系を保
守する場合、各ＣＰＵユニットに属するＩ／Ｏユニット
を選別してリセット出来るようになっている。
２’，３’に夫々属するＩ／Ｏユニット１’ー１，１’
ー２，１’ー３，２’ー１，２’ー２，２’ー３，３’
ー１，３’ー２，３’ー３には、ＣＰＵユニット１’，
２’，３’より夫々制御線を設け、あるＣＰＵユニット
系に異常が発生した場合や，あるＣＰＵユニット系を保
守する場合、各ＣＰＵユニットに属するＩ／Ｏユニット
を選別してリセット出来るようになっている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
マルチプロセッサシステムでは、ＣＰＵユニット系は固
定され、例えばＩ／Ｏユニット２’ー１をＣＰＵユニッ
ト１’に属させたりする所属の変更が出来ず、又ＣＰＵ
ユニットを増加した時、Ｉ／Ｏユニットの所属変更が出
来ない。即ち、任意のＣＰＵユニットより所望のＩ／Ｏ
ユニットをリセット出来ない問題点がある。
マルチプロセッサシステムでは、ＣＰＵユニット系は固
定され、例えばＩ／Ｏユニット２’ー１をＣＰＵユニッ
ト１’に属させたりする所属の変更が出来ず、又ＣＰＵ
ユニットを増加した時、Ｉ／Ｏユニットの所属変更が出
来ない。即ち、任意のＣＰＵユニットより所望のＩ／Ｏ
ユニットをリセット出来ない問題点がある。
【０００７】本発明は、任意のＣＰＵユニットより所望
のＩ／Ｏユニットをリセット出来るマルチプロセッサシ
ステムの提供を目的としている。
のＩ／Ｏユニットをリセット出来るマルチプロセッサシ
ステムの提供を目的としている。
【０００８】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、複数のＣＰＵユニット
１，２，３，と、複数のＩ／Ｏユニット１ー１，１ー
２，１ー３，２ー１，２ー２，２ー３，３ー１，３ー
２，３ー３，が共通バスにて接続されたマルチプロセッ
サシステムにおいて、各ＣＰＵユニット１，２，３，に
は、自己の番号を設定する番号設定部２０と、リセット
を行う時はリセットを示すアドレスＡｏをアドレスバス
５１に出力すると共に、該番号設定部２０に設定した番
号をデータバス５２に出力するリセット制御部２１とを
設け、各Ｉ／Ｏユニット１ー１，１ー２，１ー３，２ー
１，２ー２，２ー３，３ー１，３ー２，３ー３，には、
所属するプロセッサユニットの番号を設定することが出
来る番号設定部３０と、該アドレスバス５１よりのアド
レスと、リセットを示すアドレスＡｏと比較し一致すれ
ば第２の比較器３２に信号を出力する第１の比較器３１
と、該データバス５２よりのデータと、該番号設定部３
０に設定されている番号と比較し、一致し且つ該第１の
比較器３１より信号が入力していれば、自己をリセット
する信号を出力する該第２の比較器３２とを設けた構成
とする。
ック図である。図１に示す如く、複数のＣＰＵユニット
１，２，３，と、複数のＩ／Ｏユニット１ー１，１ー
２，１ー３，２ー１，２ー２，２ー３，３ー１，３ー
２，３ー３，が共通バスにて接続されたマルチプロセッ
サシステムにおいて、各ＣＰＵユニット１，２，３，に
は、自己の番号を設定する番号設定部２０と、リセット
を行う時はリセットを示すアドレスＡｏをアドレスバス
５１に出力すると共に、該番号設定部２０に設定した番
号をデータバス５２に出力するリセット制御部２１とを
設け、各Ｉ／Ｏユニット１ー１，１ー２，１ー３，２ー
１，２ー２，２ー３，３ー１，３ー２，３ー３，には、
所属するプロセッサユニットの番号を設定することが出
来る番号設定部３０と、該アドレスバス５１よりのアド
レスと、リセットを示すアドレスＡｏと比較し一致すれ
ば第２の比較器３２に信号を出力する第１の比較器３１
と、該データバス５２よりのデータと、該番号設定部３
０に設定されている番号と比較し、一致し且つ該第１の
比較器３１より信号が入力していれば、自己をリセット
する信号を出力する該第２の比較器３２とを設けた構成
とする。
【０００９】
【作用】本発明にれば、Ｉ／Ｏユニット例えば１ー１，
２ー１の番号設定部３０にＣＰＵユニット１の番号の１
を設定すれば、ＣＰＵユニット１がリセット制御部２１
より、アドレスバス５１にリセットを示すアドレスＡｏ
を、データバス５２に、番号設定部２０に設定している
１を出力すると、Ｉ／Ｏユニット１ー１，２ー１の第１
の比較器３１では、アドレスバス５１より入力するアド
レスをＡｏと比較しており合致すれば第２の比較器３２
に信号を出力する。
２ー１の番号設定部３０にＣＰＵユニット１の番号の１
を設定すれば、ＣＰＵユニット１がリセット制御部２１
より、アドレスバス５１にリセットを示すアドレスＡｏ
を、データバス５２に、番号設定部２０に設定している
１を出力すると、Ｉ／Ｏユニット１ー１，２ー１の第１
の比較器３１では、アドレスバス５１より入力するアド
レスをＡｏと比較しており合致すれば第２の比較器３２
に信号を出力する。
【００１０】第２の比較器３２では、データバス５２よ
り入力するデータを番号設定部３０に設定している１と
比較し合致し且つ第１の比較器３１より信号がきていれ
ば自Ｉ／Ｏユニットをリセットするリセット信号を出力
する。
り入力するデータを番号設定部３０に設定している１と
比較し合致し且つ第１の比較器３１より信号がきていれ
ば自Ｉ／Ｏユニットをリセットするリセット信号を出力
する。
【００１１】即ちＩ／Ｏユニットの番号設定部３０の設
定値を所望のＣＰＵユニットの番号にすることで、任意
のＣＰＵユニットより所望のＩ／Ｏユニットをリセット
出来るようにすることが出来る。
定値を所望のＣＰＵユニットの番号にすることで、任意
のＣＰＵユニットより所望のＩ／Ｏユニットをリセット
出来るようにすることが出来る。
【００１２】
【実施例】図２は本発明の実施例のマルチプロセッサシ
ステムのブロック図である。図２では、ＣＰＵユニット
１〜３には、ＣＰＵの番号を設定するＣＰＵ番号設定部
２０を持たせ、これに自ＣＰＵの番号を設定するように
なっている。
ステムのブロック図である。図２では、ＣＰＵユニット
１〜３には、ＣＰＵの番号を設定するＣＰＵ番号設定部
２０を持たせ、これに自ＣＰＵの番号を設定するように
なっている。
【００１３】又Ｉ／Ｏユニット１ー１，１ー２，１ー
３，２ー１，２ー２，２ー３，３ー１，３ー２，３ー３
にもＣＰＵ番号設定部３０を持たせ、これには所属する
ＣＰＵの番号を設定するようになっている。例えばＣＰ
Ｕユニット１にＩ／Ｏユニット１ー１，２ー１を所属さ
せる場合は、Ｉ／Ｏユニット１ー１，２ー１のＣＰＵ番
号設定部３０に１を設定する。
３，２ー１，２ー２，２ー３，３ー１，３ー２，３ー３
にもＣＰＵ番号設定部３０を持たせ、これには所属する
ＣＰＵの番号を設定するようになっている。例えばＣＰ
Ｕユニット１にＩ／Ｏユニット１ー１，２ー１を所属さ
せる場合は、Ｉ／Ｏユニット１ー１，２ー１のＣＰＵ番
号設定部３０に１を設定する。
【００１４】そこで、ＣＰＵユニット１が所属のＩ／Ｏ
ユニット１ー１，２ー１をリセットする場合は、リセッ
ト制御部２１はコマンド制御部２２にリセットすること
を通知し、コマンド制御部２２よりバス獲得制御部２３
にバスを獲得するように依頼する。
ユニット１ー１，２ー１をリセットする場合は、リセッ
ト制御部２１はコマンド制御部２２にリセットすること
を通知し、コマンド制御部２２よりバス獲得制御部２３
にバスを獲得するように依頼する。
【００１５】すると、バス獲得制御部２３はバス調停ユ
ニット４０に対しバス獲得を要求する。バス調停ユニッ
ト４０はバスが使用出来る状態になるとバス獲得制御部
２３に使用許可を与える。
ニット４０に対しバス獲得を要求する。バス調停ユニッ
ト４０はバスが使用出来る状態になるとバス獲得制御部
２３に使用許可を与える。
【００１６】バス獲得制御部２３はバスが使用許可を得
ると、コマンド制御部２２に通知する。すると、コマン
ド制御部２２はリセット制御部２１にリセット信号出力
可の信号を送ると共に制御線に書込み信号を出す。
ると、コマンド制御部２２に通知する。すると、コマン
ド制御部２２はリセット制御部２１にリセット信号出力
可の信号を送ると共に制御線に書込み信号を出す。
【００１７】するとリセット制御部２１はリセットを示
すアドレスＡｏをアドレスバス５１に出力し、又ＣＰＵ
番号設定部２０より設定している１をデータバス５２に
出力させる。
すアドレスＡｏをアドレスバス５１に出力し、又ＣＰＵ
番号設定部２０より設定している１をデータバス５２に
出力させる。
【００１８】Ｉ／Ｏユニット１ー１，２ー１のアドレス
比較器３１ではアドレスバス５１より入力するアドレス
をＡｏと比較しており合致すればＣＰＵ番号比較器３２
に信号を出力する。
比較器３１ではアドレスバス５１より入力するアドレス
をＡｏと比較しており合致すればＣＰＵ番号比較器３２
に信号を出力する。
【００１９】ＣＰＵ番号比較器３２では、データバス５
２より入力するデータを番号設定部３０に設定している
１と比較し合致し且つアドレス比較器３１より信号がき
ていれば自Ｉ／Ｏユニットをリセットするリセット信号
を出力する。
２より入力するデータを番号設定部３０に設定している
１と比較し合致し且つアドレス比較器３１より信号がき
ていれば自Ｉ／Ｏユニットをリセットするリセット信号
を出力する。
【００２０】即ちＩ／ＯユニットのＣＰＵ番号設定部３
０の設定値を所望のＣＰＵユニットの番号にすること
で、任意のＣＰＵユニットより所望のＩ／Ｏユニットを
リセット出来るようにすることが出来るので、各ＣＰＵ
ユニットに属するＩ／Ｏユニットを容易に変更すること
が出来又ＣＰＵユニットを増加した場合Ｉ／Ｏユニット
の所属を容易に変更することが出来る。
０の設定値を所望のＣＰＵユニットの番号にすること
で、任意のＣＰＵユニットより所望のＩ／Ｏユニットを
リセット出来るようにすることが出来るので、各ＣＰＵ
ユニットに属するＩ／Ｏユニットを容易に変更すること
が出来又ＣＰＵユニットを増加した場合Ｉ／Ｏユニット
の所属を容易に変更することが出来る。
【００２１】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、Ｉ／ＯユニットのＣＰＵ番号設定部の設定値を所望
のＣＰＵユニットの番号にすることで、任意のＣＰＵユ
ニットより所望のＩ／Ｏユニットをリセット出来るよう
にすることが出来る効果がある。
ば、Ｉ／ＯユニットのＣＰＵ番号設定部の設定値を所望
のＣＰＵユニットの番号にすることで、任意のＣＰＵユ
ニットより所望のＩ／Ｏユニットをリセット出来るよう
にすることが出来る効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のマルチプロセッサシステム
のブロック図、
のブロック図、
【図３】は第１の従来例のマルチプロセッサシステムの
ブロック図、
ブロック図、
【図４】は第２の従来例のマルチプロセッサシステムの
ブロック図である。
ブロック図である。
１，２，３，１’，２’，３’はプロセッサユニット、 １ー１，１ー２，１ー３，２ー１，２ー２，２ー３，３
ー１，３ー２，３ー３，１’ー１，１’ー２，１’ー
３，２’ー１，２’ー２，２’ー３，３’ー１，３’ー
２，３’ー３は入出力ユニット、 ２０，３０は番号設定部，ＣＰＵ番号設定部、 ２１はリセット制御部、 ２２はコマンド制御部、 ２３はバス獲得制御部、 ３１は比較器，アドレス比較器、 ３２は比較器，ＣＰＵ番号比較器、 ４０はバス調停ユニット、 ５０はバス、 ５１はアドレスバス、 ５２はデータバス、 ６０は制御線を示す。
ー１，３ー２，３ー３，１’ー１，１’ー２，１’ー
３，２’ー１，２’ー２，２’ー３，３’ー１，３’ー
２，３’ー３は入出力ユニット、 ２０，３０は番号設定部，ＣＰＵ番号設定部、 ２１はリセット制御部、 ２２はコマンド制御部、 ２３はバス獲得制御部、 ３１は比較器，アドレス比較器、 ３２は比較器，ＣＰＵ番号比較器、 ４０はバス調停ユニット、 ５０はバス、 ５１はアドレスバス、 ５２はデータバス、 ６０は制御線を示す。
Claims (1)
- 【請求項１】 複数のプロセッサユニット（１，２，
３，）と、複数の入出力ユニット（１ー１，１ー２，１
ー３，２ー１，２ー２，２ー３，３ー１，３ー２，３ー
３，）が共通バスにて接続されたマルチプロセッサシス
テムにおいて、各プロセッサユニット（１，２，３，）
には、自己の番号を設定する番号設定部（２０）と、リ
セットを行う時はリセットを示すアドレス（Ａｏ）をア
ドレスバス（５１）に出力すると共に、該番号設定部
（２０）に設定した番号をデータバス（５２）に出力す
るリセット制御部（２１）とを設け、各入出力ユニット
（１ー１，１ー２，１ー３，２ー１，２ー２，２ー３，
３ー１，３ー２，３ー３，）には、所属するプロセッサ
ユニットの番号を設定することが出来る番号設定部（３
０）と、該アドレスバス（５１）よりのアドレスと、リ
セットを示すアドレス（Ａｏ）と比較し一致すれば第２
の比較器（３２）に信号を出力する第１の比較器（３
１）と、該データバス（５２）よりのデータと、該番号
設定部（３０）に設定されている番号と比較し、一致し
且つ該第１の比較器（３１）より信号が入力していれ
ば、自己をリセットする信号を出力する該第２の比較器
（３２）とを設けたことを特徴とするマルチプロセッサ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215718A JP2539117B2 (ja) | 1991-08-28 | 1991-08-28 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215718A JP2539117B2 (ja) | 1991-08-28 | 1991-08-28 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553692A true JPH0553692A (ja) | 1993-03-05 |
| JP2539117B2 JP2539117B2 (ja) | 1996-10-02 |
Family
ID=16677030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215718A Expired - Lifetime JP2539117B2 (ja) | 1991-08-28 | 1991-08-28 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539117B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001016678A1 (fr) * | 1999-08-30 | 2001-03-08 | Mitsubishi Denki Kabushiki Kaisha | Systeme de controleur programmable et procede de reinitialisation dudit systeme |
-
1991
- 1991-08-28 JP JP3215718A patent/JP2539117B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001016678A1 (fr) * | 1999-08-30 | 2001-03-08 | Mitsubishi Denki Kabushiki Kaisha | Systeme de controleur programmable et procede de reinitialisation dudit systeme |
| US6714996B1 (en) | 1999-08-30 | 2004-03-30 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller system and method for resetting programmable controller system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2539117B2 (ja) | 1996-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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