JPH08503776A - コンピュータネットワーク信号を識別するための方法および装置 - Google Patents

Abstract

(57)【要約】 デジタル周波数識別回路は、送信信号（ＲＤ＋、ＲＤ−）を受取るように結合され、エッジ検出信号（１７１）を生成するためのエッジ検出器（１７０）と、クロック信号（１６０）によってクロックされかつエッジ検出信号をデータ入力として有するシフトレジスタ、およびエッジ検出入力として結合され、エッジ検出入力のどれがエッジ検出を表わすかどうかを示すタイムアウト信号（１８１）を決定しかつ与えるための複数のビットのシフトレジスタを有するタイムアウト決定サブ回路を含むエッジタイマ（１８０）と、クロック信号、エッジ検出信号、およびタイムアウト信号を受取るように結合され、送信信号が周波数識別要件に従うかどうかを示すアンスケルチ信号（１５０）を生成するための状態マシン回路（１９０）とを含む。

Description

【発明の詳細な説明】 コンピュータネットワーク信号を識別するための 方法および装置 発明の背景 この発明は、一般的にコンピュータネットワークの分野に関し、特定的には、 ローカルエリアネットワーク（Local Area Network）（ＬＡＮ）信号受信および 適性の分野に関する。 ＬＡＮアプリケーションで使用されるデータレシーバは受取られた信号の適正 を見極めなければならない、すなわち有効データ信号とスプリアスノイズを識別 しなければならない。この機能は受信スケルチとして公知である。受信スケルチ の１つの典型的な規格は、ＩＥＥＥ８０２．３規格である（ここに全文を引用に より援用する）。これの１４項はより線対配線のイーサネットに関して、最小の 振幅および周波数要件を満たさないすべての信号は完全にフィルタ化されること を要求する。振幅要件の実現は比較的容易であるが、周波数要件の実現はより複 雑である。 ＩＥＥＥ８０２．３規格は各種伝達媒体ごとに異なった仕様を有する。１０ベ ース−Ｔ仕様が図１に示されている。１０ベース−Ｔインタフェースはより標準 的な装着ユニットインタフエース（Atachment Unit Interface（「ＡＵＩ」）） の代替であって、それもまた８０２．３仕様で議論されており、ここで議論され る多くの要件を共有する。図１を参照して、イーサネットコントローラ１０はマ ンチ ェスターエンコーダ２０およびマンチェスターデコーダ３０を介してメディア装 着ユニット（Medium Attachment Unit 「ＭＡＵ」）４０に結合される。ＭＡＵ ４０は、より線対の他方端で別のＭＡＵと通信して、より線対ライン５０からデ ータを受取り、より線対６０でデータを送信する。データは、データストリーム 内にクロッキング情報を与えるために送信に先立ってマンチェスターコード化さ れる。 １０ベース−Ｔ仕様は、レシーバが単一サイクル信号および周波数が２ＭＨｚ より下のすべての信号を完全にスケルチすることを要求する。一旦レシーバがデ ータを受取り始めると、５〜１０ＭＨｚの周波数範囲内のすべての信号を受取ら なければならず、一方で、±１３．５ｎｓまでのエッジ「ジッタ」（時間的に前 または後のいずれかの信号のゼロ交差の許容位相ばらつきを言う）を許容しなけ ればならない。もしいかなる信号遷移も、つまり立上がりまたは立下がりいずれ も、２３０ｎｓの間検出されず、データパケットの終了を示すと、レシーバは「 シャットオフ」（データ受信を終了）しなければならない。 ＭＡＵレシーバはまたデータとは異なった別のタイプの信号、すなわち「リン クパルス（ＬｉｎＫ Ｐｕｌｓｅ）」を認識しなければならない。リンクパルス は、ＭＡＵによってより線対セグメントを介して「リンクインテグリティテスト （Link Integrity Test）」機能の一部として交換されるアイドル状態の信号で ある。リンクパルスは、１つのＭＡ Ｕの受信対が別のＭＡＵの送信対に、およびその逆で機能的に接続されているこ とを確認する。１６ｍｓ（±８ｍｓ）ごとにＭＡＵ送信器は単一の１００ｎｓ幅 の論理「１」（ＲＤ−に対してＲＤ＋正の）パルスを送る。セグメン１への他方 端のＭＡＵレシーバは、送信ライン効果がたとえパルスが２００ｎｓ幅に「スミ ア」アウトされることを引き起こしたとしても、有効リンクパルスとしてこのパ ルスを認識しなければならない。 これらの周波数要件の従来の実施例は典型的には、抵抗性−容量性時定数に基 づいて単安定マルチ振動器（「単安定装置」）などの線形タイミング構成要素を 使用してきた。たとえば、データパケットの終端に関して、単安定装置はエッジ 遷移によってトリガされ、それがタイムアウトになる前に何の遷移も受取られな ければレシーバはデータパケットを終了したものとして扱いシャットオフする。 従来のアプローチは２つ、すなわちコストおよび正確さの点での重要な欠点を 有する。ＬＡＮアダプタのスペース、ゆえにコストの要件はますます厳しくなっ てきており、単一ＡＳＩＣ（アプリケーション仕様集積回路“Application Spec ific Integrated Circuit）上にすべての必要な機能が共に集積された状態で実 現されることを強制している。しかしながら線形機能はＡＳＩＣ内で集積するに はコストが高くつく。さらに、単安定装置などの線形機能は温度、電圧、および 処理条件の典型的な変化に対してさほど正確 ではない。１２７ｎｓまで離れて生じるエッジ遷移を有するすべての信号を受入 れ一方で２３０ｎｓ離れたエッジ遷移を有する信号を拒否するに十分でかつ一貫 した単安定装置の正確さのために、ＬＡＮ装置生産の製造環境にかなりのコスト が上増しされる。 発明の概要 この発明は、コンピュータネットワーク信号のための受信スケルチをデジタル 式で行なうための方法および装置を提供する。この発明に従ったデジタル実現例 は、受信スケルチ回路が安価に製造されかつ残りのアダプタ回路と単一ＡＳＩＣ 内などでより良好に集積化されることを可能にする。さらに、デジタル実現例は 温度、電圧、および製造処理条件の変化に対してより良好なタイミング一貫性お よび正確さを示す。 一実施例では、この発明は周波数識別回路の形態をとり、その回路は送信信号 を受信するように結合され、エッジ検出信号を生成するためのエッジ検出器と、 入力としてクロック信号およびエッジ検出信号を受取るように結合され、タイム アウト信号を生成するためのエッジタイマと、クロック信号、エッジ検出信号、 およびタイムアウト信号を受取るように結合され、送信信号が周波数識別要件を 満たすかどうかを示すアンスケルチ信号を生成するための状態マシン回路とを含 む。 この発明の性質および利点のさらなる理解は以下の説明 の部分および図面を参照することによって実現され得る。 図面の簡単な説明 図１は、１０ベース−Ｔ ＬＡＮ接続のブロック図である。 図２は、この発明に従った受信スケルチ回路の特定の実施例を示すブロック図 である。 図３は、この発明の特定の実施例に従ったエッジ検出器を示すブロック図であ る。 図４は、この発明の特定の実施例に従ったエッジタイマを示すブロック図であ る。 図５は、この発明の特定の実施例に従った状態マシン回路の状態図である。 具体的な実施例の説明 この発明に従った受信スケルチ回路の具体的な実施例は、図２に示されている 。本質的には、その回路は、種々のモードで動作し、線形タイミング構成要素の 実現例よりもより正確に低いコストで１０ベース−Ｔインタフェースおよびより 標準のＡＵＩとともに首尾よく使用される。 概観 図２を参照して、ライン１００および１０５はＬＡＮ送信媒体からのＲＤ＋お よびＲＤ−受信対である。ライン１００および１０５はローパスフィルタ（「Ｌ ＰＦ」）１１０に結合され、ＬＰＦ１１０は終端を含みかつＬＡＮ媒体に存在し 得る高い周波数（１０ＭＨｚよりも大きい）ノイ ズを減じる。ＬＰＦ１１０の出力１１１および１１２はバッファ１２０に結合さ れ、ＴＴＬ ＲｘＥｎｃｏｄｅ信号１２１を生成し、さらに入力オフセット回路 １３０を介して別のバッファ１４０にまた結合され、ＴＴＬ ＲｘＯｆｆｓｅｔ 信号１４１を生成する。入力オフセット回路１３０は、Ｕｎｓｑｕｅｌｃｈ信号 １５０によって制御され、選択可能なオフセット電圧を供給し、このためある振 幅よりもより小さな信号を拒否する。 ＲｘＯｆｆｓｅｔ信号１４１は、２０ＭＨｚクロック信号１６０とともにエッ ジ検出器１７０に与えられ、エッジ検出信号１７１を生成する。エッジ検出信号 １７１はその後クロック１６０およびアンスケルチ信号１５０とともにエッジタ イマ１８０に与えられ、エッジタイマ１８０はタイムアウト信号１８１を生成す る。ＲｘＯｆｆｓｅｔ信号１４１、エッジ検出信号１７１、タイムアウト信号１ ８１、およびクロック信号１６０はすべて状態マシン回路１９０に与えられ、リ ンクパルス信号１９１、極性信号１９２、およびアンスケルチ信号１５０を生成 する。 もし入力データストリームが有効リンクパルスの１ベース−Ｔ仕様に従う単一 パルスからなるならば、リンクパルス信号１９１は図示されていない（しかし８ ０２．３仕様で詳しく説明されている）標準のリンクパルスインテグリティテス ト（Link Pulse Integrity Test）状態マシンによる使用のためにアサートされ る。もしデータが有効パ ケットであると判断されると、アンスケルチ信号１５０はハイにアサートされ、 それは入力オフセット回路１３０がより低いオフセット電圧を供給することを引 き起こし、そのようにして入力信号振幅が幾分下がる場合データパケット受信の 間いくらかのヒステリシスを与える。アンスケルチ信号１５０はまた、マンチェ スターデコーダがＲｘＥｎｃｏｄｅ信号１２１によって駆動されることを引き起 こすべく使用され、何の入力オフセット電圧もバッファ１２０に印加されないの でＲｘＥｎｃｏｄｅ信号１２１は余分のジッタを有さない。パケットが通常どお り（ＲＤ−に対して正のＲＤ＋で）終了すると、極性信号１９２はハイでアサー トされる。これはＲＤ＋／−の配線極性が正しいか否かを判断するべく他の標準 の論理によって使用され得る。 エッジデコーダ エッジデコーダ１７０は、図３に詳細に示されている。ＲｘＯｆｆｓｅｔ信号 １４１はフリップフロップ２００および２０５のクロック入力を駆動し、フリッ プフロップ２００はすべての正のＲｘＯｆｆｓｅｔ遷移で状態を変更し、フリッ プフロップ２０５はすべての負の遷移で状態を変更する。出力２０１および２０ ６でのこれらの状態変化は、２０ＭＨｚのクロック信号１６０の両エッジによっ て（実効４０ＭＨｚサンプリングレートで）、（フリップフロップ２００のため の）フリップフロップ２１０および２１５、ならびにフリップフロップ２０５の ためのフリップフロッ プ２２０および２２５によってサンプリングされる。このようにして、遷移が受 取られたという表示が１クロックの２分の１の周期（２５ｎｓ）内で得られる。 フリップフロップ２１０、２１５、２２０および２２５の出力２１１、２１６、 ２２１および２２６それぞれは、逆にクロックされたフリップフロップ２３０、 ２３５、２４０および２４５に与えられ、出力２３１、２３６、２４１および２ ４６を生成する。出力２１１、２１６、２２１および２２６は、それぞれのゲー ト２５０、２５５、２６０および２６５によって出力２３１、２３６、２４１お よび２４６とＸＯＲ処理され、それぞれの検出信号２５１、２５６、２６１、お よび２６６を生成する。検出信号２５１、２５６、２６１および２６６はすべて ゲート２７０によってＯＲ処理され、エッジ検出信号１７１を生成する。 動作において、状態変化をサンプリングすべき第１のフリップフロップの出力 は、その回路の次の（逆にクロックされた）フリップフロップとＸＯＲ処理され エッジ検出された２５ｎｓ幅の論理ハイパルスを生成する。もしも遷移をサンプ リングすべき第１のフリップが不安定になっても、遷移はなおもクロックの次の エッジ上で確実にサンプリングされ得る。イーザネットデータは周波数が１０Ｍ Ｈｚに制限されているので（さらにＬＰＦ１１０はすべてのハイの周波数ノイズ をフィルタ化するので）、ナイキスト基準であれば確実にどの有効データ遷移も 見逃さないようにす る。 エッジタイマ エッジタイマ１８０は図４で詳細に示されている。エッジ検出信号１７１は４ ビットシフトレジスタ３００および４ビットシフトレジスタ３１０両方にデータ 入力として与えられる。シフトレジスタ３００はクロック１６０の立上がりエッ ジによってクロックされ、シフトレジスタ３１０はクロック１６０の立下がりエ ッジによってクロックされる。シフトレジスタ３００および３１０のＱ０−Ｑ３ ビットはそれぞれライン３０１−３０４および３１１−３１４である。ライン３ ０１−３０４の各々はＯＲゲート３２０、３２５、３３０および３３５によって ライン３１１−３１４のそれぞれ１つとＯＲ処理され、統合Ｑ０−Ｑ３出力３２ １、３２６、３３１、および３３６を生成し、特定のビット位置の検出エッジの 存在を示す。アンスケルチ信号１５０はインバータ３４０によってゲート処理さ れモード信号３４１を生成し、モード信号３４１は統合Ｑ２ライン３３１と一緒 に入力としてＡＮＤゲート３４５に与えられゲートＱ２信号３４６を生成する。 エッジ検出信号１７１、統合Ｑ０信号３２１、統合Ｑ１信号３２６、およびゲー トＱ２信号３４６は入力としてＮＯＲゲート３５０に与えられ、ＮＯＲゲート３ ５０は信号３５１を生成する。信号３５１はサンプリングされたライン上の検出 エッジの不在を示すべく高い値をとる。モード信号３４１は制御として２ 入力のＭＵＸ３５５に与えられ、ＭＵＸ３５５は入力として統合Ｑ２信号３３１ および統合Ｑ３信号３３６を有し、サンプリング信号３５６を生成する。サンプ リング信号３５６はその後入力として信号３５１とともにＡＮＤゲート３６０に 与えられ、タイムアウト信号１８１を生成する。 動作において、エッジタイマ１８０は、エッジ検出パルス間の持続期間のタイ ミングをとり、かつ（パケット間で、Ｕｎｓｑｕｅｌｃｈがローであるとき）２ ００−２２５ｎｓまたは（パケット間で、Ｕｎｓｑｕｅｌｃｈがハイであるとき ）１７５−２００ｎｓがエッジ検出パルス間で満了になるとタイムアウト信号１ ８１をアサートする。各タイムアウト期間内の範囲はエッジ検出器内の同期遅延 の結果得られる。パケット内とパケット間とでは異なる周期が用いられ、パケッ ト間で（エッジ間で２００ｎｓまで）Ｌｉｎｋ Ｐｕｌｓｅの受けとりに備える とともに、パケット内でパケット波形（２３０ｎｓ）の終了を確実に信号送信す る。（エッジ間で２５０ｎｓの）２ＭＨｚ信号は常に拒否され、（エッジ間で１ ２７ｎｓまでの）最大ジッタの信号は常に受け取られる。 エッジ検出パルス１７１は２つの４ビットシフトレジスタを通る。もしエッジ 検出パルスがシフトレジスタの選択されたビットに下がり（アンスケルチがハイ ならばＱ２であり、それ以外ではＱ３であり）、下位オーダのシフトレジスタ出 力の出力およびエッジ検出信号がサンプリングさ れる。サンプリングされたラインが何のエッジ検出も示さないならば、タイムア ウトかアサートされる。 状態マシン回路 状態マシン回路１９０の状態図が図５に示されている。この状態図は様々な標 準の方法のどれによっても容易に実現され得る。状態マシンは、アイドル状態４ ００において出力Ｌｉｎｋ Ｐｕｌｓｅ１９１、Ｐｏ１ａｒｉｔｙ１９２、およ びＵｎｓｑｕｅｌｃｈ１５０すべてが論理０に設定された状態で始まる。エッジ 検出入力上で論理１を受取ると、状態マシンは状態４１０に遷移する。タイムア ウト信号を受取ると（受信されたデータが２ＭＨｚより大きくない周波数を有す ると示されれば）状態マシンは状態４１０から状態４００に戻り、またはタイム アウトに先立って別のエッジ検出信号を受取ると状態４２０に進む。状態４２０ から、タイムアウト信号を受取ると状態マシンは状態４３０に進み、Ｌｉｎｋ Ｐｕｌｓｅ信号がアサートされ、その後状態マシンは状態４００に戻る。状態４ ２０においてまだ別のエッジ検出信号がタイムアウトに先立って受取られると、 状態マシンは状態４４０に進み、ここでアンスケルチ信号がハイにアサートされ る。状態マシンはタイムアウト信号が受取られるまで状態４４０に残りデータパ ケットを受取り、その時点で状態マシンは状態４５０に進み、そこでＵｎｓｑｕ ｅｌｃｈがデアサートされ、極性信号がＲｘＯｆｆｓｅｔと等しくなるように設 定され、その後状 態マシンはアイドル状態４００に戻る。 状態マシンは、次の３つの条件、有効データパケットの存在、有効リンクパル スの存在、および有効データパケットの終わりのＲＤ−に対するＲＤ＋の極性を 判断する。状態マシンは３つの連続したエッジ検出表示をカウントすることによ って有効データパケットの始まりを検出する。表示は、エッジ検出がタイムアウ トがハイにサンプリングされることなく連続して２回ハイにサンプリングされる と、連続していると考えられる。エッジ検出パルスの後タイムアウトパルスが続 く状態で開始する信号を拒否することによって、２ＭＨｚより少ないデータが拒 否される。第１の２つの表示を無視することによって、１０ベース−Ｔ仕様によ り、すべての単一サイクルの信号が完全にスケルチされる。第３の連続したエッ ジが検出されると、アンスケルチ信号がアサートされ、送信媒体からのデータは 今や有効であると考えられる。もし２つの連続するエッジ検出がサンプリングさ れタイムアウトがそれに続くと、有効リンクパルスがとられる。一旦有効データ パケットが検出されると、ある時点でそれは終了しタイムアウト表示の受信によ ってその信号が送られる。この点で、ＲｘＯｆｆｓｅｔはＰｏｌａｒｉｔｙ信号 の値としてサンプリングされる。もしローであれば、次の２つの事象のうちの１ つ、つまり受信対配線極性が逆になった、または入力データ振幅が入力オフセッ トしきい値より下に下がったという事象のうちの １つがおそらく生じたのであろう。 ＡＵＩに関する修正 本質的にはこの同じ回路がＡＵＩを介する信号受信に使用され得る。その違い は、ＡＵＩ仕様には検出されるべきリンクパルスがなく、さらに単一サイクル拒 否要件がないということである。ゆえに、エッジタイマ１８０のモードライン３ ４１はローのままにしておける。さらに、状態４３０は使用されず、状態４２０ は自動的に状態４４０に進むであろう。結論 上述のことはこの発明の好ましい実施例の完全な説明であるが様々な変更、修 正、および均等物が使用されてよい。ゆえに、上述の説明は添付の請求の範囲に よって規定されるこの発明の範囲を限定すると考えられるべきではない。

Claims (1)

1. 【特許請求の範囲】 １．ローカルエリアネットワーク（ＬＡＮ）環境の受信器において、入力とし てクロック信号および送信信号を受取る周波数識別回路であって、 ａ）クロック信号および送信信号を入力として受取るように結合され、エッジ 検出信号を生成するためのエッジ検出器と、 ｂ）クロック信号およびエッジ検出信号を入力として受取るように結合され、 タイムアウト信号を生成するためのエッジタイマと、 ｃ）クロック信号、エッジ検出信号、およびタイムアウト信号を受取るように 結合され、送信信号が周波数識別要件を満たすかどうかを示すアンスケルチ信号 を生成するための状態マシン回路とを含み、 エッジ検出信号はクロック信号と同期しており、 エッジタイマはクロック信号によってクロックされかつデータ入力としてエッ ジ検出信号を有するシフトレジスタを含み、 エッジタイマはさらに、シフトレジスタの複数のビットがエッジ検出入力とし て結合されているエッジ検出入力を有し、エッジ検出入力のどれもがエッジ検出 を表わさないことを示すタイムアウト信号を決定しかつ与えるためのタイムアウ ト決定手段を含む、周波数識別回路。 ２．シフトレジスタは付加的なビットを有し、周波数識 別回路はさらに、タイムアウトモード入力と、タイムアウトモード入力の制御下 で付加的なシフトレジスタビットをエッジ検出入力としてタイムアウト決定手段 に選択的に与えるための手段を含む、請求項１に記載の周波数識別回路。 ３．エッジ検出器はクロック信号の立下がりエッジおよび立上がりエッジ両方 で送信信号をサンプリングし、エッジタイマは、 ｉ）クロック信号の立上がりエッジによってクロックされかつエッジ検出信 号を入力として有する第１のシフトレジスタと、 ｉｉ）クロック信号の立下がりエッジによってクロックされかつエッジ検出 信号を入力として有する第２のシフトレジスタとを含む、請求項１に記載の周波 数識別回路。 ４．エッジタイマはさらに、第１および第２のシフトレジスタの複数のビット がエッジ検出入力として結合されているエッジ検出入力を有し、どのエッジ検出 入力もエッジ検出を表わさないことを示すタイムアウト信号を決定しかつ与える ためのタイムアウト決定手段を含む、請求項３に記載の周波数識別回路。 ５．第１のシフトレジスタは第１の付加的ビットを有し、第２のシフトレジス タは第２の付加的ビットを有し、周波数識別回路は付加的にタイムアウトモード 入力と、タイムモード入力の制御下で、第１および第２の付加的シフトレジスタ ビットをエッジ検出入力としてタイムアウト決定手 段に選択的に与えるための手段とを含む、請求項４に記載の周波数識別回路。 ６．ローカルエリアネットワークのネットワーク送信信号を受取るための受信 器における、周波数識別回路であって、 ｄ）ネットワーク送信信号を入力として受取るように結合され、エッジ検出信 号を生成するためのエッジ検出器と、 ｅ）エッジタイマとを含み、エッジタイマは、 ｉ）クロック信号によってクロックされかつエッジ検出信号をデータ入力と して有するシフトレジスタと、 ｉｉ）シフトレジスタの複数のビットがエッジ検出入力として結合されるエ ッジ検出入力を有し、どのエッジ検出入力もエッジ検出を表わさないことを示す タイムアウト信号を決定しかつ与えるためのタイムアウト決定手段とを含み、周 波数識別回路はさらに、 ｆ）クロック信号、エッジ検出信号、およびタイムアウト信号を受取るように 結合され、送信信号が周波数識別要件を満たすかどうかを示すアンスケルチ信号 を生成するための状態マシン回路を含む、周波数識別回路。 ７．状態マシン回路は、さらに送信信号が有効Ｌｉｎｋ Ｐｕｌｓｅの要件を 満たすかどうかを示すＬｉｎｋ Ｐｕｌｓｅ信号を生成するための回路である、 請求項６に記載の周波数識別回路。 ８．送信信号はＲＤ＋ラインおよびＲＤ−ラインを有するより線対フォーマッ トで送信され、状態マシン回路は付加的に送信信号を受取り、さらにパケットの 間および終わりのＲＤ−ラインに対するＲＤ＋ラインの極性を示す複数の信号を 生成するための回路である、請求項７に記載の周波数識別回路。 ９．状態マシン回路は、送信信号をＴＴＬフォーマットで受取り、かつタイム アウト信号の制御下で送信信号をサンプリングし極性信号を生成するための手段 を含む、請求項８に記載の周波数識別回路。