JPH06216778A - 通信制御装置の復調回路 - Google Patents

通信制御装置の復調回路

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JPH06216778A
JPH06216778A JP5004925A JP492593A JPH06216778A JP H06216778 A JPH06216778 A JP H06216778A JP 5004925 A JP5004925 A JP 5004925A JP 492593 A JP492593 A JP 492593A JP H06216778 A JPH06216778 A JP H06216778A
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level section
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circuit
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JP5004925A
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Yasushi Okamoto
泰 岡本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Abstract

(57)【要約】 【目的】 データ伝送路の浮遊容量及びそのプルアップ
抵抗、プルダウン抵抗により受信データの立上り、立下
り時点が遅延しても復調したデータを確定できるように
する。 【構成】 データ伝送路を介して受信したPWM シンボル
及びPWM データからなる転送データ５の立上り、立下り
エッジを検出する立上りディテクタ1a、立下りディテク
タ1bと、転送データ５のＨレベル区間及びＬレベル区間
を測定するＨレベルカウンタ11a 、Ｌレベルカウンタ11
b と、測定したＨレベル区間、Ｌレベル区間及び通信シ
ステムで予め定めているＨレベル区間、Ｌレベル区間を
比較するＨレベル幅比較部12a,Ｌレベル幅比較部12b
と、比較結果に応じて転送データのサンプリングタイミ
ングを調整するサンプリングクロックセレクタ14とを備
え、調整したサンプリングタイミングで、受信した転送
データ５をサンプリングして復調する構成にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パルス幅変調された意
味のあるシンボル及びデータをデータ伝送路から受信し
て復調する、通信制御装置の復調回路に関するものであ
る。
【０００２】
【従来技術】図１は例えばClass Ｂ data communicati
on network interface J1850のPWM(パルス幅変調) ビッ
トフォーマットで定義されているパルス幅変調されたビ
ットパターンを示したものである。データ伝送路を転送
するデータの１ビットの領域は、３分割された領域（以
下timeという) にて構成されている。そして、ビット
「０」は図１(a) に示すように第１time目63、第２time
目64が「Ｈ」レベル、第３time目65が「Ｌ」レベルで表
わされ、ビット「１」は図１(b) に示すように第１time
目63が「Ｈ」レベル、第２time目64、第３time目65がと
もに「Ｌ」レベルで表わされる。
【０００３】一方、送信開始を意味するシンボルSOF(St
art of Frame) は、図１(c) に示すように第１, 第２,
第３, 第４の各time目63,64,65,66 が全て「Ｈ」レベル
であり、第５, 第６の各time目67,68 がともに「Ｌ」レ
ベルであるパターンにより合計６timeで表わされる。ま
た送信終了を意味するシンボルEOD(End of Data)は、図
１(d) に示すように第１, 第２, 第３の各time目63,64,
65が全て「Ｌ」レベルである３timeで表わされる。更
に、メッセージフレームの終了を意味するシンボルEOF
(End of Frame) は、第１, 第２, 第３, 第４, 第５,
第６の各time目63,64,65,66,67,68 が全て「Ｌ」レベル
である６timeで表わされる。
【０００４】そしてこのようなパルス幅変調を行ったPW
M シンボル及びPWM データを、図２に示す例えば SAE・
J1850 のメッセージフレームフォーマットで送受信を行
う。いま、送信フレームを送出する場合、先ず、送信開
始シンボルSOF を送出し、続いてビット「０」または
「１」のPWM データたるデータ43を送出し、データ43の
送信終了を示す送信終了シンボルEOD を送出する。そこ
で、受信側は、送信されたシンボル及びデータにエラー
が検出されなかった場合、IFR(In Frame Response)とし
て自己に割り付けられた固有のアドレスをPWM 変調して
返信する。そして１メッセージフレームの終了を意味す
るフレーム終了シンボルEOM を送出し、１メッセージフ
レームが終了する。
【０００５】次に図１に示したPWM シンボル及びPWM デ
ータを受信側で復調する方法を説明する。図１(a),(b)
に示すPWM データであるビット「０」、ビット「１」は
３timeで構成されており、各time区間63,64,65の予め定
めたサンプリング点ｔ1 ，ｔ2 ，ｔ3 にて、データのサ
ンプリングを行って、第１time目63が「Ｈ」レベル、第
２time目64が「Ｈ」レベル、第３time目65が「Ｌ」レベ
ルであった場合、復調データ (PWDMデータ) として、ビ
ット「０」を得る。ビット「１」も同様のサンプリング
点ｔ1 ，ｔ2 ，ｔ3 でサンプリングを行ない、第１time
目63が「Ｈ」レベル、第２time目64が「Ｌ」レベル、第
３time目65が「Ｌ」レベルであった場合、復調（PWDM）
データとしてビット「１」を得る。
【０００６】ここで、受信側でPWM データ及びPWM シン
ボルを復調する場合について説明する。図１(b) に示す
ように１ビット幅はクロック数を24クロックとしてお
り、１time区間63,64,65各々は８クロックで構成されて
いる。そして第１のサンプリング点ｔ1 はPWM データの
立上り時点から４クロック目であり、第２のサンプリン
グ点ｔ2 は12クロック目、第３のサンプリング点ｔ3 は
20クロック目として、各々１time区間の中心でサンプリ
ングを行う。
【０００７】また、送信開始シンボルSOF 、送信終了シ
ンボルEOD 、フレーム終了シンボルEOF においても同様
であり、送信開始シンボルSOF 及びフレーム終了シンボ
ルEOF は各々６timeで構成されており、そのPWM シンボ
ルの幅のクロック数は48クロックである。そしてサンプ
リング点ｔ1 ，ｔ2 …ｔ6 に示すように、第１，第２…
第６のサンプリング点ｔ1 ，ｔ2 …ｔ6 はPWM シンボル
の立上り点より各々４クロック目、12クロック目、20ク
ロック目、28クロック目、36クロック目、44クロック目
とすることにより、各々１time区間の中心でサンプリン
グを行って、復調データを得る。また送信終了シンボル
EOD は図１(a),(b) に示すビット「０」, 「１」と同様
にサンプリング点ｔ1 ，ｔ2 ，ｔ3 で、各々１time区間
の中心でサンプリングを行って復調データを得る。
【０００８】ところで、データ伝送路には浮遊容量が存
在する。そのためデータ伝送路に、PWM シンボル及びPW
M データによる転送データが送出された場合、データ伝
送路の電位変化は、浮遊容量、プルダウン抵抗及びプル
アップ抵抗により鈍化し、それによってPWM シンボル、
PWM データの「Ｈ」レベル及び「Ｌ」レベルの幅が変化
する。そのためPWM シンボル及びPWM データの各time区
間の中心と、サンプリング点とが対応しない状態が起こ
り得て、そのときにはサンプリングした復調データが不
確定になる虞れがある。そこで、ドライブ能力が大きい
トランジスタを用いたドライバによりPWM シンボル及び
PWM データからなる転送データをデータ伝送路へ送出す
ることが行われている。
【０００９】図３は、通信制御装置をデータ伝送路と接
続するドライバ及びレシーバの構成を示すブロック図で
ある。図示していない通信制御装置から与えられるパル
ス幅変調(PWM) された例えばPWM データである転送デー
タ42が、インバータ40を介してＰチャネルトランジスタ
38のゲートに、また直接にＮチャネルトランジスタ39の
ゲートに入力される。トランジスタ38,39 のドレインが
非反転側データ伝送路(以下ＢUS + という）36、反転側
データ伝送路（以下ＢUS - という）37と接続される。ト
ランジスタ38のソースは電源Ｖと接続され、トランジス
タ39のソースは接地される。ＢUS + 36側はプルダウン抵
抗69を介して接地され、ＢUS - 37側はプルアップ抵抗70
を介して電源Ｖと接続される。一方、レシーバ41は差動
動作するコンパレータで構成され、正入力端子＋はＢUS
+ 36と、負入力端子−はＢUS - 37と接続される。レシー
バ41の出力たる復調すべきデータ５は図示していない通
信制御装置へ入力される。ＢUS + 36には浮遊容量71が、
ＢUS - 37には浮遊容量72が存在する。
【００１０】次にこのドライバ及びレシーバの動作を各
部信号のタイミングチャートを示す図４とともに説明す
る。通信制御装置からＢUS + 36, ＢUS - 37へ送出すべき
転送データ42がドライバであるトランジスタ38,39 のゲ
ートに入力され、図４(a) に示すように転送データ42が
「Ｌ」レベルから「Ｈ」レベルに反転した場合、トラン
ジスタ38がオンして図４(b) に示すようにＢUS + 36は
「Ｈ」レベルの電位になる。このときの遅延時間36taは
トランジスタ38のドライブ能力に依存する。次に転送デ
ータ42が「Ｈ」レベルから「Ｌ」レベルに反転した場
合、トランジスタ38はオフしＢUS + 36は図２(b) に示す
ように「Ｌ」レベルの電位になる。このときの遅延時間
36tbはプルダウン抵抗69と浮遊容量71との値によって定
まり、浮遊容量71が大きい程、遅延時間36tbが長くな
る。
【００１１】またトランジスタ39は、転送データ42が図
４(a) に示すように「Ｌ」レベルから「Ｈ」レベルに反
転した場合にオンし、図４(c) に示すようにＢUS - 37が
「Ｌ」レベルの電位になる。このときの遅延時間37taは
トランジスタ39のドライブ能力に依存する。次に転送デ
ータ42が図４(a) に示すように「Ｈ」レベルから「Ｌ」
レベルに反転した場合、トランジスタ39はオフし、ＢUS
- 37は図４(c) に示すように「Ｈ」レベルの電位にな
る。このときの遅延時間37tbは、プルアップ抵抗70と浮
遊容量72との値によって定まる。そして、このように変
化したＢUS + 36,ＢUS - 37の電位がレシーバ41に入力さ
れて、レシーバ41たる差動動作するコンパレータの出力
たる復調すべきデータ５は、図４(d) に示すように、Ｂ
US + 36, ＢUS - 37が所定電位に達したときに反転し、こ
の出力が通信制御装置内の復調回路へ入力される。
【００１２】次にレシーバ41の出力を復調する動作を説
明する。転送データ42を図５(a) に示すように送信開始
シンボルSOF 、ビット「０」、ビット「１」の順に送出
する場合、転送データ42がドライバであるトランジスタ
38,39 に入力されると、前述したようにしてＢUS + 36の
電位は浮遊容量71,72 及び抵抗69,70 の影響を受けて図
５(b) に示す如く変化し、ＢUS - 37の電位はその反転電
位となる。そしてレシーバ41たるコンパレータから出力
される復調すべきデータ５は図５(c) に示すタイミング
で反転し、復調回路 (図示せず) へ入力される。それに
より図５(d) に示すように送信開始シンボルSOF は、そ
の区間内のサンプリング点ｔ1 ，ｔ2 …ｔ6 で、ビット
「０」はその区間内のサンプリング点ｔ1 ，ｔ2 ，ｔ3
で、ビット「１」はその区間内のサンプリング点ｔ1 ，
ｔ2 ，ｔ3 で各々復調すべきデータ５をサンプリングす
る。
【００１３】
【発明が解決しようとする課題】ところで、前述したよ
うに図５(d) に示すようにサンプリングクロックによる
サンプリング点で、復調回路へ入力された送信開始シン
ボルSOF 、ビット「０」及びビット「１」を復調する場
合、データ伝送路の浮遊容量、プルダウン抵抗及びプル
アップ抵抗による影響を受けて、データ伝送路の電位変
化が鈍化していて復調回路へ入力される送信開始シンボ
ルSOF 及びビット「０」、ビット「１」のＨレベル区間
の幅が予め定めている幅以上になっている場合は、図５
(d) に示すように、送信開始シンボルSOF 区間のサンプ
リング点ｔ5 、ビット「０」区間のサンプリング点ｔ3
及びビット「１」区間のサンプリング点ｔ2 では、デー
タ伝送路へ送出した送信開始シンボルSOF 、ビット
「０」、ビット「１」のデータと相異し、ドライブ能力
が大きいドライバを用いても復調したPWM シンボル及び
PWM データが不確定になる虞れがあるという問題があ
る。
【００１４】本発明は斯かる問題に鑑み、データ伝送路
の浮遊容量、プルダウン抵抗及びプルアップ抵抗による
影響を受けず、復調すべきPWM シンボル及びPWM データ
を確定し得て、復調したデータの信頼性が高い通信制御
装置の復調回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る通信制御装
置の復調回路は、復調すべきデータのシンボル又は１ビ
ットの前縁及び後縁を検出して、Ｈレベル区間の時間幅
又はＬレベル区間の時間幅を測定し、測定したＨレベル
区間の時間幅又はＬレベル区間の時間幅と、予め定めて
いるＨレベル区間の基準時間幅又は「Ｌ」レベルの基準
時間幅とを比較し、その比較結果に応じてＨレベル区間
のサンプリングタイミング及びＬレベル区間のサンプリ
ングタイミングを夫々調整して、調整したサンプリング
タイミングで、復調すべきデータをサンプリングして復
調すべきデータを復調する構成にする。
【００１６】
【作用】本発明の復調回路は、復調すべきシンボル又は
データの前縁及び後縁を検出してＨレベル区間又はＬレ
ベル区間を測定する。通信システム上、予め定めている
シンボル及び送信するデータの「Ｈ」レベル、「Ｌ」レ
ベルの時間幅と、測定したシンボル及び送信するデータ
の「Ｈ」レベル、「Ｌ」レベルの時間幅とを比較する。
その比較結果に応じてＨレベル区間におけるサンプリン
グタイミング及びＬレベル区間におけるサンプリングタ
イミングを夫々調整する。これにより、復調すべきデー
タの「Ｈ」レベル及び「Ｌ」レベルの時間幅が変化して
も、復調したデータを確定できる。
【００１７】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図６は本発明に係る通信制御装置の復調回路の
構成を示すブロック図である。復調すべきデータ５は、
復調部４とエッジ検出部１の立上りディテクタ1a及び立
下りディテクタ1bに夫々入力される。基準クロックたる
クロック６はカウンタ部２の６進，７進，８進，９進，
10進カウンタたるサンプリングカウンタ2a,2b,2c,2d,2e
のクロック端子と、立上りディテクタ1aと、立下りディ
テクタ1bと、３入力AND 回路９，10の第１入力端子とに
入力される。立上りディテクタ1aの立上り検出信号15a
はOR回路８の一入力端子とSRフリップフロップ７のセッ
ト端子Ｓへ入力される。立下りディテクタ1bの立下り検
出信号15b はOR回路８の他入力端子とSRフリップフロッ
プ７のリセット端子Ｒとに入力される。SRフリップフロ
ップ７の出力端子Ｑの出力信号は３入力AND 回路９の第
２入力端子と、セレクタ制御部13とに入力される。
【００１８】OR回路８の出力信号21はサンプリングカウ
ンタ2a,2b,2c,2d,2eの制御端子に入力される。SRフリッ
プフロップ７の出力端子＃Ｑの出力信号は、３入力AND
回路10の第２入力端子とセレクタ制御部13とに入力され
る。比較区間制御部22の比較区間制御信号23は３入力AN
D 回路９，10の夫々の第３入力端子と、セレクタ制御部
13とに入力される。３入力AND 回路９から出力されるＨ
レベル区間クロック9aはＨレベルカウンタ11a に、３入
力AND 回路10から出力されるＬレベル区間クロック10a
はＬレベルカウンタ11b に入力され、Ｈレベルカウンタ
11a の出力信号はＨレベル幅比較部12a に、Ｌレベルカ
ウンタ11b の出力信号はＬレベル幅比較部12b に入力さ
れる。
【００１９】Ｈレベル幅比較部12a 及びＬレベル幅比較
部12b の各出力信号はセレクタ制御部13へ入力される。
セレクタ制御部13が出力する選択信号はサンプリングク
ロックセレクタ14の選択信号端子に入力される。セレク
タ制御部13からエラー信号27が出力される。サンプリン
グカウンタ2a,2b,2c,2d,2eのカウント出力16,17,18,19,
20はサンプリングクロックセレクタ14の入力端子へ入力
される。サンプリングクロックセレクタ14から出力され
る３カウントクロック29、６カウントクロック30及び９
カウントクロック31及びサンプリングクロック25は復調
部４へ入力される。復調部４で復調されたPWM データ32
及びPWM シンボル33,34,35が出力される。なお、Ｈレベ
ルカウンタ11a 、Ｌレベルカウンタ11b 、Ｈレベル幅比
較部12a、Ｌレベル幅比較部12b 、セレクタ制御部13及
びサンプリングクロックセレクタ14によりサンプリング
クロック調整部３が構成されている。
【００２０】図７はエッジ検出部１の構成を示すブロッ
ク図である。復調すべきデータ５が、Ｄフリップフロッ
プ111 の入力端子Ｄへ入力され、インバータ112 を介し
てＤフリップフロップ113 の入力端子Ｄへ入力される。
一方クロック６がＤフリップフロップ111,113 のクロッ
ク端子Ｔへ入力され、またインバータ114(115)を介して
Ｄフリップフロップ116(117)のクロック端子Ｔ (Ｔ) へ
入力される。Ｄフリップフロップ111(113)の出力端子Ｑ
の出力信号は、Ｄフリップフロップ116(117)の入力端子
Ｄへ入力される。Ｄフリップフロップ111(113)の出力端
子＃Ｑの出力信号はAND 回路118(119)の一入力端子へ入
力される。Ｄフリップフロップ116(117)の出力端子Ｑの
出力信号はAND 回路118(119)の他入力端子へ入力され
る。AND 回路118 から立上りエッジ検出信号15a が、AN
D 回路119 から立下りエッジ検出信号15b が出力され
る。
【００２１】図８はエッジ検出部１における各部信号の
タイミングチャートであり、エッジ検出部１の動作を図
８とともに説明する。それに図８(a) に示す復調すべき
データ５及び図８(b) に示すクロック６が入力される
と、図８(c),(d) に示すように復調すべきデータの立上
りに同期した立上り検出信号15a がAND 回路118 から出
力され、立下りに同期した立下り検出信号15b がAND 回
路119 から出力される。これらの立上り, 立下り検出信
号15a,15b はOR回路８（図６参照）へ入力され、OR回路
８の出力信号21はエッジ検出信号としてカウンタ部２へ
入力される。
【００２２】図９はカウンタ部２の各部信号のタイミン
グチャートであり、カウンタ部２の動作を図９とともに
説明する。サンプリングカウンタ2aは６進カウンタであ
り、図９(a) に示すクロックの立上りをカウントし、６
クロックをカウントする都度、図９(b) に示すようにカ
ウント出力16を発するサンプリングカウンタ2bは７進カ
ウンタでありクロック６の立下りをカウントし、７クロ
ックをカウントする都度、図９(c) に示すようにカウン
ト出力17を発する。サンプリングカウンタ2cは８進カウ
ンタであり、クロック６の立上りをカウントし、８クロ
ックをカウントする都度、図９(d) に示すようにカウン
ト出力18を発する。サンプリングカウンタ2dは９進カウ
ンタであり、クロック６の立下りをカウントし、９クロ
ックをカウントする都度、図９(e) に示すようにカウン
ト出力19を発する。サンプリングカウンタ2eは10進カウ
ンタであり、クロック６の立上りをカウントし、10クロ
ックをカウントする都度、図９(f) に示すようにカウン
ト出力20を発する。
【００２３】そして、各サンプリングカウンタ2a,2b,2
c,2d,2eは図９(g) に示すエッジ検出出力21により初期
化され、サンプリングカウンタ2a,2b,2c,2d,2e各々のカ
ウント初期値は (３，４，４，５，５) のクロック数に
セットされた後カウントを開始する。そしてサンプリン
グカウンタ2a,2b,2c,2d,2eのカウント出力16,17,18,19,
20はサンプリング調整部３のサンプリングクロックセレ
クタ14へ入力される。
【００２４】図10はサンプリングクロック調整部３の具
体的構成を示すブロック図である。Ｈレベルカウンタ11
a(図６参照) と、Ｈレベル幅比較部12a と、セレクタ制
御部13のＨレベル側とからなるＨレベルサンプリングク
ロック調整部24a 、Ｌレベルカウンタ11b と、Ｌレベル
幅比較部12b と、セレクタ制御部13のＬレベル側とから
なるＬレベルサンプリングクロック調整部24b 、及びサ
ンプリングクロックセレクタ14を備えている。
【００２５】クロック６と、サンプリングカウンタ2a,2
b,2c,2d,2eのカウント出力16,17,18,19,20と、立上りエ
ッジ検出信号15a と、Ｈレベル区間クロック9aとがＨレ
ベルサンプリングクロック調整部24a へ入力される。ま
たクロック６と、カウント出力16,17,18,19,20と、Ｌレ
ベル区間クロック10a とがＬレベルサンプリングクロッ
ク調整部24b へ入力される。Ｈレベル区間検出信号9aは
サンプリングクロックセレクタ14の３入力AND 回路200
の第１入力端子に、Ｌレベル区間検出信号10aは３入力A
ND 回路201 の第１入力端子に入力される。３入力AND
回路200 の第２入力端子にはＨレベルサンプリングクロ
ック調整部24a の出力信号134aが入力され、３入力AND
回路201 の第２入力端子には、Ｌレベルサンプリングク
ロック調整部24b の出力信号134bが入力される。
【００２６】Ｈレベルサンプリングクロック調整部24a
は３カウントクロック29、６カウントクロック30、９カ
ウントクロック31を出力する。比較区間制御部22の比較
区間制御信号23は、サンプリングクロックセレクタ14の
AND 回路202 の一入力端子に入力され、インバータ203
を介して３入力AND 回路200,201 の第３入力端子へ入力
される。AND 回路202 の他入力端子には、サンプリング
カウンタ2cのカウント出力18が入力される。３入力AND
回路200,201 及びAND 回路202 の出力はOR回路204 へ入
力され、OR回路204 からサンプリングクロック25が出力
されさる。Ｈレベル (Ｌレベル) サンプリングクロック
調整部24a(24b)から出力されるエラー信号はOR回路205
の各入力端子へ別々に入力され、OR回路205 からエラー
信号27が出力される。
【００２７】図11は、Ｈレベルサンプリングクロック調
整部24a の構成を示すブロック図である。レジスタRES
には通信システム上から予め定められたＨレベル区間の
時間幅のデータに相応するクロック数たるD0,D1,D2,D3,
D4,D5 が格納されており、これらの時間幅のデータD0,D
1,D2,D3,D4,D5 はＨレベル幅比較部12a を構成している
フルアダー (全加算器)300,301,302,303,304,305の入力
端子Ａへ入力される。Ｈレベル区間クロック9aはＨレベ
ルカウンタ11a を構成しているＴフリップフロップ310,
311,312,313,314,315 の１段目のＴフリップフロップ31
0 のクロック端子Ｔに入力される。Ｔフリップフロップ
310,311,312,313,314,315 の出力端子Ｑの出力信号はイ
ンバータ321,322,323,324,325,326 を各別に介してフル
アダー300,301,302,303,304,305 の入力端子Ｂへ入力さ
れる。
【００２８】フルアダー300,301,302,303,304,305 の加
算結果端子S0の出力信号は、インバータ327,328,329,33
0,331,332 を各別に介してセレクタ制御部13a へ入力さ
れる。フルアダー305 のキャリー出力端子C0から出力さ
れるキャリー出力信号C50 は、フルアダー300 のキャリ
ー入力端子Ｃ及びセレクタ制御部13a へ入力される。フ
ルアダー300,301,302,303,304 のキャリー出力端子C0の
キャリー出力信号は、フルアダー301,302,303,304,305
のキャリー入力端子Ｃへ入力される。セレクタ制御部13
a は選択信号SA,SB,SC,SD,SE及びエラー出力136 を出力
する。エラー出力136 はＤフリップフロップ335 の入力
端子Ｄへ入力され、そのクロック端子ＴにはＨレベル区
間クロック9aがインバータ336 を介して与えられる。Ｄ
フリップフロップ335 の出力端子ＱからＨレベル区間で
のエラー信号27a が出力される。
【００２９】サンプリングカウンタ2a,2b,2c,2d,2e (図
６参照) からのカウント出力16,17,18,19,20はサンプリ
ングセレクタ133 のNAND回路133a,133b,133c,133d,133e
の一入力端子へ入力され、それらの他入力端子には選択
信号SA,SB,SC,SD,SEが入力される。NAND回路133a,133b,
133c,133d,133eの出力信号は５入力OR回路133fの各入力
端子に入力され、OR回路133fからＨレベル区間のサンプ
リングクロック134aが出力される。このサンプリングク
ロック134a及び立上りエッジ検出信号15a は、サンプリ
ングクロックカウンタ28へ入力される。サンプリングカ
ウンタ28から、サンプリングクロック134aを３クロック
カウントする都度出力されるサンプリングクロック29
と、サンプリングクロック134aを６カウントする都度出
力されるサンプリングクロック30と、サンプリングクロ
ック134aを９カウントする都度出力されるサンプリング
クロック31とが出力される。
【００３０】このＨレベルサンプリングクロック調整部
24a について更に詳述する。レジスタRES には、Ｈレベ
ル区間の時間幅のデータが格納されるが、ここではメッ
セージフレームの最初のPWM シンボルである送信開始シ
ンボルSOF のＨレベルの時間幅を例えば32クロック
〔０，１，０，０，０，０＜Ｂ＞〕（＜Ｂ＞は２進表示
を表す）に設定している。そして送信開始シンボルSOF
の「Ｈ」レベル時間幅の検出結果に基づいて、その後に
続くビット「０」、ビット「１」のPWM データの「Ｈ」
レベルのサンプリング点を調整するものである。
【００３１】ここで図11におけるＨレベルカウンタ11a
に入力されるＨレベル区間クロック9aは、前述した図６
におけるエッジ検出部１の立上りエッジ検出信号15a 、
立下りエッジ検出信号15b が入力されるSRフリップフロ
ップ７及び比較区間制御部22からの比較区間制御信号23
によりクロック６がAND 回路９を通り、Ｈレベル区間ク
ロック9aを得る。そして図12に示す各部信号のタイミン
グチャートにより更に説明する。
【００３２】図12において、図12(a) はPWM シンボル及
びPWM データからなる復調すべきデータ５の波形であ
る。エッジ検出部１において立上りエッジ検出信号15a
は図12(b) に示すように、復調すべきデータ５の立上り
を検出して出力され、また立下りエッジ検出信号15b は
図12(c) に示すように復調すべきデータ５の立下りを検
出して出力される。この信号が図６に示すSRフリップフ
ロップ７に入力されて、立上りエッジが検出されると、
その出力端子Ｑは図12(f) に示すように「Ｈ」レベルに
なり、立下りエッジが検出されると、「Ｌ」レベルにな
る。
【００３３】一方、出力端子＃Ｑは図12(g) に示すよう
に出力端子Ｑの反転出力となる。ここで、比較区間制御
部22の区間比較制御信号23は、図12(e) に示すようにメ
ッセージフレームの１回目の立上りから２回目の立上り
までの区間が「Ｈ」レベルになるように、即ち、送信開
始シンボルSOF の区間が「Ｈ」レベルになるように定め
ている。したがって、Ｈレベルカウンタ11a に入力され
る送信開始シンボルSOF の「Ｈ」レベルである区間のク
ロック数は、クロック６と、送信開始シンボルSOF の区
間を示す区間比較制御信号23と、復調すべきデータ５の
Ｈレベル区間を示すSRフリップフロップ７の出力端子Ｑ
の信号とが入力された図６のAND 回路９の論理が成立し
ている期間に応じたものとなり、図12(h) に示すように
AND 回路９から出力されるＨレベル区間クロック9aとな
って、送信開始シンボルSOF がＨレベルの区間のみクロ
ック６がAND 回路９から出力される。つまりAND 回路９
から出力されるクロック数が送信開始シンボルSOF のＨ
レベル区間の時間幅として検出できる。
【００３４】なお、送信開始シンボルSOF のＬレベル区
間についても、前述したＨレベル区間のクロックを検出
する場合と同様の構成にして、同様の動作でＬレベル区
間の時間幅を検出できる。そして、Ｌレベルカウンタ11
b に入力される送信開始シンボルSOF のＬレベル区間の
クロック数は、クロック６と、送信開始シンボルSOFの
区間を示す区間比較制御信号23と、復調すべきデータ５
のＬレベル区間を示すSRフリップフロップ７の出力端子
＃Ｑの信号とが入力された図６のAND 回路10の論理が成
立している期間に応じたものとなり、図12(i) に示すよ
うに、AND 回路10からＬレベル区間クロック10a が出力
され、送信開始シンボルSOF がＬレベル区間のみクロッ
ク６がAND 回路10から出力される。そして、AND 回路10
から出力されるクロック数をカウントすることにより、
送信開始シンボルSOF のＬレベル区間の時間幅を検出で
きる。
【００３５】なお、図10に示すＨレベルサンプリングク
ロック調整部24a 及びＬレベルサンプリングクロック調
整部24b は、その構成及び動作原理が同様であるため、
以下にＨレベルサンプリングクロック調整部24a の動作
についてのみ説明する。
【００３６】次に図11に示すＨレベルサンプリングクロ
ック調整部24a の動作を説明する。前述した送信開始シ
ンボルSOF の区間のＨレベル区間のみ出力されるＨレベ
ル区間クロック9aがＨレベルカウンタ11a に入力される
と、Ｈレベルカウンタ11a がそのクロックをカウント
し、インバータ321,322 …326 を介して６ビットのＨレ
ベル幅比較部12a のフルアダー300,301 …305 へ入力す
る。そうすると、Ｈレベルカウンタ11a がカウントした
カウント値が送信開始シンボルSOF のＨレベル区間の時
間幅となる。レジスタRES には、例えばSAE ・J1850 の
規格を適用する場合は、前述したように32＜Ｄ＞“０，
１，０，０，０，０＜Ｂ＞”の時間幅の基準値が格納さ
れている。ここで＜Ｄ＞はデシマル10進数、＜Ｂ＞はバ
イナリ２進数を表わす。レジスタRES のデータはＨレベ
ル幅比較部12a の６ビットのフルアダー300,301,302,30
3,304,305 に入力される。
【００３７】それによりフルアダー300,301,302,303,30
4,305 は、レジスタRES の基準値に、Ｈレベルカウンタ
11a の補数を加え、最上位のフルアダー305 のキャリー
出力端子C0のキャリー信号を最下位のフルアダー300 の
キャリー入力端子Ｃに入力し、フルアダー300,301 …30
5 の各出力S0をインバータ327,328,329,330,331,332を
介して得た信号S00,S10,S20,S30,S40,S50 をセレクタ制
御部13a へ入力する。つまり、Ｈレベル幅比較部12a の
６ビットのフルアダー300,301,320,303,304,305 は、レ
ジスタRES の基準値から、Ｈレベルカウンタ11a の送信
開始シンボルSOF のＨレベル区間のカウント値を減算
し、その減算結果をセレクタ制御部13a へ与える。ここ
で減算値が正の場合は、Ｈレベル幅比較部12a の最上位
フルアダー305 のキャリー出力端子C0は「Ｈ」レベルと
なり、減算値が負の場合は「Ｌ」レベルとなる。このよ
うにして減算後の減算値信号S00,S10,S20,S30,S40,S50
及び最上位のフルアダー305 のキャリー出力信号C50 は
セレクタ制御部13a に与えられる。
【００３８】図13はセレクタ制御部13a の構成を示すブ
ロック図である。セレクタ制御部13a は、AND 回路
Ａ1 ，Ａ2 …Ａ24からなるデコーダ群131 と、OR回路Ｏ
1 ，Ｏ2，Ｏ3 ，Ｏ4 ，Ｏ5 と、AND 回路Ａ30，Ａ31，
Ａ32，Ａ33，Ａ34とからなるセレクタ群132 とで構成さ
れている。減算値信号Ｓ00は、AND 回路Ａ7 ，Ａ9 ，Ａ
11，Ａ13の一入力端子に入力され、またインバータＩ1
を介してAND 回路Ａ6 ，Ａ8 ，Ａ10，Ａ12の一入力端子
に入力される。
【００３９】減算値信号S10 はAND 回路Ａ3 ，Ａ5 の一
入力端子へ入力され、インバータＩ2 を介してAND 回路
Ａ2 ，Ａ4 の一入力端子へ入力される。減算値信号S20
はAND 回路Ａ4 ，Ａ5 の他入力端子へ入力され、インバ
ータＩ3 を介してAND 回路Ａ2 ，Ａ3 の他入力端子へ入
力される。減算値信号S30 は３入力AND 回路Ａ40の第１
入力端子へ入力され、またインバータＩ4 を介して３入
力AND 回路Ａ1 の第１入力端子へ入力される。減算値信
号S40 はインバータＩ5 を介して３入力AND 回路Ａ1 ，
Ａ40の第２入力端子へ入力される。
【００４０】減算値信号S50 は、インバータＩ6 を介し
て３入力AND 回路Ａ1 ，Ａ40の第３入力端子へ入力され
る。AND 回路Ａ2 の出力信号はAND 回路Ａ6 ，Ａ7 の他
入力端子へ、AND 回路Ａ3 の出力信号はAND 回路Ａ8 ，
Ａ9 の他入力端子へ、AND 回路Ａ4 の出力信号はAND 回
路Ａ10，Ａ11の他入力端子へ、AND 回路Ａ5 の出力信号
はAND 回路Ａ12，Ａ13の他入力端子へ夫々入力される。
AND 回路Ａ6 の出力信号はAND 回路Ａ14，Ａ22の一入力
端子へ、AND 回路Ａ7 の出力信号はAND 回路Ａ15，Ａ23
の一入力端子へ、AND 回路Ａ8 の出力信号はAND 回路Ａ
16，Ａ24の一入力端子へ入力される。AND 回路Ａ9 ，Ａ
10，Ａ11，Ａ12，Ａ13の出力信号は、各別にAND 回路Ａ
17，Ａ18，Ａ19，Ａ20，Ａ21の一入力端子へ入力され
る。
【００４１】３入力AND 回路Ａ1 の出力信号はAND 回路
Ａ14，Ａ15，Ａ16…Ａ21夫々の他入力端子へ入力され
る。３入力AND 回路Ａ40の出力信号は、AND 回路Ａ22，
Ａ23，Ａ24夫々の他入力端子へ入力される。AND 回路Ａ
14の出力信号131aは３入力OR回路Ｏ3 の第１入力端子へ
入力される。AND 回路Ａ15の出力信号131bは３入力OR回
路Ｏ3 の第２入力端子へ入力される。AND 回路Ａ16の出
力信号131cはAND 回路Ａ32の一入力端子及び４入力OR回
路Ｏ2 の第１入力端子へ入力される。AND 回路Ａ17の出
力信号131dは、４入力OR回路Ｏ4 の第１入力端子及び４
入力OR回路Ｏ2 の第２入力端子へ入力される。
【００４２】AND 回路Ａ18の出力信号131eは４入力OR回
路Ｏ4 の第２入力端子及びOR回路Ｏ2 の第３入力端子へ
入力される。AND 回路Ａ19の出力信号131fは４入力OR回
路Ｏ4 の第３入力端子及び４入力OR回路Ｏ2 の第４入力
端子へ入力される。AND 回路Ａ20の出力信号131gは４入
力OR回路Ｏ4 の第４入力端子及び４入力OR回路Ｏ1 の第
１入力端子へ入力される。AND 回路Ａ21の出力信号131h
は４入力OR回路Ｏ5 の第１入力端子及び４入力OR回路Ｏ
1 の第２入力端子へ入力される。AND 回路Ａ22の出力信
号131iは４入力OR回路Ｏ5 の第２入力端子及び４入力OR
回路Ｏ1 の第３入力端子へ入力される。
【００４３】AND 回路Ａ23の出力信号131jは４入力OR回
路Ｏ5 の第３入力端子及び４入力OR回路Ｏ1 の第４入力
端子へ入力される。AND 回路Ａ24の出力信号131kは４入
力OR回路Ｏ5 の第４入力端子へ入力される。４入力OR回
路Ｏ5 の出力信号はAND 回路Ａ34の一入力端子へ、４入
力OR回路Ｏ4 の出力信号はAND 回路Ａ33の一入力端子へ
入力され、AND 回路Ａ33，Ａ34の他入力端子にはキャリ
ー出力信号C50 が入力されるAND 回路Ａ32の出力信号は
３入力OR回路Ｏ3 の第３入力端子へ入力される。４入力
OR回路Ｏ2 の出力信号はAND 回路Ａ31の一入力端子へ、
４入力OR回路Ｏ1 の出力信号はAND 回路Ａ30の一入力端
子へ入力される。キャリー出力信号C50はインバータＩ
7 を介してAND 回路Ａ30，Ａ31，Ａ32の他入力端子へ入
力される。AND 回路Ａ30，Ａ31，４入力OR回路Ｏ3 ，AN
D 回路Ａ33，Ａ34が出力する選択信号SA,SB,SC,SD,SEは
５入力NOR 回路135 へ入力される。５入力NOR 回路135
からエラー出力136 が得られる。
【００４４】次にこのセレクタ制御部13a の動作を説明
する。デコーダ群131 のの出力信号131a,131b …131kの
出力値は、減算値信号S00,S10,S20,S30,S40,S50 によっ
て夫々決定され、出力信号131a＝“000000”, 出力信号
131b＝“000001”, 出力信号131c＝“000010”, 出力信
号131d＝“000011”, 出力信号131e＝“000100”, 出力
信号131f＝“000101”, 出力信号131g＝“000110”, 出
力信号131h＝“000111”, 出力信号131i＝“001000”,
出力信号131j＝“001001”, 出力信号131k＝“001010”
(単位は全て＜Ｂ＞）の減算結果のときに「Ｈ」レベル
が出力される。そして、このデコーダ出力をセレクタ群
132 により選択し、選択結果である選択信号SAはS00 〜
S50 が−“001001”＜Ｂ＞〜−“000110”＜Ｂ＞ (−９
〜−６＜Ｄ＞）時に「Ｈ」レベルとなり、選択信号SBは
−“000101”＜Ｂ＞〜−“000010”＜Ｂ＞ (−５〜−２
＜Ｄ＞）のときに「Ｈ」レベル、選択信号SCは−“0000
01”＜Ｂ＞〜“000010”＜Ｂ＞ (−１〜２＜Ｄ＞）のと
きに「Ｈ」レベル、選択信号SDは“000011”＜Ｂ＞〜
“000110”＜Ｂ＞ (３〜６＜Ｄ＞）のときに「Ｈ」レベ
ル、選択信号SEは“000111”＜Ｂ＞〜“001010”＜Ｂ＞
(７〜10＜Ｄ＞）のときに「Ｈ」レベルとなる。
【００４５】このように減算結果を選択した選択信号S
A,SB …SEが図11のサンプリングセレクタ133 へ入力さ
れて、６進，７進，８進，９進，10進の各サンプリング
カウンタのうちのいずれか1 つを選択し、Ｈレベル区間
のサンプリングクロック134aとして出力される。サンプ
リングクロックカウンタ28はサンプリングクロック出力
134aを、その立上り時点からカウントし、３クロックを
カウントして出力する３カウントクロック29と、６クロ
ックをカウントして出力する６カウントクロック30と、
９クロックをカウントして出力する９カウントクロック
31とを出力する。
【００４６】また図13のOR回路135 に入力される選択信
号SA,SB,SC,SD,SEがいずれも「Ｈ」レベルでなかった場
合はエラー出力136 が出力される。ここで、再び図10に
より説明する。Ｈレベルサンプリングクロック調整部24
a により選択された「Ｈ」レベルのサンプリングクロッ
ク134aと、Ｌレベルのサンプリングクロック調整部24b
により選択された「Ｌ」レベルのサンプリングクロック
134bとが、サンプリングクロックセレクタ14に入力さ
れ、Ｈレベル区間クロック9aが「Ｈ」レベルとなり、比
較区間制御信号23が入力されていない比較中でない場合
は、「Ｈ」レベルのサンプリングクロック134aがサンプ
リングクロック25としてサンプリングクロックセレクタ
14から出力される。
【００４７】一方、比較区間制御信号23が入力されて比
較中である場合は、８進カウンタ2cのカウント出力18を
サンプリングクロック25として出力する。また、Ｈレベ
ルサンプリングクロック調整部24a 及びＬレベルサンプ
リングクロック調整部24b から出力されるエラー信号27
はOR回路205 を介して出力される。
【００４８】図14は図６に示す復調部４の構成を示すブ
ロック図である。サンプリングクロックセレクタ14 (図
６参照) から出力される３カウントクロック29は４入力
AND 回路500,501 の第１入力端子へ入力される。６カウ
ントクロック30は７入力AND 回路502 の第１入力端子及
び４入力AND 回路503 の第１入力端子へ入力される。９
カウントクロック31は７入力AND 回路504 の第１入力端
子へ入力される。復調すべきデータ５は第１段目のＤフ
リップフロップ505 の入力端子Ｄへ入力される。サンプ
リングクロック25は第１, 第２, 第３, 第４, 第５, 第
６の各段目のＤフリップフロップ505,506,507,508,509,
510 のクロック端子Ｔへ入力される。
【００４９】立下りエッジ検出信号15a はNOR 回路511
の一入力端子へ入力され、その他入力端子にはリセット
信号RST が入力され、その出力信号はＤフリップフロッ
プ505,506,507,508,509,510 のリセット端子夫々へ入力
される。Ｄフリップフロップ505 の出力端子Ｑの出力信
号はフリップフロップ506 の入力端子Ｄへ入力され、そ
の出力端子＃Ｑの出力信号は４入力AND 回路500,501 、
７入力AND 回路502 、４入力AND 回路503 、７入力AND
回路504 の各第２入力端子へ入力される。Ｄフリップフ
ロップ506 の出力端子Ｑの出力信号はＤフリップフロッ
プ507 の入力端子Ｄ及び４入力AND 回路501 の第３入力
端子へ入力され、その出力端子＃Ｑの出力信号は４入力
AND 回路500 、７入力AND 回路502 、４入力AND 回路50
3 、７入力AND 回路504 の各第３入力端子へ入力され
る。Ｄフリップフロップ507 の出力端子Ｑの出力信号は
Ｄフリップフロップ508 の入力端子Ｄ及び４入力AND 回
路500,501 、７入力AND 回路502 の各第４入力端子へ入
力され、その出力端子＃Ｑの出力信号は４入力AND 回路
503 及び７入力AND 回路504 の第４入力端子へ入力され
る。
【００５０】Ｄフリップフロップ508 の出力端子Ｑの出
力信号はＤフリップフロップ509 の入力端子Ｄ及び７入
力AND 回路502 の第５入力端子へ入力され、その出力端
子＃Ｑの出力信号は７入力AND 回路504 の第５入力端子
へ入力される。Ｄフリップフロップ509 の出力端子Ｑの
出力信号はＤフリップフロップ510 の入力端子Ｄ及び７
入力AND 回路502 の第６入力端子へ入力され、その出力
端子＃Ｑの出力信号は７入力AND 回路504 の第６入力端
子へ入力される。Ｄフリップフロップ510 の出力端子Ｑ
の出力信号は７入力AND 回路502 の第７入力端子へ入力
され、その出力端子＃Ｑの出力信号は７入力AND 回路50
4 の第７入力端子へ入力される。
【００５１】４入力AND 回路500 の出力信号はSRフリッ
プフロップ512 のセット端子Ｓへ入力され、４入力AND
回路501 の出力信号は、そのリセット端子Ｒへ入力さ
れ、SRフリップフロップ512 の出力端子ＱからPWM デー
タを復調した復調データ32が出力される。７入力AND 回
路502 からPWM シンボルを復調した復調シンボル33が出
力され、４入力AND 回路503 からPWM シンボルを復調し
た復調シンボル34が出力され、７入力AND 回路504 から
PWM シンボルを復調した復調シンボル35が出力される。
【００５２】次にこの復調部４の動作を図12とともに説
明する。Ｄフリップフロップ505,506 …510 からなる６
ビットのシフトレジスタに図12(l) に示すサンプリング
クロック25が入力されると、図12(a) に示す復調すべき
データ５をサンプリングしながらシフト動作する。Ｄフ
リップフロップ505,506 …510 は立上りエッジ検出信号
15a と、外部からのリセット信号RST とが入力されたNO
R 回路511 の出力信号により、復調すべきデータ５の立
上り時点ごとにリセットされる。また１段目のＤフリッ
プフロップの出力端子＃Ｑ、２段目のＤフリップフロッ
プの出力端子＃Ｑ、３段目のＤフリップフロップの出力
端子Ｑの各出力信号と、３カウントクロック29とが入力
された４入力AND 回路500 の出力信号がSRフリップフロ
ップ512のセット端子Ｓに入力され、１段目のＤフリッ
プフロップ505 の出力端子＃Ｑ、２段目のＤフリップフ
ロップ506 の出力端子Ｑ、３段目のＤフリップフロップ
507 の出力端子Ｑの各出力信号と、３カウントクロック
29とが入力された４入力AND 回路501 の出力信号がSRフ
リップフロップ512 のリセット端子Ｒに入力されて、SR
フリップフロップ512 の出力端子Ｑに復調データ32が得
られる。
【００５３】いま、図12(a) に示す復調すべきデータ５
が入力されると、図12(a) に示す送信開始シンボルSOF
の立上りエッジで図12(b) に示す立上りエッジ検出信号
15aが得られて、６ビットシフトレジスタたるＤフリッ
プフロップ505,506 …510 がリセットされ、図12(l) に
示す次のサンプリングクロック25によりサンプリングを
開始し、シフト動作を開始する。
【００５４】サンプリングクロック25が３クロック入力
された時点で６ビットのシフトレジスタは１段目から順
に“001000”となっており、この時点で図12(m) に示す
３カウントクロック29が入力されると、４入力AND 回路
500 の出力信号が「Ｈ」レベルに立上り、これがSRフリ
ップフロップ512 のセット端子Ｓに与えられてSRフリッ
プフロップ512 の出力端子Ｑが「Ｈ」レベルとなり、復
調すべきデータ５のPWM データのビット「１」が復調さ
れ、図12(o) に示すように復調データ ■１"が得られ
る。次にビット「０」の立上りエッジにより、フリップ
フロップ505,506 …510 は再びリセットされ、次のサン
プリングクロック25によりサンプリングしてシフト動作
を開始する。
【００５５】サンプリングクロック25が３クロック入力
された時点でフリップフロップ505,506 …510 はその１
段目のフリップフロップ505 から“011000”となってお
り、この時点で図12(m) に示す３カウントクロック29が
入力され、その結果図12(r)に示すようにAND 回路501
の出力信号が立上ってSRフリップフロップ512 のリセッ
ト端子Ｒに与えられて、SRフリップフロップ512 がリセ
ットされてその出力端子Ｑが「Ｌ」レベルとなり、復調
すべきデータ５のPWM データのビット「０」が復調さ
れ、図12(o) に示すように復調データ ■０" が得られ
る。
【００５６】次に図14に示す復調シンボルたる送信開始
シンボルSOF を復調する場合について図12を用いて説明
する。図12(a) に示す送信開始シンボルSOF であるPWM
シンボルが入力されると、図12(b) に示すように立上り
エッジ検出信号15a が出力され、Ｄフリップフロップ50
5,506 …510 がリセットされて、次のサンプリングクロ
ック29によりサンプリングしてシフト動作を開始する。
サンプリングクロック29が６クロック入力された時点
で、Ｄフリップフロップ505,506 …510 は１段目から
“001111”となっており、この時点で図12(n) に示す６
カウントクロック30が入力され、４入力AND 回路502 の
出力信号は図12(p) に示すように送信開始シンボルSOF
の復調データが得られる。
【００５７】また送信終了シンボルEOD 及び１メッセー
ジのフレーム終了シンボルEOF の復調データも同様の動
作で得られる。更に、図15に示す各部信号のタイミング
チャートとともに説明する。図15(a)に示す送出すべきP
WM シンボル及びPWM データが図３に示すドライバから
ＢUS +36、ＢUS - 37へ出力されると、ＢUS + 36、ＢUS - 3
7の電位は浮遊容量71,72 及びプルダウン抵抗69、プル
アップ抵抗70の影響を受けて図15(b) に示すように変化
する。そして差動コンパレータ41の出力、即ち受信した
復調すべきデータ５が図15(c) に示すタイミングで復調
部にPWM シンボル及びPWM データとして入力される。
【００５８】ここで例えば図10に示すＨレベルサンプリ
ングクロック調整部24a の出力信号134aは、Ｈレベル区
間の比較結果に応じて、図６に示すサンプリングカウン
タ2dを選択し、図９(e) に示すタイミングにて９進カウ
ンタ2dのカウント出力19が出力されており、一方、図10
に示すＬレベルサンプリングクロック調整部24b の出力
信号134bは、Ｌレベル区間の比較結果に応じて図６に示
すサンプリングカウンタ2bを選択し、図９(f) に示すタ
イミングで７進カウンタ2bのカウント出力17が出力され
ているとすると、図15(e),(f) に示すタイミングで発生
することになる。
【００５９】そして図15(g) に示すサンプリングクロッ
ク25はPWM データのビット「０」区間のＨレベル区間で
は図15(e) に示すように９進カウンタ2dのカウント出力
19となり、Ｌレベル区間では図15(f) に示す７進カウン
タ2bのカウント出力17となり、「Ｈ」レベル、「Ｌ」レ
ベルで図15(g) に示すようにサンプリングクロック25の
周期を調整する。同様にPWM データのビット「１」区間
のＨレベル区間では図15(e) に示すように９進カウンタ
2dのカウント出力19をＬレベル区間では図15(f) に示す
ように７進カウンタ2bのカウント出力17を発していて、
PWM データを図15(g) に示すサンプリングタイミングで
サンプリングして図15(h) に示すように■１" の復調デ
ータ32を得る。このように、送信開始シンボルSOF の
「Ｈ」レベルの基準時間幅と、測定した「Ｈ」レベルの
時間幅とを比較した結果に応じて復調すべきデータ５を
サンプリングする周期が調整されるから、復調すべきデ
ータの電位変化が鈍化していても、復調データを確定で
きることになる。
【００６０】本実施例では複数のサンプリングカウンタ
2a,2b,2c,2d,2eを選択してサンプリングクロック25の周
期を調整したが、一般的な２〜ｎ進カウンタを得る可変
長カウンタを用いて、そのカウンタの制御をセレクタ制
御部の制御信号により切換える構成にしても同様の効果
が得られる。
【００６１】また本実施例では比較区間制御部22の比較
区間制御信号23を、送信開始シンボルSOF の区間にて設
定して、区間を比較するようにしたが、比較区間をPWM
シンボル又はPWM データの適宜位置に設定しても良い。
この場合は図11におけるサンプリングクロックカウンタ
28におけるレジスタの基準値及び図13に示すデコーダ群
131 及びセレクタ群132 を変更するのみで同様の効果が
得られる。更に本実施例では１メッセージフレーム中の
送信開始シンボルSOF の区間において、基準値との比較
を行ったが、特別な復調サンプリング決定用のPWM シン
ボルをメッセージフレームと別に通信システムで定め、
そのPWM シンボルを基準として復調するためのサンプリ
ングタイミングを調整しても同様の効果が得られる。
【００６２】本実施例では図13に示すようにデコード対
象として減算結果が−10〜10クロック以内である場合に
ついてのみデコードし、それ以外の結果が得られた場合
はエラー出力136 を発するようにしたが、デコードの対
象は通信システム上許容される範囲内で適宜に決定して
もよい。またセレクタ群132 において選択し得る範囲も
同様に適宜に決定しても同様の効果が得られる。
【００６３】
【発明の効果】以上詳述したように本発明はPWM シンボ
ル及びPWM データからなる復調すべきデータを、復調す
るためのサンプリングタイミングの周期を調整し、しか
もＨレベル区間とＬレベル区間とを異なるサンプリング
タイミング周期にするように構成したので、データ伝送
路の浮遊容量及びプルダウン抵抗、プルアップ抵抗の影
響により、レベル変化が鈍化している復調すべきデータ
であっても、復調したデータを確定でき、信頼性が高い
復調データが得られる優れた効果を奏する。
【図面の簡単な説明】
【図１】パルス幅変調されシンボル及びデータのパター
ン図である。
【図２】SAE ・J1850 のメッセージフレームのフォーマ
ットである。
【図３】転送データのドライバ及びレシーバの構成を示
すブロック図である。
【図４】レシーバが受信した転送データのタイミングチ
ャートである。
【図５】転送データの従来のサンプリング状態を示す各
部信号のタイミングチャートである。
【図６】本発明に係る通信制御装置の復調回路の構成を
示すブロック図である。
【図７】図６における立上りディテクタ、立下りディテ
クタからなるエッジ検出部の構成を示すブロック図であ
る。
【図８】立上りディテクタ、立下りディテクタによる転
送データの立上り, 立下りエッジの検出状態を示す波形
図である。
【図９】図６におけるサンプリングカウンタの各部信号
のタイミングチャートである。
【図１０】図６におけるサンプリングクロック調整部の
構成を示すブロック図である。
【図１１】図６におけるサンプリングクロック調整部の
Ｈレベル側の構成を示すブロック図である。
【図１２】図６における復調部の各部信号のタイミング
チャートである。
【図１３】図６におけるセレクタ制御部の「Ｈ」レベル
側の構成を示すブロック図である。
【図１４】図６における復調部の構成を示すブロック図
である。
【図１５】復調部により転送データを復調する場合の各
部信号のタイミングチャートである。
【符号の説明】
１ エッジ検出部 1a 立上りディテクタ 1b 立下りディテクタ ２ カウンタ部 2a,2b 〜2e サンプリングカウンタ ４ 復調部 ７ SRフリップフロップ 11a Ｈレベルカウンタ 11b Ｌレベルカウンタ 12a Ｈレベル幅比較部 12b Ｌレベル幅比較部 13,13a セレクタ制御部 14 サンプリングクロックセレクタ 22 比較区間制御部 28 サンプリングクロックカウンタ 300,301 〜305 フルアダー 505,506 〜510 Ｄフリップフロップ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 所定時間幅の第１レベル区間及び第２レ
    ベル区間で表わされた意味のあるシンボル及び１ビット
    のデータからなる復調すべきデータをサンプリングして
    復調する通信制御装置の復調回路において、 前記シンボル又は１ビットのデータの前縁及び後縁を検
    出するエッジ検出手段と、シンボル又は１ビットのデー
    タの第１レベル区間又は第２レベル区間の時間幅を測定
    する手段と、測定した第１レベル区間又は第２レベル区
    間の時間幅及び予め定めている第１レベル区間又は第２
    レベル区間の基準時間幅を比較する手段と、その比較結
    果に応じて前記転送データのサンプリングタイミングを
    調整するサンプリングタイミング調整手段とを備え、該
    サンプリングタイミング調整手段により調整したサンプ
    リングタイミングでサンプリングして復調すべきデータ
    を復調する構成にしてあることを特徴とする通信制御装
    置の復調回路。
  2. 【請求項２】 請求項１記載の通信制御装置の復調回路
    において、サンプリングタイミング調整手段は、第１レ
    ベル区間におけるクロック数の基準値を格納する手段
    と、第１レベル区間のクロックをカウントする手段と、
    前記基準値から、カウントしたクロックのカウント値を
    減算する手段と、その減算結果に基づき、サンプリング
    タイミングを定めるカウンタのカウント値を所定値にな
    すべく制御する手段とを備えていることを特徴とする通
    信制御装置の復調回路。
  3. 【請求項３】 請求項１記載の通信制御装置の復調回路
    において、サンプリングタイミング調整手段は、第２レ
    ベル区間におけるクロック数の基準値を格納する手段
    と、第２レベル区間のクロックをカウントする手段と、
    前記基準値から、カウントしたクロックのカウント値を
    減算する手段と、その減算結果に基づき、サンプリング
    タイミングを定めるカウンタのカウント値を所定値にな
    すべく制御する手段とを備えていることを特徴とする通
    信制御装置の復調回路。
  4. 【請求項４】 請求項１記載の通信制御装置の復調回路
    において、サンプリングタイミング調整手段は、クロッ
    ク数の基準値と比較すべき第１レベル区間及び第２レベ
    ル区間が適宜に設定可能であり、第１レベル区間及び第
    ２レベル区間におけるクロック数の基準値の設定も可変
    である格納手段と、第１レベル区間、第２レベル区間の
    前記基準値から、適宜に設定した第１レベル区間、第２
    レベル区間のクロックのカウント値を減算する手段と、
    その減算結果に基づき、サンプリングタイミングを定め
    るカウンタのカウント値を所定値になすべく制御する手
    段とを備えていることを特徴とする通信制御装置の復調
    回路。
  5. 【請求項５】 請求項３、請求項４記載の通信制御装置
    の復調回路において、サンプリングタイミング調整手段
    で得られたサンプリングタイミングに基づいて、第１レ
    ベル区間及び第２レベル区間を各別のサンプリングタイ
    ミングでサンプリングする手段を備えていることを特徴
    とする通信制御装置の復調回路。
  6. 【請求項６】 請求項４記載の通信制御装置の復調回路
    において、サンプリングタイミング調整手段で得られた
    サンプリングタイミングに基づいて、適宜に設定され、
    クロック数の基準値と比較する第１レベル区間及び第２
    レベル区間以降に続く次のシンボル及び１ビットデータ
    を、前記サンプリングタイミングでサンプリングする手
    段を備えていることを特徴とする通信制御装置の復調回
    路。
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