JPH01122214A - パルス幅データ復調回路 - Google Patents
パルス幅データ復調回路Info
- Publication number
- JPH01122214A JPH01122214A JP28015387A JP28015387A JPH01122214A JP H01122214 A JPH01122214 A JP H01122214A JP 28015387 A JP28015387 A JP 28015387A JP 28015387 A JP28015387 A JP 28015387A JP H01122214 A JPH01122214 A JP H01122214A
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- 230000000630 rising effect Effects 0.000 claims description 5
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルス幅変調されたデータをデジタル的に読
取るパルス幅データ復調回路に関する。
取るパルス幅データ復調回路に関する。
制御電圧信号をパルス幅変調する手段は、アナログ値を
デジタル的に伝送するときに、最も使用しやすい方式で
ある。
デジタル的に伝送するときに、最も使用しやすい方式で
ある。
ところで、現在、制御方式がアナログ方式からデジタル
方式へ移り変りつつあるが、デジタル方式になると、情
報伝達用信号線が増加する。そのため、シリアルデータ
通信やパルス幅変調（ＰＷＭ）等の手法を使う傾向にあ
る。
方式へ移り変りつつあるが、デジタル方式になると、情
報伝達用信号線が増加する。そのため、シリアルデータ
通信やパルス幅変調（ＰＷＭ）等の手法を使う傾向にあ
る。
しかしながら、ＰＷＭされたデータをアナログ値として
使用するには積分をすればよいが、デジタル値として使
用するには周期Ｔとパルスが旧ｇｈになっている時間Ｔ
１を測定し、割算をする必要がある。これを第２図のＰ
ＷＭ信号に表わし、５ＴＡＲＴはＰＷＭの立上りをｙ〒
（５ＴＯＰ）は立下りを示している。
使用するには積分をすればよいが、デジタル値として使
用するには周期Ｔとパルスが旧ｇｈになっている時間Ｔ
１を測定し、割算をする必要がある。これを第２図のＰ
ＷＭ信号に表わし、５ＴＡＲＴはＰＷＭの立上りをｙ〒
（５ＴＯＰ）は立下りを示している。
つまり、ＰＷＭされたデータを読取るには周期Ｔおよび
Ｔ の時間（ｔ１→ｔ３およびｔ１→ｔ２）を求め、演
算を行なわねばならず、演算には割算を要し、もしこれ
をハードウェアで作成すると多大のハードウェア量を必
要とする欠点があった。
Ｔ の時間（ｔ１→ｔ３およびｔ１→ｔ２）を求め、演
算を行なわねばならず、演算には割算を要し、もしこれ
をハードウェアで作成すると多大のハードウェア量を必
要とする欠点があった。
ここにおいて本発明は、従来例の難点を克服し、少ない
ハードウェアで、パルス幅データをデジタル的に読取る
パルス幅データ復調回路を提供することを、その目的と
する。
ハードウェアで、パルス幅データをデジタル的に読取る
パルス幅データ復調回路を提供することを、その目的と
する。
本発明は、
パルス幅変調されたパルスの立上りあるいは立下りエツ
ジで出力カウンタをクリヤし、次のエツジのさい出力カ
ウンタの値が最大値に満たない時は、出力カウンタを動
作させるクロックの周期を早＜シ、出力カウンタの値が
オーバーフローした時は出力カウンタを動作させるクロ
ックの周期を遅くし、 つねに出力カウンタの周期とパルス幅変調の周期を同一
にして、パルス幅変調されたパルスの立上りあるいは立
下りエツジで出力カウンタの値をラッチすることにより
、 パルス幅変調されたパルスの値を直ちにデジタル値で読
取る パルス幅データ復調回路である。
ジで出力カウンタをクリヤし、次のエツジのさい出力カ
ウンタの値が最大値に満たない時は、出力カウンタを動
作させるクロックの周期を早＜シ、出力カウンタの値が
オーバーフローした時は出力カウンタを動作させるクロ
ックの周期を遅くし、 つねに出力カウンタの周期とパルス幅変調の周期を同一
にして、パルス幅変調されたパルスの立上りあるいは立
下りエツジで出力カウンタの値をラッチすることにより
、 パルス幅変調されたパルスの値を直ちにデジタル値で読
取る パルス幅データ復調回路である。
デコーダ６のＩＮで信号あるいは「百で信号で出力カウ
ンタの周期をＰＷＭ周期と同じになるように調整してい
るので、正しいデジタル値でパルス幅が出力カウンタか
ら読取れる。
ンタの周期をＰＷＭ周期と同じになるように調整してい
るので、正しいデジタル値でパルス幅が出力カウンタか
ら読取れる。
本発明の一実施例における回路構成を表わすブロック図
を第１図に示す。
を第１図に示す。
先ず、その構成を述べる。
ＰＷＭ信号がシフトレジスタ１ （ＴＴＬＭＳＩ（以下
同じ）でつくられた８−ｂｉｔ ｐａｒａｌｌｅｌ−ｏ
ｕｔ ５ｅｒｉａｌ ５ｈ１ｆ’ｔ ｒｅｇｉｓｔｅｒ
）のＳ ｉ （ｓｅｒｉａｌｉｎｐｕｔ）端子へ加えら
れると、そのｃｌｏｃｋ端子へ与えられるクロック信号
により、第２図に表わす５ＴＡＲＴ信号ならびに丁〒信
号がナンド４ならびに５から出力する。ここに、■ は
供給電圧、ＯＣ ２，３はインバータであり、各素子の入出力端に示した
小さいＯ印はその端子へあるいは端子からの入力あるい
は出力の電圧位相を反転する手段であり、さらに５ＴＡ
ＲＴ信号、ＳＴ信号のように−を上に付した信号は負の
電圧の信号であることを示す。
同じ）でつくられた８−ｂｉｔ ｐａｒａｌｌｅｌ−ｏ
ｕｔ ５ｅｒｉａｌ ５ｈ１ｆ’ｔ ｒｅｇｉｓｔｅｒ
）のＳ ｉ （ｓｅｒｉａｌｉｎｐｕｔ）端子へ加えら
れると、そのｃｌｏｃｋ端子へ与えられるクロック信号
により、第２図に表わす５ＴＡＲＴ信号ならびに丁〒信
号がナンド４ならびに５から出力する。ここに、■ は
供給電圧、ＯＣ ２，３はインバータであり、各素子の入出力端に示した
小さいＯ印はその端子へあるいは端子からの入力あるい
は出力の電圧位相を反転する手段であり、さらに５ＴＡ
ＲＴ信号、ＳＴ信号のように−を上に付した信号は負の
電圧の信号であることを示す。
このようにして、ＰＷＭ信号のパルスは立上りで微分さ
れ、５ＴＡＲＴ信号となる。
れ、５ＴＡＲＴ信号となる。
１２は第１カウンタ（出力カウンタ）で、１６１ と１
６１ｂの２個のカウンタ（５ｙｎｃｈｒｏ−ｎ０ＵＳ
４−ｂｉｔ ｅｏｕｎｔｅｒ）により８ビツト構成をと
る。
６１ｂの２個のカウンタ（５ｙｎｃｈｒｏ−ｎ０ＵＳ
４−ｂｉｔ ｅｏｕｎｔｅｒ）により８ビツト構成をと
る。
ＣＫはｃｌｏｃｋ端子、ＲＣはｒｉｐｐｌｅ ｅａｒｒ
）’ ０ｕｔｐｕｔ端子、Ｐ、 Ｔはｅｎａｂｌｅ Ｐ
、ｅｎａｂｌｅ Ｔの端子、ＱＡ〜Ｑ、は出力端子であ
る。
）’ ０ｕｔｐｕｔ端子、Ｐ、 Ｔはｅｎａｂｌｅ Ｐ
、ｅｎａｂｌｅ Ｔの端子、ＱＡ〜Ｑ、は出力端子であ
る。
１３は第２ラッチ回路（ｏｃｔａｌ Ｄ−１ｙｐｅ ｔ
ｒａｎｓｐ−ａｒｅｎｔ １ａｔｃｈｅｓ ａｎｄ
ｅｄｇｅ−１ｒ１ｇｇｅｒｅｄ ｆ’１ｌｐ−ｆ’１ｏ
ｐｓ ）で、ＣＫはｃｌｏｃｋ端子、ＯＣはｏｕｔｐｕ
ｔ ｃｏｎｔｒｏｌ端子、１４はインバータを表わし、
ラッチ信号ＳＴでラッチされたパルス幅のデジタル値が
、読取信号ＣＥＲＤにより、８桁の２値数Ｄ７〜Ｄｏと
して外部へ読み出される。
ｒａｎｓｐ−ａｒｅｎｔ １ａｔｃｈｅｓ ａｎｄ
ｅｄｇｅ−１ｒ１ｇｇｅｒｅｄ ｆ’１ｌｐ−ｆ’１ｏ
ｐｓ ）で、ＣＫはｃｌｏｃｋ端子、ＯＣはｏｕｔｐｕ
ｔ ｃｏｎｔｒｏｌ端子、１４はインバータを表わし、
ラッチ信号ＳＴでラッチされたパルス幅のデジタル値が
、読取信号ＣＥＲＤにより、８桁の２値数Ｄ７〜Ｄｏと
して外部へ読み出される。
ところで、第１カウンター２で計数するＣＰパルスは以
下のようにして作成される。
下のようにして作成される。
カウンター６１５のＱＤ出力とＲＣ出力がデコーダ６
（ｄｅｃｏｄｅｒ）の５ｅｌｅｃｔ １ｎｐｕｔ端子Ｉ
ＡとＩＢに加わり、ナンド４からの５ＴＡＲＴ信号がｅ
ｎａｂｌｅ端子へ与えられるから、出力端ＩＹ０゜ＩＹ
ｌから丁Ｒで信号あるいは「百で信号がおのおの出力し
、これらは第２カウンタ７（可逆カウンタ）へ加えられ
る。
（ｄｅｃｏｄｅｒ）の５ｅｌｅｃｔ １ｎｐｕｔ端子Ｉ
ＡとＩＢに加わり、ナンド４からの５ＴＡＲＴ信号がｅ
ｎａｂｌｅ端子へ与えられるから、出力端ＩＹ０゜ＩＹ
ｌから丁Ｒで信号あるいは「百で信号がおのおの出力し
、これらは第２カウンタ７（可逆カウンタ）へ加えられ
る。
１９３ ．１９３５はそれぞれカウンタ（ｓｙｎ−ｃｈ
ｒｏｎｏｕｓ ４−ｂｉｔ ＵＰ／ＤＯＷＮ ｃｏｕ、
ｎｔｅｒ（ｄｕａｌ ｃｌｏｃｋｗＨｈ ｃｌｅａｒ）
）で、ＣＵはｃｏｕｎｔ ｕｐ端子、ＣＤはｃｏｕｎ
ｔ ｄｏｗｎ端子、Ｂはｂｏｒｒｏｗ ｏｕｔｐｕｔ端
子、Ｃはｃａｒｒｙ ｏｕｔｐｕｔ端子、ＱＡ−ＱＤは
各桁ビットの出力端子である。
ｒｏｎｏｕｓ ４−ｂｉｔ ＵＰ／ＤＯＷＮ ｃｏｕ、
ｎｔｅｒ（ｄｕａｌ ｃｌｏｃｋｗＨｈ ｃｌｅａｒ）
）で、ＣＵはｃｏｕｎｔ ｕｐ端子、ＣＤはｃｏｕｎ
ｔ ｄｏｗｎ端子、Ｂはｂｏｒｒｏｗ ｏｕｔｐｕｔ端
子、Ｃはｃａｒｒｙ ｏｕｔｐｕｔ端子、ＱＡ−ＱＤは
各桁ビットの出力端子である。
第２カウンタ７の出力は加算器８に与えられるが、これ
は２８３ 、 ２８３ｂ（４−ｂｉｔ ｂｉｎａｒｙ
ａ ｆｕｌｌ ａｄｄｅｒｓ ｗｉｔｈ ｃａｒｒｙ）によ
り構成された８桁全加算器であり、Σ 〜Σ は各桁出
力、Ｃ４は桁上げ出力である。
は２８３ 、 ２８３ｂ（４−ｂｉｔ ｂｉｎａｒｙ
ａ ｆｕｌｌ ａｄｄｅｒｓ ｗｉｔｈ ｃａｒｒｙ）によ
り構成された８桁全加算器であり、Σ 〜Σ は各桁出
力、Ｃ４は桁上げ出力である。
加算器８において第２カウンタ７出力と第１ラッチ回路
９の出力が各桁で全加算され、第１ラッチ回路９へ与え
られクロック（ＣＬ ＣＫ）ごとにラッチされるととも
に、その桁上げ出力Ｃ４はインバーター０を介してアン
ド（論理積回路）１１へ加え、クロック信号からＣＰ倍
信号導出し第１カウンター２へ与えるようにしである。
９の出力が各桁で全加算され、第１ラッチ回路９へ与え
られクロック（ＣＬ ＣＫ）ごとにラッチされるととも
に、その桁上げ出力Ｃ４はインバーター０を介してアン
ド（論理積回路）１１へ加え、クロック信号からＣＰ倍
信号導出し第１カウンター２へ与えるようにしである。
次に、その動作を説明する。
第１カウンター２はカウントアツプし、ＦＦＨになると
ＲＣをデコーダ６に出力し、００Ｈにもどるが、Ｆ Ｆ
ｎの時に５ＴＡＲＴ信号が来ても、カウント値と同期
しているので、００Ｈにつぎのクロックとなる。この時
は第１カウンター２の周期とＰＷＭの周期が合っており
、丁〒信号で第１カウンター２のカウンタ値をラッチ回
路１３でラッチすると、ＤＵＴＹ５０の時ｏｏ、、とな
り、Ｄ Ｕ Ｔ Ｙ ホぼＯで８０．、、ＤＵＴＹｌｉ
ぼ１００で７Ｆ１１となった値を、ＣＥＲＤの読取信号
でパルス幅デジタル出力り。−Ｄ７として読取ることが
できる。
ＲＣをデコーダ６に出力し、００Ｈにもどるが、Ｆ Ｆ
ｎの時に５ＴＡＲＴ信号が来ても、カウント値と同期
しているので、００Ｈにつぎのクロックとなる。この時
は第１カウンター２の周期とＰＷＭの周期が合っており
、丁〒信号で第１カウンター２のカウンタ値をラッチ回
路１３でラッチすると、ＤＵＴＹ５０の時ｏｏ、、とな
り、Ｄ Ｕ Ｔ Ｙ ホぼＯで８０．、、ＤＵＴＹｌｉ
ぼ１００で７Ｆ１１となった値を、ＣＥＲＤの読取信号
でパルス幅デジタル出力り。−Ｄ７として読取ることが
できる。
もしも、第１カウンタ１２のカウンタ周期とＰＷＭの周
期に差があると、第１カウンタ１２のＭ Ｂ Ｓ （＋
＋＋Ｏ８ｔ ５１ｇｎ１ｆ’１ｅａｎｔ ｂｌｔ）つま
りこの実施例では出力Ｑ、とＲＣで条件を作り、ＩＮＣ
。
期に差があると、第１カウンタ１２のＭ Ｂ Ｓ （＋
＋＋Ｏ８ｔ ５１ｇｎ１ｆ’１ｅａｎｔ ｂｌｔ）つま
りこの実施例では出力Ｑ、とＲＣで条件を作り、ＩＮＣ
。
ＤＥＣの信号を作る。
ここで、カウンタ周期が短いと第１カウンタ１２がオー
バーフローしているので、ＭＳＢはＯとなっており、Ｄ
ＥＣを出力し、逆にカウンタ周期が長いとＭＳＢは１で
ありＩＮＣを出力し、がつＲＣが絶っている時はどちら
も出力しない。
バーフローしているので、ＭＳＢはＯとなっており、Ｄ
ＥＣを出力し、逆にカウンタ周期が長いとＭＳＢは１で
ありＩＮＣを出力し、がつＲＣが絶っている時はどちら
も出力しない。
ＩＮＣ，ＤＥＣの信号は第２カウンタ７をアップカウン
ト、ダウンカウントする。
ト、ダウンカウントする。
第２カウンタ７の出力はＣＬＣＫで積分され、オーバー
フローＣ４がＣＰとなるので、第２カウンタ７の出力に
比例したパルスＣＰを第１カウンタ〕２に供給すること
になる。
フローＣ４がＣＰとなるので、第２カウンタ７の出力に
比例したパルスＣＰを第１カウンタ〕２に供給すること
になる。
したがって、第２カウンタ７の出力を０１ＣＬＣＫ周波
数をｆ、ＣＰの周波数をｆ２とすす ると すなわち、前の周期のＩＮＣ，ＤＥＣの信号で、ＰＷＭ
の周期は第１カウンター２の周期と同じように動作する
ので、ＰＷＭのデータはそのままパルス幅デジタル出力
Ｄ７〜Ｄｏとして読出せることとなる。
数をｆ、ＣＰの周波数をｆ２とすす ると すなわち、前の周期のＩＮＣ，ＤＥＣの信号で、ＰＷＭ
の周期は第１カウンター２の周期と同じように動作する
ので、ＰＷＭのデータはそのままパルス幅デジタル出力
Ｄ７〜Ｄｏとして読出せることとなる。
かくして本発明によれば、変調クロックと復調クロック
との周波数偏差による信号立上りのずれのジッタを軽減
して、ＰＷＭ信号がデジタル変換できるので、サーボ駆
動回路等における電流値をＣＴ （ｃｕｒｒａｎｔ ｔ
ｒａｎｓｆｏｒｍｅｒ）でＰＷＭ化して伝送し、これを
デジタル的に処理することが可能となり、パルス幅デー
タの復調回路の信頼性が著しく向上するという格段の効
果を奏し、ＣＰＵによるサーボ回路のデジタル制御をよ
り一層容易にできる。
との周波数偏差による信号立上りのずれのジッタを軽減
して、ＰＷＭ信号がデジタル変換できるので、サーボ駆
動回路等における電流値をＣＴ （ｃｕｒｒａｎｔ ｔ
ｒａｎｓｆｏｒｍｅｒ）でＰＷＭ化して伝送し、これを
デジタル的に処理することが可能となり、パルス幅デー
タの復調回路の信頼性が著しく向上するという格段の効
果を奏し、ＣＰＵによるサーボ回路のデジタル制御をよ
り一層容易にできる。
第１図は本発明の一実施例の回路構成を表わすブロック
図、第２図、第３図は波形説明図である。 １・・・・・・シフトレジスタ ２．３，１０．１４・・・インバータ ４．５・・・・・・ナンド ６・・・・・・デコーダ ７・・・・・・第２カウンタ（可逆カウンタ）８・・・
・・・加算器 ９・・・・・・第１ラッチ回路 １１・・・アンド １２・・・第１カウンタ（出力カウンタ）１３・・・第
２ラッチ回路。 出願人代理人 佐 藤 −雄
図、第２図、第３図は波形説明図である。 １・・・・・・シフトレジスタ ２．３，１０．１４・・・インバータ ４．５・・・・・・ナンド ６・・・・・・デコーダ ７・・・・・・第２カウンタ（可逆カウンタ）８・・・
・・・加算器 ９・・・・・・第１ラッチ回路 １１・・・アンド １２・・・第１カウンタ（出力カウンタ）１３・・・第
２ラッチ回路。 出願人代理人 佐 藤 −雄
Claims (1)
- 【特許請求の範囲】 １、パルス幅変調されたパルスの立上りあるいは立下り
エッジで出力カウンタをクリヤし、次のエッジのさい出
力カウンタの値が最大値に満たない時は、出力カウンタ
を動作させるクロックの周期を早くし、出力カウンタの
値がオーバーフローした時は出力カウンタを動作させる
クロックの周期を遅くし、 つねに出力カウンタの周期とパルス幅変調の周期を同一
にして、パルス幅変調されたパルスの立上りあるいは立
下りエッジで出力カウンタの値をラッチすることにより
、 パスル幅変調されたパルスの値を直ちにデジタル値で読
取る ことを特徴とするパルス幅復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28015387A JPH01122214A (ja) | 1987-11-05 | 1987-11-05 | パルス幅データ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28015387A JPH01122214A (ja) | 1987-11-05 | 1987-11-05 | パルス幅データ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01122214A true JPH01122214A (ja) | 1989-05-15 |
Family
ID=17621058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28015387A Pending JPH01122214A (ja) | 1987-11-05 | 1987-11-05 | パルス幅データ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01122214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610592A2 (en) * | 1993-01-14 | 1994-08-17 | Mitsubishi Denki Kabushiki Kaisha | Demodulation circuit of communication control system |
-
1987
- 1987-11-05 JP JP28015387A patent/JPH01122214A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610592A2 (en) * | 1993-01-14 | 1994-08-17 | Mitsubishi Denki Kabushiki Kaisha | Demodulation circuit of communication control system |
| EP0610592B1 (en) * | 1993-01-14 | 1998-10-14 | Mitsubishi Denki Kabushiki Kaisha | Demodulation circuit of communication control system |
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