KR19990042148A - 프레임 전송 제어기능을 갖는 이더넷 인터페이스 장치 - Google Patents

프레임 전송 제어기능을 갖는 이더넷 인터페이스 장치 Download PDF

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KR19990042148A
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Abstract

본 발명은 이더넷 인터페이스에 관한 것으로, 디코더는 재전송시도횟수를 디코드하여 로드신호와 카운트제어신호를 출력시키고, 레퍼런스카운터는 카운트제어신호에 따라 클럭을 카운트하여 출력시키고, 재전송비교기는 재전송시도횟수가 카운트된 클럭값과 같은지를 비교하고, 백오프비교기는 백오프상한값이 카운트된 클럭값과 같은지를 비교하고, 연산제어기는 재전송비교기 또는 백오프비교기의 결과에 따라 연산제어신호를 출력하고, 연산기는 연산제어신호에 따라 백오프연산을 수행하고, 슬롯카운터는 슬롯을 카운트하고, 슬롯비교기는 카운트된 슬롯의 개수와 백오프연산값을 비교하여 백오프클럭을 제어한다. 이와 같이 구성된 본 발명에 의하면, 재전송시도횟수에 따라 백오프연산을 수행할 수 있고, 백오프연산값과 슬롯값에 의해 프레임을 전송시키는 타임을 제어하도록 백오프클럭을 출력시킬 수 있다.

Description

프레임 전송 제어기능을 갖는 이더넷 인터페이스 장치(Ethernet Interface Apparatus With a Frame Transmission Control Function)
본 발명은 이더넷 인터페이스장치에 관한 것으로, 좀 더 구체적으로는 IEEE 802.3의 CSMA/CD에 있어서 최대 백오프 지연에 의한 프레임 전송에 관한 것이다.
현재 광범위하게 사용되고 있는 LAN(Local Area Network)에서의 통신 프로토콜(Protocol)인 CSMA/CD(Carrier Sense Multiple Access With Coolision Detection)에 있어서, 프레임의 전송시 송출 라인의 충돌인 캐리어센스(Carrier Sense)가 감지되면 임의로 불규직하게 정해진 일정 시간을 경과한 후, 재전송을 시도하게 된다.
이와 같이 랜덤(Random)하게 정해지는 시간을 이른바 백오프시간(Backoff Time)이라 정의한다.
상기 백오프시간은 다음과 같이 표현할 수 있다.
0 ≤ n < Attempt_limit (n: Attempt 횟수 = 재전송 시도 횟수)
K = min (n, backoff_limit)
0 ≤ Random Value (N) ≤ 2K
backoff_delay = slot_time X N
여기서 재전송 시도 횟수인 n은 권고안에 정의된 최대 재전송시도횟수(Attempt_limit)가 "16"이므로, "15번"의 재전송 시도가 가능하며, 변수 K는 재전송 시도 횟수 n과 권고안에 정의된 백오프상한값(backoff_limit)인 "10"중 작은 쪽의 값을 갖는다. N은 상기 범위내의 랜덤한 값을 갖게 되며, 최대 지연 시간을 갖는 경우 K는 다음과 같이 표현된다.
n ≤ 10일 경우는 K = n
11 ≤ n ≤ 15일 경우는 K = 10
또한 슬롯시간(Slot_time)은 권고안에 정의된 64바이트(512비트)이므로, 10Mbps의 전송속도(1bit 전송속도 = 100ns)를 갖는다면, 최대 지연시간은
backoff_delay = 51.2ms × 2K로 나타낼 수 있다.
따라서, 본 발명은 IEEE 802.3의 권고안에 따른 것으로, 재전송 시도 횟수에 따라 최대 지연시간을 갖는 백오프지연시간을 계산하고, 재전송을 제어하도록 백오프클럭을 발생시키는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치를 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치를 도시한 도면;
도 2는 도 1에 도시된 디코더를 상세히 도시한 회로도;
도 3은 도 1에 도시된 연산제어기를 상세히 도시한 회로도;
도 4는 도 1에 도시된 연산기를 상세히 도시한 회로도;
도 5는 본 발명의 실시예에 따른 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치에서 재전송시도횟수가 11회일 때의 백오프클럭의 최대 지연동작을 나타낸 타이밍챠트;
도 6는 본 발명의 실시예에 따른 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치에서 재전송시도회수가 3회일 때의 백오프클럭의 최대 지연동작을 나타낸 타이밍챠트;
<도면의 주요 부분에 대한 부호의 설명>
110 : 디코더 120 : 레퍼런스카운터
130 : 재전송비교기 140 : 백오프비교기
150 : 연산제어기 160 : 연산기
180 : 슬롯비교기 190 : 백오프상한설정부
210 : 슬롯카운터
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치는 재전송시도횟수가 0보다 크고 10이하일 경우에는 시도횟수를 로드시키도록 제1 로드신호를 이네이블시키고, 재전송시도횟수가 10보다 클 경우에는 백오프상한값을 로드시키도록 제2 로드신호를 이네이블시키고, 재전송시도횟수가 0과 같을 경우에는 제1 및 제2 로드신호를 디스에이블시키고, 재전송시도횟수가 0이 아니고 시도개시신호가 이네이블되면 카운트제어신호를 이네이블시키고, 제3 일치신호가 이네이블되면 카운트제어신호를 디스에이블시키는 디코더와; 카운트제어신호가 이네이블된 동안 클럭을 카운트하여 출력시키는 레퍼런스카운터와; 상기 디코더의 제1 로드신호에 의해 이네이블되고, 재전송시도횟수와 상기 레퍼런스카운터의 카운트값이 같게 되면 제1 일치신호를 이네이블시키는 재전송비교기와; 백오프상한값을 출력시키는 백오프상한설정부와; 상기 디코더의 제2 로드신호에 의해 이네이블되고, 백오프상한값과 상기 레퍼런스카운터의 카운트값이 같게 되면 제2 일치신호를 이네이블시키는 백오프비교기와; 시도개시신호가 이네이블이면 연산제어신호를 이네이블시키고, 재전송비교기의 제1 일치신호 또는 백오프비교기의 제2 일치신호가 이네이블이면 연산제어신호를 디스에이블시키고, 제1 또는 제2 일치신호가 이네이블이면 제3 일치신호를 이네이블시키는 연산제어기와; 연산제어신호가 이네이블되고, 클럭이 발생될 때 마다 2K값을 출력시키는 연산기와; 슬롯클럭을 카운트하여 슬롯카운트값을 출력시키는 슬롯카운터와; 슬롯클럭에 따라 이네이블되고, 슬롯카운트값이 상기 연산기의 연산값과 같게 되면 백오프클럭을 이네이블시키는 슬롯비교기를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 재전송시도횟수는 4비트 데이터로 구성된다.
이 특징의 바람직한 실시예에 있어서, 상기 레퍼런스카운터는 4비트 16진 카운터를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 재전송비교기는 4비트 비교기이다.
이 특징의 바람직한 실시예에 있어서, 상기 백오프비교기는 4비트 비교기이다.
이 특징의 바람직한 실시예에 있어서, 상기 백오프상한설정부는 1010hex로 설정된다.
이 특징의 바람직한 실시예에 있어서, 상기 연산기는 10비트 쉬프터이다.
이 특징의 바람직한 실시예에 있어서, 상기 슬롯카운터는 1024진 카운터이다.
이 특징의 바람직한 실시예에 있어서, 상기 슬롯비교기는 10비트 비교기이다.
이 특징의 바람직한 실시예에 있어서, 상기 디코더는 J입력단으로 시도개시신호가 입력되고, 클럭입력단으로 클럭이 입력되고, K입력단으로 제3 일치신호가 입력되는 JK플립플롭과; 재전송시도횟수의 각 비트를 논리합하는 오어게이트와; 상기 JK플립플롭의 출력과 오어게이트의 출력을 논리곱시켜 카운트제어신호로 출력시키는 앤드게이트와; 재전송시도횟수의 반전된 두 번째 비트와, 반전된 세 번째 비트와, 비반전된 최상위비트를 논리곱한 후 반전시켜 출력하는 제1 낸드게이트와; 재전송시도횟수의 반전된 최하위 비트와, 비반전된 두 번째 비트와, 반전된 세 번째 비트와, 비반전된 최상위비트를 논리곱하고 반전시켜 출력하는 제2 낸드게이트와; 상기 제2 낸드게이트의 출력과, 제1 낸드게이트의 출력과, 재전송시도횟수의 비반전된 최상위비트를 논리곱하고 반전시켜 제1 로드신호로 출력하는 제3 낸드게이트와; 상기 오어게이트의 반전된 출력과, 상기 제3 낸드게이트의 출력을 논리합하고 반전시켜 제2 로드신호로 출력하는 노어게이트를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 연산제어기는 D입력단으로 시도개시신호가 입력되고, 클럭입력단으로 클럭이 입력되고, 리셋입력단으로 리셋신호가 입력되는 D플립플롭과; 재전송비교기로 부터의 제1 일치신호와 백오프비교기로 부터의 제2 일치신호를 논리합하고, 제3 일치신호를 출력시키는 오어게이트와; J입력단은 상기 D플립플롭의 출력이 입력되고, 클럭입력단은 클럭이 입력되고, K입력단은 오어게이트의 출력이 입력되고, 리셋입력단은 리셋신호가 입력되고, 연산제어신호를 출력시키는 JK플립플롭을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 연산기는 J입력단으로 연산제어신호가 입력되고, 클럭입력단으로 클럭신호가 입력되고, K입력단으로 시도개시신호가 입력되고, 리셋입력단은 리셋신호가 입력되는 JK플립플롭과; 상기 JK플립플롭의 출력이 디스에이블되면 하이레벨을 출력시키고, 이네이블되면 로우레벨을 출력시키는 멀티플렉서와; 연산제어신호에 의해 이네이블되고, 상기 멀티플렉서로부터 입력된 데이터를 랫치시키는 제1 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제1 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제2 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제2 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제3 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제3 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제4 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제4 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제5 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제5 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제6 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제6 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제7 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제7 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제8 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제8 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제9 시프트레지스터와; 연산제어신호에 의해 이네이블되고, 상기 제9 시프트레지스터로 부터 입력된 데이터를 저장시킨 후 다음 클럭에서 출력시키는 제10 시프트레지스터를 포함한다.
본 발명은 이더넷 인터페이스에 관한 것으로, 디코더는 재전송시도횟수를 디코드하여 로드신호와 카운트제어신호를 출력시키고, 레퍼런스카운터는 카운트제어신호에 따라 클럭을 카운트하여 출력시키고, 재전송비교기는 재전송시도횟수가 카운트된 클럭값과 같은지를 비교하고, 백오프비교기는 백오프상한값이 카운트된 클럭값과 같은지를 비교하고, 연산제어기는 재전송비교기 또는 백오프비교기의 결과에 따라 연산제어신호를 출력하고, 연산기는 연산제어신호에 따라 백오프연산을 수행하고, 슬롯카운터는 슬롯을 카운트하고, 슬롯비교기는 카운트된 슬롯의 개수와 백오프연산값을 비교하여 백오프클럭을 제어한다. 이와 같이 구성된 본 발명에 의하면, 재전송시도횟수에 따라 백오프연산을 수행할 수 있고, 백오프연산값과 슬롯값에 의해 프레임을 전송시키는 타임을 제어하도록 백오프클럭을 출력시킬 수 있다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1을 참조하면, 본 발명의 신규한 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치는 디코더, 레퍼런스카운터, 재전송비교기, 백오프상한설정부, 백오프비교기, 연산제어기, 연산기, 슬롯카운터, 슬롯비교기를 구비한다. 도면에서, 참조부호 Cur_Attempt는 시도개시신호, Pclk은 클럭, Resetb는 리셋, Attempt는 재전송시도횟수, Slot_Time은 슬롯클럭, BackOff_Time은 백오프클럭을 각각 나타낸다. 여기서 시도개시신호(Cur_Attempt)는 프레임의 송신이 시도되면 발생된다. 그리고 재전송시도횟수(Attempt)는 현재까지 시도된 송신횟수를 나타내는 것으로, 4비트 16진수로 구성된다. 또한, 슬롯클럭(Slot_Time)은 1슬롯(예컨대 10Mbps일 경우 51.2ms)동안 발생된다.
먼저, 도면에 도시된 바와 같이, 디코더(110)는 시도개시신호와, 재전송시도횟수, 클럭, 리셋, 일치신호(Same)가 입력되고, 카운트제어신호(Cnt_En), 제1 로드신호(Load_Attempt), 제2 로드신호(Load_MaxB)가 출력된다.
이와 같은 디코더(110)는 현재까지 시도된 프레임 재전송 횟수의 누적 결과(Attempt)를 디코딩하여, 재전송 시도 횟수(예컨대 n)를 백오프연산에 사용할 것인지 아니면 백오프상한값을 사용할 것인지 판단하여 로드신호를 선택적으로 출력시킨다. 여기서 백오프상한값은 백오프상한설정부(190)에 설정된 값으로서 예컨대 10dec(십진값)이 설정되어 있다.
여기서 디코더(110)는 재전송시도회수(Attempt)가 0보다 크고 10이하일 경우에는 재전송시도횟수를 로드시키도록 로드신호 Load_Attempt를 이네이블시킨다. 한편, 재전송시도횟수가 10보다 클 경우에는 백오프상한값을 로드시키도록 로드신호 Load_MaxB를 이네이블시킨다. 또한, 재전송시도회수(Attempt)가 0일 경우에는 상기 2개의 로드신호(Load_Attempt, Load_MaxB)를 모두 디스에이블시킨다. 여기서 이네이블신호는 하이레벨, 디스에이블신호는 로우레벨의 논리신호를 사용한다.
그리고 상기 디코더(110)는 재전송시도횟수(Attempt)와 비교되는 클럭 카운트값을 출력시키는 레퍼런스카운터(120)의 동작을 제어하도록 카운트제어신호(Cnt_En)를 출력시킨다. 이와 같이 디코더(110)로부터 출력되는 카운트제어신호(Cnt_En)는 시도개시신호(Cur_Attempt)가 이네이블될 때 이네이블되고, 연산제어기(150)로 부터의 일치신호(Same)가 이네이블될 때 디스에이블된다.
도 2는 상기 디코더(110)를 상세히 도시한 도면이다.
도면에 도시된 바와 같이, JK플립플롭(111)의 J입력단은 시도개시신호(Cur_Attempt)가, 클럭입력단(CK)은 클럭(Pclk), K입력단은 연산제어기(150)로부터 일치신호(Same)가 입력된다. 그러므로 JK플립플롭(111)은 시도개시신호(Cur_Attempt)가 이네이블되면 출력(Q)을 이네이블시키고, 일치신호(Same)가 이네이블되면 출력(Q)을 디스에이블시킨다.
한편, 오아게이트(112)는 재전송시도횟수(Attempt)의 모든 비트를 논리합하여 출력한다. 그러므로 재전송시도횟수(Attempt)가 0보다 크면, 오아게이트(112)는 출력을 이네이블시킨다. 따라서 앤드게이트(115)는 상기 JK플립플롭(111)과 오아게이트(112)의 출력이 모두 이네이블되면, 카운트제어신호(Cnt_En)를 이네이블시켜 출력한다.
로드신호 Load_Attempt는 재전송시도횟수(Attempt)의 4개의 인버터와 3개의 낸드게이트(113, 114, 116)로 부터 출력된다. 낸드게이트 113은 재전송시도횟수(Attempt)의 두 번째 비트<1>의 반전된 신호, 세 번째 비트<2>의 반전된 신호, 최상위비트 <3>를 논리곱한 후 반전시켜 출력한다. 또한, 낸드게이트 114는 재전송시도횟수(Attempt)의 최하위 비트<0>의 반전된 신호, 비반전된 두 번째 비트<1>, 세 번째 비트<2>의 반전된 신호, 최상위 비트<3>를 논리곱한 후 반전시켜 출력한다. 그러면, 낸드게이트(116)는 상기 낸드게이트 113의 출력과, 낸드게이트 114의 출력과, 재전송시도횟수(Attempt)의 최상위 비트<3>를 논리곱한 후 반전시켜 출력한다. 이와 같이 낸드게이트 116으로부터 출력된 신호는 로드신호 Load_Attempt가 된다.
마지막으로, 로드신호 Load_MaxB는 노어게이트 117로부터 출력된다. 노어게이트 117는 상기 오아게이트(112)의 반전된 신호와 상기 낸드게이트 116의 출력신호를 논리합한 후 반전시켜 출력한다.
다시 도 1을 참조하면, 레퍼런스카운터(120)는 상기 디코더(110)로 부터의 카운트제어신호(Cnt_En)가 이네이블되면 클럭(Pclk)을 카운트하여 출력시킨다. 그리고 레퍼런스카운터(120)는 상기 카운트제어신호(Cnt_En)가 디스에이블되면 카운트동작을 종료시킨다. 레퍼런스카운터(120)로부터 출력된 클럭 카운트값은 재전송비교기(130)와 백오프비교기(140)로 각각 입력된다. 상기 레퍼런스카운터(120)는 4비트 카운터로서 0hex부터 Fhex까지의 카운트값을 출력시킨다.
도면에서 재전송비교기(130)는 재전송시도횟수(Attempt)를 백오프연산에 사용할 때 동작되고, 백오프비교기(140)는 백오프상한값(MaxBackOff)을 백오프연산에 사용할 때 동작된다.
즉, 재전송비교기(130)는 디코더(110)로 부터의 로드신호 Load_Attempt에 따라 이네이블되고, 레퍼런스카운터(120)로부터 입력되는 카운트값이 재전송시도횟수(Attempt)와 같아질 때 일치신호(Same)를 이네이블시킨다. 한편, 백오프비교기(140)는 디코더(110)로 부터의 로드신호 Load_MaxB에 따라 이네이블되고, 레퍼런스카운터(120)로부터 입력되는 카운트값이 백오프상한값(MaxBackOff)과 같아질 때 일치신호(Same)를 이네이블시킨다. 여기서 재전송비교기(130)와 백오프비교기(140)는 4비트 비교기로 구성된다.
연산제어기(150)는 시도개시신호(Cur_Attempt)가 이네이블이면 백오프연산이 수행되도록 연산제어신호(Shift_En)를 이네이블시키고, 재전송비교기(130)로 부터의 일치신호 또는 백오프비교기(140)로 부터의 일치신호가 이네이블이면 백오프연산이 종료되도록 연산제어신호(Shift_En)를 디스에이블시킨다. 또한, 연산제어기(150)는 상기 재전송비교기(130)로 부터의 일치신호 또는 백오프비교기(140)로 부터의 일치신호가 이네이블되면, 상기 디코더(110)측으로 출력되는 일치신호를 이네이블시킨다.
도 3은 상기 연산제어기(150)를 구체적으로 도시한 도면이다.
도면에 도시된 바와 같이, 연산제어기(150)는 D플립플롭(151)과, 오아게이트(153) 및, JK플립플롭(152)으로 구성된다.
상기 D플립플롭(151)은 시도개시신호(Cur_Attempt)를 랫치시켜 출력한다. 그러면, JK플립플롭(152)은 상기 D플립플롭(151)으로부터 입력된 신호에 따라 출력을 이네이블시킨다. 상기 JK플립플롭(152)의 K입력단은 재전송비교기(130)로 부터의 일치신호와 백오프비교기(140)로 부터의 일치신호가 오아게이트(153)에 의해 논리합되어 입력된다. 그러므로 JK플립플롭(152)은 K입력단의 신호가 이네이블되면, 출력(Q)을 디스에이블시킨다. 상기 오아게이트(153)의 출력은 연산제어기(150)의 일치신호(Same)로서 출력된다.
다시 도 1을 참조하면, 연산기(160)는 쉬프터를 통해 백오프연산을 수행한다. 즉, 연산기(160)는 연산제어기(150)로 부터의 연산제어신호(Shift_En)가 이네이블되면, 클럭(Pclk)에 따라 1비트 데이터를 최하위비트로부터 최상위 비트까지 쉬프트시킨다. 그러므로 클럭수가 예컨대 K라고 하면, 연산기(160)로부터 출력되는 백오프연산값(BackOff_Val)은 2K가 된다. 연산기(160)의 연산동작은 연산제어기(150)로 부터의 연산제어신호(Shift_En)가 디스에이블되면 멈추게 된다. 이와 같이 연산기(160)로부터 출력된 10비트의 백오프연산값을 데이터로 슬롯비교기(180)로 입력된다.
도 4는 상기 연산기(160)를 구체적으로 도시한 도면이다.
도면에 도시된 바와 같이, JK플립플롭(161)의 J입력단은 연산제어기(150)로부터 연산제어신호(Shift)가 입력되고, K입력단은 시도개시신호(Cur_Attempt)가 입력된다. 그리고 JK플립플롭의 출력(Q)은 멀티플렉서(162)의 제어신호입력단(S)로 인가된다.
먼저 재시도가 개시되어 시도개시신호(Cur_Attemp)가 이네이블되면, JK플립플롭(161)은 출력(Q)을 디스에이블시킨다. 그러면, 멀티플렉서(162)는 입력단 D0의 신호를 출력시킨다. 따라서, 멀티플렉서(162)로 부터의 하이레벨이 시프트레지스터(163)의 데이터입력단(D)으로 인가된다. 스프트레지스터 163은 데이터 1을 기억하게 되고, 상기 시프트레지스터(163)에 기억된 데이터 1은 다음단의 시프트레지스터(164)로 인가됨과 동시에 연산값(BackOff_Val)으로서 출력된다. 즉, 연산값(BackOff_Val)은 000000001hex가 된다.
다음클럭에서는 시프트레지스터 163은 로우레벨을 출력시키고, 시프트레지스터 164는 하이레벨을 출력시킨다. 이와 같이 클럭(Pclk)이 발생될 때마다 1비트의 데이터는 상위 비트의 시프트레지스터를 통해 시프트된다. 그리고 이와 같은 시프트동작은 연산제어신호가 이네이블된 동안만 이루어진다. 따라서 상기 연산기(160)는 클럭이 발생될 때 마다 000000001hex로부터 100000000hex까지에 해당되는 2K의 연산을 수행한다.
다시 도 1을 참조하면, 도면에서 슬롯카운터(210)는 1슬롯마다 발생되는 슬롯클럭(Slot_Time)을 카운트하여 출력시킨다.
그러면, 슬롯비교기(180)는 슬롯카운터(210)로 부터의 슬롯 카운트값이 상기 연산기(160)로 부터의 연산값과 같게 되면, 프레임 송신을 재시도 하도록 백오프클럭(BackOff_Time)을 출력시킨다.
도 5는 본 발명의 실시예에 따른 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치에서 재전송시도횟수가 11회일 때의 백오프클럭의 최대 지연동작을 나타낸 타이밍챠트이다.
도면에 도시된 바와 같이, 재전송시도횟수(Attempt[3:0])는 11dec의 값을 나타낸다. 그러면, 백오프상한값 10dec이 백오프연산에 적용되어 백오프연산값(BackOff_Val[9:0])은 1024가 된다. 따라서, 슬롯카운트값(Cnt[9:0])이 1024가 된 후의 클럭(Pclk)의 리딩엣지에서 백오프클럭(BackOff_Time)이 1클럭펄스만큼 하이레벨로 출력된다.
도 6는 본 발명의 실시예에 따른 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치에서 재전송시도회수가 3회일 때의 백오프클럭의 최대 지연동작을 나타낸 타이밍챠트이다.
도면에 도시된 바와 같이, 재전송시도횟수(Attempt[3:0])는 3dec의 값을 나타낸다. 임의의 시점에서 시도개시신호(Cur_Attempt)가 1클럭펄스만큼 하이레벨로 입력되면, 시도개시신호가 종료된 다음 클럭의 리딩엣지에서 3클럭펄스만큼 연산제어신호(Shift_En)는 하이레벨이 된다. 상기 연산제어신호(Shift_En)가 로우레벨이 되면, 백오프연산값(BackOff_Val[9:0])은 8dec을 출력시킨다. 이때, 슬롯카운트값(Cnt)은 연산제어신호(Shift_En)의 3번째 클럭일 때 1dec를 출력시킨다. 이와 같이 하여 슬롯카운트값이 8까지 출력된 후의 클럭(Pclk)의 리딩엣지에서 백오프클럭(BackOff_Time)이 1클럭펄스만큼 하이레벨로 출력된다.
본 발명은 IEEE 802.3의 권고안에 따른 이더넷 인터페이스에 관한 것으로, 재전송 시도 횟수에 따른 최대 지연시간을 갖는 백오프지연시간을 계산하고, 재전송을 제어하도록 백오프클럭을 발생시킨다.

Claims (12)

  1. 시도개시신호(Cur_Attempt), 클럭(Pclk), 리셋(Resetb), 재전송시도횟수(Attempt), 슬롯클럭(Slot_Time)에 따라 백오프클럭(BackOff_Time)을 제어하는 이더넷 인터페이스장치에 있어서:
    재전송시도횟수(Attempt)가 0보다 크고 10이하일 경우에는 시도횟수를 로드시키도록 제1 로드신호(Load_Attempt)를 이네이블시키고, 재전송시도횟수(Attempt)가 10보다 클 경우에는 백오프상한값을 로드시키도록 제2 로드신호(Load_MaxB)를 이네이블시키고, 재전송시도횟수(Attempt)가 0과 같을 경우에는 제1 및 제2 로드신호를 디스에이블시키고, 재전송시도횟수(Attempt)가 0이 아니고 시도개시신호(Cur_Attempt)가 이네이블되면 카운트제어신호(Cnt_En)를 이네이블시키고, 제3 일치신호(Same)가 이네이블되면 카운트제어신호(Cnt_En)를 디스에이블시키는 디코더(110)와;
    카운트제어신호(Cnt_En)가 이네이블된 동안 클럭(Pclk)을 카운트하여 출력시키는 레퍼런스카운터(120)와;
    상기 디코더(110)의 제1 로드신호(Load_Attempt)에 의해 이네이블되고, 재전송시도횟수(Attempt)와 상기 레퍼런스카운터(120)의 카운트값(Cnt)이 같게 되면 제1 일치신호(Same)를 이네이블시키는 재전송비교기(130)와;
    백오프상한값(MaxBackOff)을 출력시키는 백오프상한설정부(190)와;
    상기 디코더(110)의 제2 로드신호(Load_MaxB)에 의해 이네이블되고, 백오프상한값(MaxBackOff)과 상기 레퍼런스카운터(120)의 카운트값(Cnt)이 같게 되면 제2 일치신호(Same)를 이네이블시키는 백오프비교기(140)와;
    시도개시신호(Cur_Attempt)가 이네이블이면 연산제어신호(Shift_En)를 이네이블시키고, 재전송비교기(130)의 제1 일치신호(Same) 또는 백오프비교기(140)의 제2 일치신호(Same)가 이네이블이면 연산제어신호(Shift_En)를 디스에이블시키고, 제1 또는 제2 일치신호(Same)가 이네이블이면 제3 일치신호(Same)를 이네이블시키는 연산제어기(150)와;
    연산제어신호(Shift_En)가 이네이블되고, 클럭(Pclk)이 발생될 때 마다 2K값(BackOff_Val, K는 클럭수)을 출력시키는 연산기(160)와;
    슬롯클럭(Slot_Time)을 카운트하여 슬롯카운트값(Cnt)을 출력시키는 슬롯카운터(210)와;
    슬롯클럭(Slot_Time)에 따라 이네이블되고, 슬롯카운트값(Cnt)이 상기 연산기(160)의 연산값(BackOff_Val)과 같게 되면 백오프클럭(BackOff_Time)을 이네이블시키는 슬롯비교기(180)를 구비하여 구성된 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  2. 제 1 항에 있어서,
    상기 재전송시도횟수(Attempt)는 4비트 데이터로 구성된 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  3. 제 1 항에 있어서,
    상기 레퍼런스카운터(120)는 4비트 16진 카운터인 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  4. 제 1 항에 있어서,
    상기 재전송비교기(130)는 4비트 비교기인 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  5. 제 1 항에 있어서,
    상기 백오프비교기(140)는 4비트 비교기인 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  6. 제 1 항에 있어서,
    상기 백오프상한설정부(190)는 1010hex로 설정된 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  7. 제 1 항에 있어서,
    상기 연산기(160)는 10비트 쉬프터인 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  8. 제 1 항에 있어서,
    상기 슬롯카운터(210)는 1024진 카운터인 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  9. 제 1 항에 있어서,
    상기 슬롯비교기는 10비트 비교기인 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  10. 제 1 항에 있어서,
    상기 디코더(110)는 J입력단으로 시도개시신호(Cur_Attempt)가 입력되고, 클럭입력단(CK)으로 클럭(Pclk)이 입력되고, K입력단으로 제3 일치신호(Same)가 입력되는 JK플립플롭(111)과;
    재전송시도횟수(Attempt)의 각 비트를 논리합하는 오어게이트(112)와;
    상기 JK플립플롭(111)의 출력과 오어게이트(112)의 출력을 논리곱시켜 카운트제어신호(Cnt_En)로 출력시키는 앤드게이트(115)와;
    재전송시도횟수(Attempt)의 반전된 두 번째 비트와, 반전된 세 번째 비트와, 비반전된 최상위비트를 논리곱한 후 반전시켜 출력하는 제1 낸드게이트(113)와;
    재전송시도횟수(Attempt)의 반전된 최하위 비트와, 비반전된 두 번째 비트와, 반전된 세 번째 비트와, 비반전된 최상위비트를 논리곱하고 반전시켜 출력하는 제2 낸드게이트(114)와;
    상기 제2 낸드게이트(114)의 출력과, 제1 낸드게이트(113)의 출력과, 재전송시도횟수(Attempt)의 비반전된 최상위비트를 논리곱하고 반전시켜 제1 로드신호(Load_Attempt)로 출력하는 제3 낸드게이트(116)와;
    상기 오어게이트(112)의 반전된 출력과, 상기 제3 낸드게이트의 출력을 논리합하고 반전시켜 제2 로드신호(Load_MaxB)로 출력하는 노어게이트(117)를 구비하여 구성된 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  11. 제 1 항에 있어서,
    상기 연산제어기(150)는 D입력단(D)으로 시도개시신호(Cur_Attempt)가 입력되고, 클럭입력단(CK)으로 클럭(Pclk)이 입력되고, 리셋입력단(RN)으로 리셋신호(Resetb)가 입력되는 D플립플롭(151)과;
    재전송비교기(130)로 부터의 제1 일치신호와 백오프비교기(140)로 부터의 제2 일치신호를 논리합하고, 제3 일치신호(Same)를 출력시키는 오어게이트(153)와;
    J입력단(J)은 상기 D플립플롭(151)의 출력이 입력되고, 클럭입력단(CK)은 클럭(Pclk)이 입력되고, K입력단(K)은 오어게이트(153)의 출력이 입력되고, 리셋입력단(RN)은 리셋신호(Resetb)가 입력되고, 연산제어신호(Shift_En)를 출력시키는 JK플립플롭(152)을 구비하여 구성된 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
  12. 제 1 항에 있어서,
    상기 연산기(160)는 J입력단(J)으로 연산제어신호(Shift_En)가 입력되고, 클럭입력단(CK)으로 클럭신호(Pclk)가 입력되고, K입력단(K)으로 시도개시신호(Cur_Attempt)가 입력되고, 리셋입력단(RN)은 리셋신호가 입력되는 JK플립플롭(161)과;
    상기 JK플립플롭(161)의 출력이 디스에이블되면 하이레벨을 출력시키고, 이네이블되면 로우레벨을 출력시키는 멀티플렉서(162)와;
    연산제어신호에 의해 이네이블되고, 상기 멀티플렉서(162)로부터 입력된 데이터를 랫치시키는 제1 시프트레지스터(163)와;
    연산제어신호에 의해 이네이블되고, 상기 제1 시프트레지스터(163)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제2 시프트레지스터(164)와;
    연산제어신호에 의해 이네이블되고, 상기 제2 시프트레지스터(164)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제3 시프트레지스터(165)와;
    연산제어신호에 의해 이네이블되고, 상기 제3 시프트레지스터(165)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제4 시프트레지스터(166)와;
    연산제어신호에 의해 이네이블되고, 상기 제4 시프트레지스터(166)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제5 시프트레지스터(167)와;
    연산제어신호에 의해 이네이블되고, 상기 제5 시프트레지스터(167)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제6 시프트레지스터(168)와;
    연산제어신호에 의해 이네이블되고, 상기 제6 시프트레지스터(168)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제7 시프트레지스터(169)와;
    연산제어신호에 의해 이네이블되고, 상기 제7 시프트레지스터(169)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제8 시프트레지스터(170)와;
    연산제어신호에 의해 이네이블되고, 상기 제8 시프트레지스터(170)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제9 시프트레지스터(171)와;
    연산제어신호에 의해 이네이블되고, 상기 제9 시프트레지스터(171)로 부터 입력된 데이터를 저장시킨 후 다음 클럭(Pclk)에서 출력시키는 제10 시프트레지스터(172)를 구비하여 구성된 것을 특징으로 하는 프레임 전송 제어기능을 갖는 이더넷 인터페이스장치.
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