JPH11177413A - 少数部で除算された発振器周波数に同等な周波数を有するクロック信号を生成する方法及び装置 - Google Patents
少数部で除算された発振器周波数に同等な周波数を有するクロック信号を生成する方法及び装置Info
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- JPH11177413A JPH11177413A JP10175257A JP17525798A JPH11177413A JP H11177413 A JPH11177413 A JP H11177413A JP 10175257 A JP10175257 A JP 10175257A JP 17525798 A JP17525798 A JP 17525798A JP H11177413 A JPH11177413 A JP H11177413A
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- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 標準的な発振器の周波数の分数値を有する周
波数のパルスを発生させることができる方法及び装置を
提供する。 【解決手段】 第１の複数の状態を繰り返し増分するこ
とができる第１の計数要素、及び第２の数の状態を有
し、第２の出力ビットを発生し、且つ、第２の数の状態
を繰り返し増分する第２の計数要素を有する装置を使用
する。第１の計数要素は、第２の計数要素の第２の出力
ビットに応答し、第２の計数要素のリセット信号入力
は、第１の複数の出力ビットのうちの少なくとも１つの
出力ビットに応答し、それによって第２の計数要素が、
発振器信号がアサートされ、且つ、第２の計数要素が第
２の複数の状態の各状態を計数したときか、または発振
器信号がアサートされ、且つ、リセット信号入力がアサ
ートされ、且つ、第２の計数要素が第２の複数の状態の
うちの事前選択された数の状態を増分したときに初期状
態に戻る。
波数のパルスを発生させることができる方法及び装置を
提供する。 【解決手段】 第１の複数の状態を繰り返し増分するこ
とができる第１の計数要素、及び第２の数の状態を有
し、第２の出力ビットを発生し、且つ、第２の数の状態
を繰り返し増分する第２の計数要素を有する装置を使用
する。第１の計数要素は、第２の計数要素の第２の出力
ビットに応答し、第２の計数要素のリセット信号入力
は、第１の複数の出力ビットのうちの少なくとも１つの
出力ビットに応答し、それによって第２の計数要素が、
発振器信号がアサートされ、且つ、第２の計数要素が第
２の複数の状態の各状態を計数したときか、または発振
器信号がアサートされ、且つ、リセット信号入力がアサ
ートされ、且つ、第２の計数要素が第２の複数の状態の
うちの事前選択された数の状態を増分したときに初期状
態に戻る。
Description
【０００１】
【発明の属する技術分野】本発明は、電子クロック回路
に関し、更に詳細には、分数によって除算された発振器
周波数に等しい周波数を有するクロック信号を発生させ
る方法及び装置に関する。
に関し、更に詳細には、分数によって除算された発振器
周波数に等しい周波数を有するクロック信号を発生させ
る方法及び装置に関する。
【０００２】
【従来の技術】ラップトップ・コンピュータなどポータ
ブル電子デバイスは、通常、周辺装置及び他のコンピュ
ータとデータを共用する。データを共用する１つの方法
は、２つのデバイスをリンクするケーブルを使用するこ
とである。これは、面倒であり、不可能なこともある。
赤外線データ協会（ＩＲＤＡ）は、赤外シリアル・デー
タを通信用の無線手段として使用するための規格を設定
している。最初のＩＲＤＡ規格は、標準のパーソナル・
コンピュータ・シリアル・ポートに基づいている。追加
のＩＲＤＡ規格は、インタフェースに対して１．１５２
メガビット毎秒モード及び４メガビット毎秒モードを含
む。ＩＲＤＡ規格を実施する場合、３２ＭＨｚクロック
など単一のシステム・クロックを有する全てのタイミン
グ規格を実施することが好ましい。しかしながら既存の
技術では、単一の３２ＭＨｚクロックから入力された信
号を除算又は分割することによってＩＲＤＡ規格に対応
する全ての周波数を有するクロック信号を発生させるこ
とができず、それは、３２ＭＨｚがＩＲＤＡ規格に対応
する数々の周波数で均一に除算又は分割され得ないから
である。
ブル電子デバイスは、通常、周辺装置及び他のコンピュ
ータとデータを共用する。データを共用する１つの方法
は、２つのデバイスをリンクするケーブルを使用するこ
とである。これは、面倒であり、不可能なこともある。
赤外線データ協会（ＩＲＤＡ）は、赤外シリアル・デー
タを通信用の無線手段として使用するための規格を設定
している。最初のＩＲＤＡ規格は、標準のパーソナル・
コンピュータ・シリアル・ポートに基づいている。追加
のＩＲＤＡ規格は、インタフェースに対して１．１５２
メガビット毎秒モード及び４メガビット毎秒モードを含
む。ＩＲＤＡ規格を実施する場合、３２ＭＨｚクロック
など単一のシステム・クロックを有する全てのタイミン
グ規格を実施することが好ましい。しかしながら既存の
技術では、単一の３２ＭＨｚクロックから入力された信
号を除算又は分割することによってＩＲＤＡ規格に対応
する全ての周波数を有するクロック信号を発生させるこ
とができず、それは、３２ＭＨｚがＩＲＤＡ規格に対応
する数々の周波数で均一に除算又は分割され得ないから
である。
【０００３】通常のシリアル・ポート・データ伝送速度
は、９６００ビット毎秒の倍数である。一般に、３．６
８６４ＭＨｚのクロック周波数がデータ送信用の一次周
波数として使用される。データ速度は、一次周波数に等
しい周波数を有するクロック回路及びディバイダ回路
(又は除算回路)を使用して決定される。通常、デバイス
間の位相、ジッタ、並びに、周波数のバラツキを考慮す
るために一次クロック周波数の倍数がサンプリング・ク
ロックとして使用される。
は、９６００ビット毎秒の倍数である。一般に、３．６
８６４ＭＨｚのクロック周波数がデータ送信用の一次周
波数として使用される。データ速度は、一次周波数に等
しい周波数を有するクロック回路及びディバイダ回路
(又は除算回路)を使用して決定される。通常、デバイス
間の位相、ジッタ、並びに、周波数のバラツキを考慮す
るために一次クロック周波数の倍数がサンプリング・ク
ロックとして使用される。
【０００４】周波数及びジッタの公差は、ＩＲＤＡ４メ
ガビット毎秒通信インタフェースに対して小さい。した
がって、ビット速度の正確な倍数であるサンプリング周
波数を使用しなければならない。ビット時間当たり少な
くとも４つのサンプルを有するために、４メガビット毎
秒システムの最小クロック周波数は３２ＭＨｚである。
ガビット毎秒通信インタフェースに対して小さい。した
がって、ビット速度の正確な倍数であるサンプリング周
波数を使用しなければならない。ビット時間当たり少な
くとも４つのサンプルを有するために、４メガビット毎
秒システムの最小クロック周波数は３２ＭＨｚである。
【０００５】ＩＲＤＡ１．１５２メガビット毎秒規格
は、２キロバイト（またはそれ以下）のフレーム長さ内
で非ゼロ復帰符号化を使用する。ゼロ挿入技法は、検出
可能なパルスが少なくとも４ビット時間ごとに送信され
ることを保証する。したがって、ゼロ挿入は同期が周期
的に行われることを保証するので３２ＭＨｚサンプリン
グ・クロックを使用して受信回路を作成することができ
る。しかしながら、フレーム長さにわたって累積ビット
誤差が発生し、ＩＲＤＡ仕様を侵害するので、３２ＭＨ
ｚクロックに基づく送信は不可能である。
は、２キロバイト（またはそれ以下）のフレーム長さ内
で非ゼロ復帰符号化を使用する。ゼロ挿入技法は、検出
可能なパルスが少なくとも４ビット時間ごとに送信され
ることを保証する。したがって、ゼロ挿入は同期が周期
的に行われることを保証するので３２ＭＨｚサンプリン
グ・クロックを使用して受信回路を作成することができ
る。しかしながら、フレーム長さにわたって累積ビット
誤差が発生し、ＩＲＤＡ仕様を侵害するので、３２ＭＨ
ｚクロックに基づく送信は不可能である。
【０００６】ＩＲＤＡ４メガビット・インタフェースが
クロック回路に対して非常に厳しい公差を必要とすると
仮定すれば、できるだけ小さい動作周波数を使用し、ス
イッチング電流を小さくし、単一の同期クロック設計を
使用するために、３２ＭＨｚクロックを使用することが
望ましい。
クロック回路に対して非常に厳しい公差を必要とすると
仮定すれば、できるだけ小さい動作周波数を使用し、ス
イッチング電流を小さくし、単一の同期クロック設計を
使用するために、３２ＭＨｚクロックを使用することが
望ましい。
【０００７】いくつかの既存の単一クロック手法が存在
する。しかしながら、それらは、高速システム・クロッ
ク（例えば、４８ＭＨｚまたはそれ以上のクロック）を
必要とする欠点を有する。これは、電磁的両立性及び送
信効果に関わる問題をもたらす。更に、既存の単一クロ
ック方法は、フレーム長さに依存する非ゼロ累積ビット
誤差を発生することを利用する欠点を有する。これは、
フレーム長さが長くなるにつれて許容できなくなる。
する。しかしながら、それらは、高速システム・クロッ
ク（例えば、４８ＭＨｚまたはそれ以上のクロック）を
必要とする欠点を有する。これは、電磁的両立性及び送
信効果に関わる問題をもたらす。更に、既存の単一クロ
ック方法は、フレーム長さに依存する非ゼロ累積ビット
誤差を発生することを利用する欠点を有する。これは、
フレーム長さが長くなるにつれて許容できなくなる。
【０００８】
【発明が解決しようとする課題】よって、本発明の目的
は、標準の発振器を使用して該発振器の周波数の分数値
を有する周波数のパルスを発生させることができる方法
及び装置を提供することである。
は、標準の発振器を使用して該発振器の周波数の分数値
を有する周波数のパルスを発生させることができる方法
及び装置を提供することである。
【０００９】
【課題を解決するための手段】本発明の上述の欠点は、
本発明によって克服されるものであり、一態様における
本発明は、発振器からの一連の周期パルスに応答して、
パルス・クロック信号を発生させる装置であり、その周
期パルスが発振器周波数を有し、パルス・クロック信号
が、分子及び分母を有する分数によって除算又は分割さ
れた発振器周波数に等しい平均周波数を有する。この装
置は、分子に等しい第１の数の状態を有し、且つ、発振
器からの各周期パルスを検知したときに状態を変更する
ことができる計数回路を有する。計数回路に応答する回
路は、第１の数の状態のうちの事前選択された第２の数
の状態中に複数の疑似周期パルスを発生し、第２の数は
分母に等しく、疑似周期パルスが、分数によって除算又
は分割された発振器周波数に等しい平均周波数を有す
る。
本発明によって克服されるものであり、一態様における
本発明は、発振器からの一連の周期パルスに応答して、
パルス・クロック信号を発生させる装置であり、その周
期パルスが発振器周波数を有し、パルス・クロック信号
が、分子及び分母を有する分数によって除算又は分割さ
れた発振器周波数に等しい平均周波数を有する。この装
置は、分子に等しい第１の数の状態を有し、且つ、発振
器からの各周期パルスを検知したときに状態を変更する
ことができる計数回路を有する。計数回路に応答する回
路は、第１の数の状態のうちの事前選択された第２の数
の状態中に複数の疑似周期パルスを発生し、第２の数は
分母に等しく、疑似周期パルスが、分数によって除算又
は分割された発振器周波数に等しい平均周波数を有す
る。
【００１０】他の態様での発明では、第１の複数の状態
を有し、発振器からの発振器入力及びイネーブル信号入
力に応答して、第１の複数の出力ビットを発生する第１
の計数要素を含む。第１の計数要素は、第１の複数の状
態を第１の所定の順序で繰り返し増分することができ
る。第２の数の状態を有する第２の計数要素は、発振器
からの発振器入力及びリセット信号入力に応答する。第
２の計数要素は、第２の出力ビットを発生し、第２の複
数の状態を第２の所定の順序で繰り返し増分することが
できる。第１の計数要素は、第２の計数要素の第２の出
力ビットに応答し、第２の計数要素のリセット信号入力
は、第１の計数要素からの第１の複数の出力ビットのう
ちの少なくとも１つの出力ビットに応答し、それによっ
て発振器信号がアサートされ、且つ、第２の計数要素が
第２の複数の状態の各状態を計数したとき、または発振
器信号がアサートされ、且つ、リセット信号入力がアサ
ートされ、且つ、第２の計数要素が第２の複数の状態の
うちの事前選択された数の状態を増分したとき、第２の
計数要素は初期状態に戻る。第１の計数要素は、発振器
信号ならびにイネーブル信号入力がアサートされたとき
はいつでも増分する。第１の計数要素と第２の計数要素
は結合されて、所定の第３の数の状態を有する。第１の
計数要素からの第１の複数の出力ビット及び第２の計数
要素からの第２の出力ビットに応答する回路は、第３の
数の状態の事前選択されたサブセット中に疑似周期パル
ス信号をアサートし、それによって疑似周期パルス信号
は、分数によって除算又は分割された発振器周波数に等
しい平均周波数を有する。
を有し、発振器からの発振器入力及びイネーブル信号入
力に応答して、第１の複数の出力ビットを発生する第１
の計数要素を含む。第１の計数要素は、第１の複数の状
態を第１の所定の順序で繰り返し増分することができ
る。第２の数の状態を有する第２の計数要素は、発振器
からの発振器入力及びリセット信号入力に応答する。第
２の計数要素は、第２の出力ビットを発生し、第２の複
数の状態を第２の所定の順序で繰り返し増分することが
できる。第１の計数要素は、第２の計数要素の第２の出
力ビットに応答し、第２の計数要素のリセット信号入力
は、第１の計数要素からの第１の複数の出力ビットのう
ちの少なくとも１つの出力ビットに応答し、それによっ
て発振器信号がアサートされ、且つ、第２の計数要素が
第２の複数の状態の各状態を計数したとき、または発振
器信号がアサートされ、且つ、リセット信号入力がアサ
ートされ、且つ、第２の計数要素が第２の複数の状態の
うちの事前選択された数の状態を増分したとき、第２の
計数要素は初期状態に戻る。第１の計数要素は、発振器
信号ならびにイネーブル信号入力がアサートされたとき
はいつでも増分する。第１の計数要素と第２の計数要素
は結合されて、所定の第３の数の状態を有する。第１の
計数要素からの第１の複数の出力ビット及び第２の計数
要素からの第２の出力ビットに応答する回路は、第３の
数の状態の事前選択されたサブセット中に疑似周期パル
ス信号をアサートし、それによって疑似周期パルス信号
は、分数によって除算又は分割された発振器周波数に等
しい平均周波数を有する。
【００１１】本発明の他の態様は、発振器からの一連の
周期パルスに応答して、パルス・クロック信号を発生さ
せる方法である。周期パルスは発振器周波数を有する。
パルス・クロック信号は、分子及び分母を有する分数に
よって除算又は分割された発振器周波数に等しい平均周
波数を有する。回路は、分子に等しい第１の数の状態を
増分する。各増分は、発振器からの周期パルスにおいて
行われる。第１の数の状態のうちの事前選択された第２
の数の状態中に複数の疑似周期パルスが発生する。第２
の数は分母に等しい。疑似周期パルスは、異なる持続時
間の少なくとも２つの周期を有し、且つ、分数によって
除算又は分割された発振器周波数に等しい平均周波数を
有する。
周期パルスに応答して、パルス・クロック信号を発生さ
せる方法である。周期パルスは発振器周波数を有する。
パルス・クロック信号は、分子及び分母を有する分数に
よって除算又は分割された発振器周波数に等しい平均周
波数を有する。回路は、分子に等しい第１の数の状態を
増分する。各増分は、発振器からの周期パルスにおいて
行われる。第１の数の状態のうちの事前選択された第２
の数の状態中に複数の疑似周期パルスが発生する。第２
の数は分母に等しい。疑似周期パルスは、異なる持続時
間の少なくとも２つの周期を有し、且つ、分数によって
除算又は分割された発振器周波数に等しい平均周波数を
有する。
【００１２】本発明の利点は、標準の発振器を使用し
て、発振器の周波数の分数値を有する周波数のパルスを
発生させることができることである。
て、発振器の周波数の分数値を有する周波数のパルスを
発生させることができることである。
【００１３】本発明の他の利点は、従来技術のシステム
より比較的低い周波数マスター・クロックを使用するこ
とができることである。
より比較的低い周波数マスター・クロックを使用するこ
とができることである。
【００１４】本発明の他の利点は、単一のシステム・ク
ロックで各ＩＲＤＡタイミング規格ごとにクロック信号
を発生させることができることである。
ロックで各ＩＲＤＡタイミング規格ごとにクロック信号
を発生させることができることである。
【００１５】上記その他の利点は、以下の図面に関して
行った好ましい実施例についての以下の説明から明らか
となろう。ただし、開示の新規の概念の精神及び範囲か
ら逸脱することなく変更及び修正を実施することができ
る。
行った好ましい実施例についての以下の説明から明らか
となろう。ただし、開示の新規の概念の精神及び範囲か
ら逸脱することなく変更及び修正を実施することができ
る。
【００１６】
【発明の実施の形態】次に、本発明の好ましい実施例に
ついて詳細に説明する。図面を参照すると、同じ番号は
図面全体にわたって同じ部品を示す。本明細書の説明中
及び首記の請求の範囲全体にわたって使用しているよう
に、「ａ」、「ａｎ」、並びに、「ｔｈｅ」は、文脈が
明らかに他の意味を規定していなければ複数参照を含
む。また、本明細書の説明中及び首記の請求の範囲全体
にわたって使用しているように、「ｉｎ」の意味は、文
脈が明らかに他の意味を規定していなければ「ｉｎ」及
び「ｏｎ」を含む。
ついて詳細に説明する。図面を参照すると、同じ番号は
図面全体にわたって同じ部品を示す。本明細書の説明中
及び首記の請求の範囲全体にわたって使用しているよう
に、「ａ」、「ａｎ」、並びに、「ｔｈｅ」は、文脈が
明らかに他の意味を規定していなければ複数参照を含
む。また、本明細書の説明中及び首記の請求の範囲全体
にわたって使用しているように、「ｉｎ」の意味は、文
脈が明らかに他の意味を規定していなければ「ｉｎ」及
び「ｏｎ」を含む。
【００１７】図１を参照すると、３２ＭＨｚ発振器クロ
ック信号入力１２を５０／９によって除算を為し、それ
によって５．７６ＭＨｚクロック信号４６を発生させる
ように設計された本発明の一実施例１０は、５０個の状
態を有する計数回路１８を使用する。それらの５０個の
状態のうちの９個の状態中に１つのパルスが発生する。
したがって、発振器クロック信号入力１２の全ての５０
個の３２ＭＨｚパルスのうちの９個のパルス中に、１つ
のパルスが発生し、それによって５．７６ＭＨｚクロッ
ク信号４２が発生する。クロック信号４２は駆動回路４
０によって調整される。
ック信号入力１２を５０／９によって除算を為し、それ
によって５．７６ＭＨｚクロック信号４６を発生させる
ように設計された本発明の一実施例１０は、５０個の状
態を有する計数回路１８を使用する。それらの５０個の
状態のうちの９個の状態中に１つのパルスが発生する。
したがって、発振器クロック信号入力１２の全ての５０
個の３２ＭＨｚパルスのうちの９個のパルス中に、１つ
のパルスが発生し、それによって５．７６ＭＨｚクロッ
ク信号４２が発生する。クロック信号４２は駆動回路４
０によって調整される。
【００１８】計数回路１８は、第１の計数要素２０及び
第２の計数要素３０を含む。第１の計数要素２０は４ビ
ット疑似ランダム・カウンタであり、発振器からの周期
パルス１２及びイネーブル信号入力２２に応答し、ビッ
トa3、ビットa2、ビットa1、並びに、ビットa0と指定さ
れた４つの出力ビット２４を生成する。発振器からの周
期パルス１２及びイネーブル信号入力２２がアサートさ
れと、第１の計数要素２０は、（ビットa3、ビットa2、
ビットa1、並びに、ビットa0の値に対応する）状態１０
０１，１１００，０１１０，１０１１，０１０１，１０
１０，１１０１，１１１０，１１１１を連続的に繰り返
し増分する。
第２の計数要素３０を含む。第１の計数要素２０は４ビ
ット疑似ランダム・カウンタであり、発振器からの周期
パルス１２及びイネーブル信号入力２２に応答し、ビッ
トa3、ビットa2、ビットa1、並びに、ビットa0と指定さ
れた４つの出力ビット２４を生成する。発振器からの周
期パルス１２及びイネーブル信号入力２２がアサートさ
れと、第１の計数要素２０は、（ビットa3、ビットa2、
ビットa1、並びに、ビットa0の値に対応する）状態１０
０１，１１００，０１１０，１０１１，０１０１，１０
１０，１１０１，１１１０，１１１１を連続的に繰り返
し増分する。
【００１９】第２の計数要素３０は、（ビットb5、ビッ
トb4、ビットb3、ビットb2、ビットb1、並びに、ビット
b0として指定されるビットを有する）６ビット・シフト
レジスタであり、発振器からの周期パルス１２及びリセ
ット信号入力３２に応答し、該リセット信号入力３２と
しては、そのリセット信号入力３２がアサートされると
５個の状態を通過した後に第２の計数要素３０をその初
期状態に戻すべくリセットするものである。リセット信
号入力３２がアサートされない場合、第２の計数要素３
０は、６個の全ての状態を増分した後でその初期状態に
戻る。第２の計数要素３０は、この実施例ではビットb0
である少なくともとも１つの第２の出力ビット３４を発
生する。発振器からの周期パルス１２がアサートされる
と、第２の計数要素３０は、状態０００００１，０００
０１０，０００１００，００１０００，０１００００，
１０００００にわたって増分する（ただし、第２の計数
要素３０は、リセット信号入力がアサートされない場合
にのみ状態１０００００に達する）。
トb4、ビットb3、ビットb2、ビットb1、並びに、ビット
b0として指定されるビットを有する）６ビット・シフト
レジスタであり、発振器からの周期パルス１２及びリセ
ット信号入力３２に応答し、該リセット信号入力３２と
しては、そのリセット信号入力３２がアサートされると
５個の状態を通過した後に第２の計数要素３０をその初
期状態に戻すべくリセットするものである。リセット信
号入力３２がアサートされない場合、第２の計数要素３
０は、６個の全ての状態を増分した後でその初期状態に
戻る。第２の計数要素３０は、この実施例ではビットb0
である少なくともとも１つの第２の出力ビット３４を発
生する。発振器からの周期パルス１２がアサートされる
と、第２の計数要素３０は、状態０００００１，０００
０１０，０００１００，００１０００，０１００００，
１０００００にわたって増分する（ただし、第２の計数
要素３０は、リセット信号入力がアサートされない場合
にのみ状態１０００００に達する）。
【００２０】第１の計数要素２０からのビットa0は、第
２の計数要素３０のリセット信号入力３２中に入力さ
れ、それによって第２の計数要素３０が状態０１０００
０にあり、且つ、ビットａ０がアサートされたとき（す
なわち、第１の計数要素２０の状態１００１，１０１
１，０１０１，１１０１，１１１１中）、第２の計数要
素３２はその初期状態（０００００１）に戻る。ビット
a0がアサートされない場合、第２の計数要素３０は、継
続して状態１０００００まで計数し、次いでその初期状
態に戻る。
２の計数要素３０のリセット信号入力３２中に入力さ
れ、それによって第２の計数要素３０が状態０１０００
０にあり、且つ、ビットａ０がアサートされたとき（す
なわち、第１の計数要素２０の状態１００１，１０１
１，０１０１，１１０１，１１１１中）、第２の計数要
素３２はその初期状態（０００００１）に戻る。ビット
a0がアサートされない場合、第２の計数要素３０は、継
続して状態１０００００まで計数し、次いでその初期状
態に戻る。
【００２１】第２の計数要素３０からの第２の出力ビッ
ト３４、ビットb0は、第１の計数要素２０のイネーブル
信号入力２２中に入力され、したがって第１の計数要素
２０は、第２の計数要素３０がその初期状態（００００
０１）に戻ったときにのみ増分する。したがって、第１
の計数要素２０及び第２の計数要素３０の可能な状態
は、以下の表１及び表２（表１からの続き）に示す如く
に合計５０個である。ビットb0３４は、５０個の可能な
状態のうちの９個の状態中にアサートされる、即ち、ビ
ットa0がアサートされない場合は、周期パルス１２の５
個のサイクルごとか、或は、ビットa0がアサートされた
場合は、周期パルス１２の６個のサイクルごとにアサー
トされる。ビットb0３４がアサートされる平均周波数
は、分数９／５０によって除算又は分割された周期パル
ス１２の周波数に等しい。ビットb0３０の出力は、５．
７６ＭＨｚクロック信号４２を発生する。クロック信号
４２は、更に駆動回路４０によって調整される。
ト３４、ビットb0は、第１の計数要素２０のイネーブル
信号入力２２中に入力され、したがって第１の計数要素
２０は、第２の計数要素３０がその初期状態（００００
０１）に戻ったときにのみ増分する。したがって、第１
の計数要素２０及び第２の計数要素３０の可能な状態
は、以下の表１及び表２（表１からの続き）に示す如く
に合計５０個である。ビットb0３４は、５０個の可能な
状態のうちの９個の状態中にアサートされる、即ち、ビ
ットa0がアサートされない場合は、周期パルス１２の５
個のサイクルごとか、或は、ビットa0がアサートされた
場合は、周期パルス１２の６個のサイクルごとにアサー
トされる。ビットb0３４がアサートされる平均周波数
は、分数９／５０によって除算又は分割された周期パル
ス１２の周波数に等しい。ビットb0３０の出力は、５．
７６ＭＨｚクロック信号４２を発生する。クロック信号
４２は、更に駆動回路４０によって調整される。
【００２２】
【表１】
【００２３】
【表２】
【００２４】図２は、３２ＭＨｚ発振器クロック信号５
２と５．７６ＭＨｚパルス・クロック信号５４との間の
関係を示すタイミング図５０である。パルス・クロック
信号５４のパルス間の周期は、１５６．２５ナノ秒と１
８７．２５ナノ秒の間で変化し、したがってパルス・ク
ロック信号５４は疑似周期的である。しかしながら、パ
ルス・クロック信号５４の平均周期は１７３．６１ナノ
秒であり、これは５．７６ＭＨｚの周波数に対応する。
２と５．７６ＭＨｚパルス・クロック信号５４との間の
関係を示すタイミング図５０である。パルス・クロック
信号５４のパルス間の周期は、１５６．２５ナノ秒と１
８７．２５ナノ秒の間で変化し、したがってパルス・ク
ロック信号５４は疑似周期的である。しかしながら、パ
ルス・クロック信号５４の平均周期は１７３．６１ナノ
秒であり、これは５．７６ＭＨｚの周波数に対応する。
【００２５】以下に示す表３及び表４（表３からの続
き）は、ＩＥＥＥ規格ＶＨＤＬコードでコード化された
本発明の論理記述を含む。論理記述は、一般に論理回路
設計の当業者に知られているタイプのＶＨＤＬ合成シス
テムを使用して合成した場合、本発明の好ましい実施例
を生成する。図３に、表３及び表４に開示されているＶ
ＨＤＬコードの合成の論理図６０を示す。
き）は、ＩＥＥＥ規格ＶＨＤＬコードでコード化された
本発明の論理記述を含む。論理記述は、一般に論理回路
設計の当業者に知られているタイプのＶＨＤＬ合成シス
テムを使用して合成した場合、本発明の好ましい実施例
を生成する。図３に、表３及び表４に開示されているＶ
ＨＤＬコードの合成の論理図６０を示す。
【００２６】
【表３】
【００２７】
【表４】
【００２８】上述の実施例は、例示的な例として示した
ものにすぎない。本発明から逸脱することなく本明細書
に開示されている特定の実施例からの多くの逸脱が可能
であることが容易に理解できよう。したがって、本発明
の範囲は、上記の詳細に説明した実施例に限定されるも
のではなく、首記の特許請求の範囲によって決定される
ものである。
ものにすぎない。本発明から逸脱することなく本明細書
に開示されている特定の実施例からの多くの逸脱が可能
であることが容易に理解できよう。したがって、本発明
の範囲は、上記の詳細に説明した実施例に限定されるも
のではなく、首記の特許請求の範囲によって決定される
ものである。
【図１】図１は、本発明の一実施例の概略図である。
【図２】図２は、発振器パルスと疑似周期パルスとの間
の関係を示すタイミング図である。
の関係を示すタイミング図である。
【図３】図３は、本明細書の一実施例の合成物の論理図
であり、そのＶＨＤＬコードは以下の表２に開示されて
いる。
であり、そのＶＨＤＬコードは以下の表２に開示されて
いる。
【符号の説明】 １０ 本発明の一実施例 １２ ３２ＭＨｚ発振器クロック信号入力 １８ 計数回路 ２０ 第１の計数要素 ２２ イネーブル信号入力 ３０ 第２の計数要素 ３２ リセット信号入力 ３４ 第２の出力ビット ４０ 駆動回路 ４２ クロック信号 ４６ ５．７６ＭＨｚクロック信号 ５０ タイミング図 ５２ ３２ＭＨｚ発振器クロック信号 ５４ ５．７６ＭＨｚパルス・クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイソン・エリック・ウォルデック アメリカ合衆国 40509 ケンタッキー、 レキシントン、パーク・ポイント・ドライ ブ 3677
Claims (13)
- 【請求項１】 発振器からの一連の周期パルスに応答し
て、パルス・クロック信号を発生させる装置であって、
周期パルスが発振器周波数を有し、パルス・クロック信
号が、分子及び分母を有する分数によって除算された発
振器周波数に等しい平均周波数を有する装置において、 ａ．前記分子に等しい第１の数の状態を有し、且つ、前
記発振器からの各周期パルスを検知したときに状態を変
更することができる計数回路と、 ｂ．前記計数回路に応答し、第１の数の状態のうちの事
前選択された第２の数の状態中に複数の疑似周期パルス
をアサートする手段であって、第２の数が前記分母に等
しく、前記疑似周期パルスが、前記分数によって除算さ
れた発振器周波数に等しい平均周波数を有する手段と、
を備える装置。 - 【請求項２】 前記計数回路が、 ａ．第１の複数の状態を有し、前記発振器からの周期パ
ルス及びイネーブル信号入力に応答して、第１の複数の
出力ビットを発生する第１の計数要素であり、前記第１
の複数の状態を第１の所定の順序で繰り返し増分するこ
とができる第１の計数要素と、 ｂ．第２の複数の状態を有し、前記発振器からの周期パ
ルス及びリセット信号入力に応答して、第２の出力ビッ
トを発生する第２の計数要素であり、前記第２の複数の
状態を第２の所定の順序で繰り返し増分することができ
る第２の計数要素と、を具備し、 前記第１の計数要素が前記第２の計数要素の前記第２の
出力ビットに応答し、 前記第２の計数要素の前記リセット信号入力が前記第１
の複数の出力ビットのうちの少なくとも１つの出力ビッ
トに応答し、それによって前記第２の計数要素が、 ｉ．前記発振器信号がアサートされ、且つ、当該第２の
計数要素が前記第２の複数の状態の各状態を計数したと
きか、或は ｉｉ．前記発振器信号がアサートされ、且つ、前記リセ
ット信号入力がアサートされ、且つ，前記第２の計数要
素が前記第２の複数の状態のうちの事前選択された数の
状態を増分したときに初期状態に戻り、それによって前
記第１の計数要素が、前記発振器信号及び前記イネーブ
ル信号出力がアサートされたときはいつでも増分するこ
とから成る、請求項１に記載の装置。 - 【請求項３】 前記第１の計数要素が疑似ランダム・カ
ウンタを含む、請求項２に記載の装置。 - 【請求項４】 前記疑似ランダム・カウンタが、前記発
振器からの前記周期パルス及び前記イネーブル信号入力
のアサートに及んで、状態１００１，１１００，０１１
０，１０１１，０１０１，１０１０，１１０１，１１１
０，１１１１に亙って順次に増分する４個の出力ビット
を有する４ビット疑似ランダム・カウンタである、請求
項３に記載の装置。 - 【請求項５】 前記第２の計数要素がシフトレジスタで
ある、請求項４に記載の装置。 - 【請求項６】 前記シフトレジスタが、前記発振器から
の前記周期パルスのアサートに及んで、状態０００００
１，００００１０，０００１００，００１０００，０１
００００，１０００００に亙って増分する６ビット・シ
フトレジスタである、請求項５に記載の装置。 - 【請求項７】 前記疑似ランダム・カウンタの出力ビッ
トがそれぞれビットa3、ビットa2、ビットa1、並びに、
ビットa0として指定され、前記疑似ランダム・カウンタ
のビットa0が前記シフトレジスタの前記リセット信号入
力に結合され、それによって前記シフトレジスタが、前
記疑似ランダム・カウンタのビットa0がアサートされ且
つ前記シフトレジスタが状態０１００００にあるときに
状態０００００１に戻る、請求項６に記載の装置。 - 【請求項８】 前記シフトレジスタの前記出力ビットが
それぞれビットb5、ビットb4、ビットb3、ビットb2、ビ
ットb1、並びに、ビットb0として指定され、前記シフト
レジスタのビットb0が前記疑似ランダム・カウンタの前
記イネーブル信号入力に結合され、それによって前記疑
似ランダム・カウンタが、前記発振器からの前記周期パ
ルスと前記シフトレジスタの前記ビットb0がアサートさ
れたときにのみ増分する、請求項６に記載の装置。 - 【請求項９】 複数の前記疑似周期パルスをアサートす
る手段が、その入力としてビットb0を有し、ビットb0の
論理値を有する信号を発生する信号駆動装置を含む、請
求項８に記載の装置。 - 【請求項１０】 前記第２の計数要素がシフトレジスタ
を含む、請求項２に記載の装置。 - 【請求項１１】 複数の前記疑似周期パルスをアサート
する手段がデコーダを含み、該デコーダが、前記第１の
計数要素からの前記第１の複数の出力ビットと、前記第
２の計数要素からの前記第２の出力ビットとに応答し、
前記第３の数の状態の事前選択されたサブセット中に疑
似周期パルス信号をアサートし、それによって前記疑似
周期パルス信号が分数によって除算された発振器周波数
に等しい平均周波数を有することなる、請求項２に記載
の装置。 - 【請求項１２】 発振器周波数を有する発振器信号から
の周期信号を除算するクロック・ディバイダにおいて、 ａ．第１の複数の状態を有し、前記発振器からの発振器
入力及びイネーブル信号入力に応答して、第１の複数の
出力ビットを発生する第１の計数要素であり、前記第１
の複数の状態を第１の所定の順序で繰り返し増分するこ
とができる第１の計数要素と、 ｂ．第２の複数の状態を有し、前記発振器からの発振器
入力及びリセット信号入力に応答して、第２の出力ビッ
トを発生し、前記第２の複数の状態を第２の所定の順序
で繰り返し増分することができる第２の計数要素であ
り、 前記第１の計数要素が前記第２の計数要素の前記第２の
出力ビットに応答し、 前記第２の計数要素の前記リセット信号入力が前記第１
の複数の出力ビットのうちの少なくとも１つの出力ビッ
トに応答し、それによって前記第２の計数要素が、 ｉ．前記発振器信号がアサートされ、且つ、前記第２の
計数要素が前記第２の複数の状態の各状態を計数したと
きか、或は、 ｉｉ．前記発振器信号がアサートされ、前記リセット信
号入力がアサートされ、且つ、前記第２の計数要素が前
記第２の複数の状態のうちの事前選択された数の状態を
増分したときに初期状態に戻り、 それによって前記第１の計数要素が、前記発振器信号及
びイネーブル信号入力がアサートされたときはいつでも
増分し、 前記第１の計数要素と前記第２の計数要素が、結合され
て、所定の第３の数の状態を有することから成る第２の
計数要素と、 ｃ．前記第１の計数要素からの前記第１の複数の出力ビ
ット及び前記第２の計数要素からの前記第２の出力ビッ
トに応答し、前記第３の数の状態の事前選択されたサブ
セット中に疑似周期パルス信号をアサートし、それによ
って前記疑似周期パルス信号が分数によって除算された
発振器周波数に等しい平均周波数を有する手段と、を備
えるクロック除算器。 - 【請求項１３】 発振器からの一連の周期パルスに応答
して、パルス・クロック信号を発生させる方法であっ
て、前記周期パルスが発振器周波数を有し、前記パルス
・クロック信号が、分子及び分母を有する分数によって
除算された前記発振器周波数に等しい周波数を有する方
法において、 ａ．前記分子に等しい第１の数の状態を増分するステッ
プであって、各増分が前記発振器からの周期パルス毎に
行われる段階と、 ｂ．前記第１の数の状態のうちの事前選択された第２の
数の状態中に複数の疑似周期パルスをアサートする段階
であり、前記第２の数が前記分母に等しく、前記疑似周
期パルスが、異なる持続時間の少なくとも２つの周期を
有し、且つ、前記分数によって除算された前記発振器周
波数に等しい平均周波数を有する段階を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/858,871 US5960053A (en) | 1997-05-19 | 1997-05-19 | Method and apparatus for generating a clock signal having a frequency equal to an oscillator frequency divided by a fraction |
| US08/858,871 | 1997-05-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177413A true JPH11177413A (ja) | 1999-07-02 |
Family
ID=25329403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175257A Withdrawn JPH11177413A (ja) | 1997-05-19 | 1998-05-19 | 少数部で除算された発振器周波数に同等な周波数を有するクロック信号を生成する方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5960053A (ja) |
| EP (1) | EP0880089A3 (ja) |
| JP (1) | JPH11177413A (ja) |
| KR (1) | KR19980087186A (ja) |
| CN (1) | CN1219031A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2246325T3 (es) * | 2000-05-15 | 2006-02-16 | Thomson Licensing | Metodo para reservar recursos isocronos en una red inalambrica. |
| DE10148134B4 (de) * | 2001-09-28 | 2007-04-19 | Infineon Technologies Ag | Verfahren zur Busansteuerung |
| US9543962B1 (en) * | 2016-01-12 | 2017-01-10 | Analog Devices, Inc. | Apparatus and methods for single phase spot circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE445868B (sv) * | 1984-12-12 | 1986-07-21 | Ellemtel Utvecklings Ab | Anordning for neddelning av en klockfrekvens |
| US5335253A (en) * | 1992-10-01 | 1994-08-02 | Gould, Inc. | Non-integral frequency division using regulated digital divider circuits |
| JP3388527B2 (ja) * | 1995-03-06 | 2003-03-24 | 日本電信電話株式会社 | 分数ｎ分周器およびこれを用いた分数ｎ周波数シンセサイザ |
| US5748949A (en) * | 1996-07-02 | 1998-05-05 | Motorola Inc. | Counter having programmable periods and method therefor |
-
1997
- 1997-05-19 US US08/858,871 patent/US5960053A/en not_active Expired - Lifetime
-
1998
- 1998-05-19 JP JP10175257A patent/JPH11177413A/ja not_active Withdrawn
- 1998-05-19 EP EP98303969A patent/EP0880089A3/en not_active Withdrawn
- 1998-05-19 KR KR1019980018008A patent/KR19980087186A/ko not_active Application Discontinuation
- 1998-05-19 CN CN98108394A patent/CN1219031A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0880089A2 (en) | 1998-11-25 |
| US5960053A (en) | 1999-09-28 |
| KR19980087186A (ko) | 1998-12-05 |
| CN1219031A (zh) | 1999-06-09 |
| EP0880089A3 (en) | 2001-01-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |