CN1219031A

CN1219031A - 产生特定频率的时钟信号的方法和设备

Info

Publication number: CN1219031A
Application number: CN98108394A
Authority: CN
Inventors: 托西奥·塞奥; 贾森·E·瓦尔德克
Original assignee: Lexmark International Inc
Current assignee: Lexmark International Inc
Priority date: 1997-05-19
Filing date: 1998-05-19
Publication date: 1999-06-09
Also published as: KR19980087186A; US5960053A; EP0880089A2; JPH11177413A; EP0880089A3

Abstract

一种用于分频时钟电路的方法和设备,使用了一种装置,该装置具有能够不断地递增经过第一种多个状态的第一计数单元和具有第二数目的状态的第二个计时单元,产生第二输出位并且不断地递增经过第二种多个状态。第一个计数单元响应第二计数单元的第二输出位并且第二个计数单元的复位信号输入响应第一种多个输出位中至少一个。第一计数单元和第二计数单元相结合具有预确定的第三种多个状态。

Description

产生特定频率的时钟信号的方法和设备

本发明涉及电子时钟电路。尤其涉及产生频率为振荡器频率除以一个分数的时钟信号的方法和设备。

便携式电子装置，如膝上式计算机通常与外围装置和其他计算机共享数据。共享数据的一种方式是经过连接两个装置的一条电缆。这是麻烦的而且有时是不可能的。红外数据协会(IRDA)建立了使用红外串行数据作为通讯的无线手段的标准。初始的IRDA标准基于标准的个人计算机串行端口。一个附加的IRDA标准包括对于接口的一个每秒1.152兆比特和一个每秒4兆比特模式。在实施IRDA标准中，最好以一个单个的系统时钟，如32MHz时钟实现所有的计时标准。然而，现有技术不能通过从一个单个的32MHz时钟分频输入的信号来产生具有所有相应于IRDA标准的频率的时钟信号，因为32MHz不能由相应于IRDA标准的频率均匀地分频。

公共串行端口数据传输速度是每秒9600位的倍数。一个3.6864MHz的时钟频率一般用作为数据传输的基本频率。通过使用一个频率等于基本频率的时钟电路和一个分频电路确定数据速率。一般地，使用基本时钟频率的倍数作为一个采样时钟以计算装置之间的相位、抖动和频率变化。

对于一个IRDA每秒4兆比特的通讯接口，频率和抖动容限是很小的。因此，必须使用一个准确的比特率倍数的采样频率。为了具有每位时间至少四个采样，用于一个每秒4兆比特系统的最小时钟频率是32MHz。

IRDA每秒1.152兆比特标准使用一个在2K字节(或更少)帧长度内的不归零编码。零插入技术保证了一个可检测脉冲以至少每五个位时间传送。这使得可能使用一个32MHz采样时钟创建一个接收机电路，因为零插入保证了重新同步周期性地进行。然而，基于32MHz时钟的传送是不可能的，因为累加的误码将在帧长度上发生并且违反了IRDA规定。

假定IRDA4兆比特接口要求在时钟电路上非常紧凑的容限，希望采用一个32MHz时钟使得使用最小可能的操作频率，减少开关电流和使用一个单个的同步时钟设计。

存在若干现有的单个时钟方法。然而它们具有要求高速系统时钟(例如48MHz或更高的时钟)的缺点，这导致了电磁兼容和传输效应问题。此外，现有的单个时钟方法具有依赖产生取决于帧长度的非零累积误码的缺点，随着帧长度的扩展这变得不可容忍。

本发明克服了上述现有技术的缺点，本发明的一个方面是用于响应来自振荡器的一系列周期性脉冲产生一个脉冲时钟信号的设备，该周期性脉冲具有一个振荡器频率，脉冲时钟信号具有一个等于振荡器频率除以一个带有分子和分母的分数的平均频率。该设备具有一个计数电路，该电路具有一个等于分子的第一数目的状态并且能够根据检测来自振荡器的每个周期性脉冲改变状态。一个响应计数电路的电路在第一数目的状态的预选的第二数目期间产生多个准周期性脉冲，该第二数目等于分母，准周期性脉冲具有一个等于振荡器频率除以该分数的平均频率。

另一方面，本发明包括一个第一计数单元，具有第一种多个状态，响应来自振荡器的振荡器输入和一个使能信号输入，用于产生第一种多个输出位，第一计数单元能够以第一预确定的序列不断地递增经过第一种多个状态。第二计数单元，具有第二数目的状态，响应来自振荡器的振荡器输入和一个复位信号输入。第二计数单元产生第二输出位并且能够以第二预确定的序列不断地递增经过第二种多个状态。第一计数单元响应第二计数单元的第二输出位并且第二计数单元的复位信号输入响应来自第一计数单元的第一种多个输出位中至少一个，使得当振荡器信号被确认和第二计数单元计数经过第二种多个状态中每一个时，或者当振荡器信号被确认和复位信号输入被确认以及第二计数单元已经递增经过第二种多个状态的一个预选择数目时，第二计数单元复位到初始状态。每当振荡器信号和使能信号输入被确认时第一计数单元递增。第一计数单元和第二计数单元相结合具有预确定的第三数目的状态。一个响应来自第一计数单元的第一种多个输出位和来自第二计数单元的第二输出位的电路在第三数目的状态的预选择子集期间确认准周期性脉冲信号，使得准周期性脉冲信号具有一个等于振荡器除以一个分数的平均频率。

本发明的另一个方面是响应来自振荡器的一系列周期性脉冲产生脉冲时钟信号的方法，周期性脉冲具有一个振荡器频率，脉冲时钟信号具有一个等于振荡器频率除以一个带有分子和分母的分数的频率。一个电路递增经过一个等于分子的第一数目的状态，每次递增发生在有来自振荡器的周期性脉冲时。在第一数目的状态的预选择第二数目期间产生多个准周期性脉冲，该第二数目等于分母，其中准周期性脉冲具有至少两个不同持续时间的周期并且平均频率等于振荡器频率除以该分数。

本发明的一个优点是它允许使用一个标准振荡器以产生具有振荡器频率的分数值的频率的脉冲。

本发明的另一个优点是它允许使用比现有技术系统相对低频率的主时钟。

本发明的又一个优点是它允许产生时钟信号用于每个具有一个单系统时钟的IRDA计时标准。

这些和其他优点结合下面的附图，由下面描述的优选实施例将会变得更加明显，尽管可以进行改变和修改但不会背离本发明新概念的精神和范围。

图1是一个本发明实施例的示意图。

图2是一个展示了振荡器脉冲和准周期性脉冲之间关系的时序图。

图3是一个本发明实施例的合成逻辑图，在说明书的附录B中公开了VHDL编码。

现在详细地描述本发明的一个优选实施例。参照附图，在全部图中相同的号码表示相同的部分。如在这里描述中和在以后的整个权利要求书中使用的，单数包括了复数，除非上下文另外清楚地说明以外。

如图1所示，一个被设计为用32MHz振荡器时钟信号输入12除以50/9，因而产生一个5.76MHz时钟信号42的本发明的实施例10使用一个具有五十个状态的计数电路18。在这五十个状态的九个状态期间产生一个脉冲。这样，在振荡器时钟信号12的每五十个32MHz脉冲中的九个脉冲输出期间产生一个脉冲，因此产生5.76MHz时钟信号42。时钟信号42可以由驱动器40调节。

计数电路18包括第一计数单元和第二计数单元30。第一计数单元20是一个四位伪随机计数器，它响应来自振荡器的一个周期性脉冲12和一个使能信号输入22并且产生表示为位a3、a2、a1、a0的四个输出位24。当确认来自振荡器的周期性脉冲12和使能信号输入22时，第一计数单元20顺序地经过下面的状态(相应于位a3、a2、a1、a0的值)：1001；1100；0110；1011；0101；1010；1101；1110和1111不断地递增。

第二计数单元30是一个六位移位寄存器(具有表示为位b5、b4、b3、b2、b1、b0的位)并且响应来自振荡器的周期性脉冲12和复位信号输入32，如果确认复位信号输入32该复位信号输入32使得第二计数单元30在通过五个状态之后复位到初始状态。如果没有确认复位信号输入32，第二计数单元30将在递增经过所有六个状态之后复位到它的初始状态。第二计数单元30产生至少一个第二输出位34，这一位在这个实施例中是位b0。当确认来自振荡器的周期性脉冲12时，第二计数单元30递增经过下面的状态：000001；000010；000100；001000；010000；100000(尽管只有当没有确认复位信号输入时第二计数单元30将达到状态100000)。

来自第一计数单元20的位a0输入到第二计数单元30的复位信号输入32，使得当第二计数单元30在状态010000并且位a0被确认时(即在第一计数单元20的状态1001；1011；0101；1101和1111期间)，第二计数单元30复位到它的初始状态(000001)。当位a0不被确认时则第二计数单元30将继续计数到状态100000并且随后复位到它的初始状态。

来自第二计数单元30的第二输出位34，即位b0被输入到第一计数单元20的使能信号输入22使得第一计数单元20仅仅当第二计数单元30复位到它的初始状态(000001)时递增。这样，对于第一计数单元20和第二计数单元30总共存在50种可能的状态(如附录A所示)。在50个可能状态的九个状态期间位b034被确认：如果位a0不被确认则是周期性脉冲12的每五个周期，或者如果位a0被确认则是周期性脉冲12的每六个周期。位b034被确认的平均频率等于周期性脉冲12除以分数9/50的频率。位b0 34的输出产生一个5.76MHz时钟信号42，该信号可以由驱动器40进一步调节。

图2是一个时序图50，展示了32MHz振荡器时钟信号52和5.76MHz脉冲时钟信号54之间的关系。脉冲时钟信号54的脉冲之间的周期在156.25ns和187.25ns之间变化，这样脉冲时钟信号54是准周期性的。然而，脉冲时钟信号54的平均周期是173.61ns，相应于5.76MHz的频率。

附录B包含一个以IEEE标准的VHDL码编码的本发明的逻辑描述。当采用那些对逻辑电路设计领域熟练的技术人员来说一般是公知的VHDL合成系统类型时，逻辑描述形成本发明的优选硬件实施例。图3展示了在附录B中公开的VHDL编码的合成的逻辑图60。

上面描述的实施例仅仅作为一个说明的例子给出。从这个说明书中公开的特定的实施例可以进行许多修改而不背离本发明将是很容易理解的。因此，本发明的范围由下面的权利要求书确定而不是局限于上面特别描述的实施例。

附录A

计数电路状态1 C1 C22 aaaa bbbbbb3 3210 5432104 1001 0000015 1001 0000106 1001 0001007 1001 0010008 1001 0100009 1001 10000010 1100 00000111 1100 00001012 1100 00010013 1100 00100024 1100 01000015 0110 00000116 0110 00001017 0110 00010018 0110 00100019 0110 01000020 1011 00000121 1011 00001022 1011 00010023 1011 00100024 1011 01000025 1011 10000026 0101 00000127 0101 00001028 0101 00010029 0101 00100030 0101 01000031 0101 100000 1 1010 0000012 1010 0000103 1010 0001004 1010 0010005 1010 0100006 1101 0000017 1101 0000108 1101 0001009 1101 00100010 1101 01000011 1101 10000012 1110 00000113 1110 00001014 1110 00010015 1110 00100016 1110 01000017 1111 00000118 1111 00001019 1111 00010020 1111 00100021 1111 01000022 1111 100000

附录B

VHDL源代码

 1   LIBRARY IEEE；
 2   USE IEEE._STD_LOGIC_1164.ALL；
 3   USE IEEE.STD_LOGIC_ARITH.ALL；
 4      
 5   ENTITY clkgen 18
 6         PORT(
 7              reset_n:IN std_logic；
 8              clock:IN std_logic；
 9              clkout:OUT std_logic
10              )；
11   END clkgen；
12
13   ARCHITECTURE clkgen_a OF clkgen IS
14
15         signal C1:std_logic_vector(3 downto 0)；
16         signal C2:std_logic_vector(5 downto 0)；
17
18   BEGIN
19
20   clkout＜=C2(0)
21
22   PROCESS(clock.reset_n)
23   BEGIN
24         IF(reset_n=′0′) THEN
25
26                 C1＜=′1001′；
27
28         ELSEIF(clock event AND clock=′1′)THEN
29
30                 IF(C2(0)=′1′)THEN
				
				<dp n="d8"/>
 1                    IF(C1=＂1111＂)THEN
 2                          C1＜=＂1001＂；
 3                    ELSE
 4                          C1＜=(C1(0)XOR C1(1)&amp;C1(3 downto 1)；
 5                    END IF；
 6              ELSE
 7                    C1＜=C1；
 8              END IF；
 9        ENDIF；
10   END PROCESS
11
12   PROCESS(clock,reset_n)
13   BEGIN
14
15        IF(reset_n=′0′)THEN
16
17             C2＜=＂000001＂；
18        ELSIF(clock＇event AND clock=′1′)THEN
19
20             IF(C1(0)=′0′AND C2=＂010000)THEN
21                   C2＜=＂000001＂；
22             ELSIF(C1(0)=′1′AND C2=＂100000＂)THEN
23                   C2＜=＂000001＂；
24             ELSE
25                   C2＜=C2(4 downto 0)&amp;′0′；
26      END IF；
27
28   END PROCESS；
29

Claims

1．一个设备，用于响应来自振荡器的一系列周期性脉冲产生一个脉冲时钟信号，该周期性脉冲具有一个振荡器频率，脉冲时钟信号具有一个等于振荡器频率除以一个带有分子和分母的分数的平均频率，包括：

a．一个计数电路，该电路具有一个等于分子的第一数目的状态并且能够根据检测来自振荡器的每个周期性脉冲改变状态；以及

b．一个装置，响应计数电路，用于在第一数目的状态的预选的第二数目期间确认多个准周期性脉冲，该第二数目等于分母，准周期性脉冲具有一个等于振荡器频率除以该分数的平均频率。

2．如权利要求1所述的设备，其中计数电路包括：

a．第一计数单元，具有第一种多个状态，响应来自振荡器的周期性脉冲和一个使能信号输入，用于产生第一种多个输出位，第一计数单元能够以第一预确定次序不断地递增经过第一种多个状态；

b．第二计数单元，具有第二种多个状态，响应来自振荡器的周期性脉冲和一个复位信号输入，用于产生第二输出位，第二计数单元能够以第二预确定次序不断地递增经过第二种多个状态；

第一计数单元响应第二计数单元的第二输出位以及

第二计数单元的复位信号输入响应第一种多个输出位中至少一个，使得在下列情况下第二计数单元复位到初始状态：

ⅰ．当振荡器信号被确认和第二计数单元计数经过第二种多个状态中每一个时；或者

ⅱ．当振荡器信号被确认和复位信号输入被确认以及第二计数单元已经递增经过第二种多个状态的一个预选择的数目时，使得每当振荡器信号和使能信号输入被确认时第一计数单元递增。

3．如权利要求2所述的设备，其中第一计数单元包括一个伪随机计数器。

4．如权利要求3所述的设备，其中伪随机计数器是一个具有四个输出位的四位伪随机计数器，当确认来自振荡器的周期性脉冲和使能信号输入时，顺序地递增经过下面的状态：1001；1100；0110；1011；0101；1010；1101；1110和1111。

5．如权利要求4所述的设备，其中第二计数单元包括一个移位寄存器。

6．如权利要求5所述的设备，其中移位寄存器是一个具有六个输出位的六位移位寄存器，当确认来自振荡器的周期性脉冲时，递增经过下面的状态：000001；000010；000100；001000；010000；100000。

7．如权利要求6所述的设备，其中伪随机计数器的输出位被分别表示为位a3，位a2，位a1，位a0，并且其中伪随机计数器的位a0耦合到移位寄存器的复位信号输入端，使得当伪随机计数器的位a0被确认时并且当移位寄存器是在状态010000时移位寄存器复位到状态000001。

8．如权利要求6所述的设备，其中移位寄存器的输出位被分别表示为位b5，位b4，位b3，位b2，位b1和位b0，并且其中移位寄存器的位b0耦合到伪随机计数器的使能信号输入端，使得仅仅当来自振荡器的周期性脉冲和移位寄存器的位b0被确认时伪随机计数器递增。

9．如权利要求8所述的设备，其中用于确认多个准周期性脉冲的装置包括一个信号驱动器，具有位b0作为它的输入，产生具有位b0的逻辑值的信号。

10．如权利要求2所述的设备，其中第二计数单元包括一个移位寄存器。

11．如权利要求2所述的设备，其中用于确认多个准周期性脉冲的装置包括一个译码器电路，响应来自第一计数单元的第一种多个输出位和来自第二计数单元的第二输出位，在第三数目的状态的一个预选择子集期间确认准周期性脉冲信号，使得准周期性脉冲信号具有一个等于振荡器频率除以一个分数的平均频率。

12．一个时钟分频器，用于从具有振荡器频率的振荡器信号分频周期性信号，包括：

a．第一计数单元，具有第一数目的状态，响应来自振荡器的振荡器输入和一个使能信号输入，用于产生第一种多个输出位，第一计数单元能够以第一预确定次序不断地递增经过第一种多个状态；

b．第二计数单元，具有第二数目的状态，响应来自振荡器的振荡器输入和一个复位信号输入，用于产生第二输出位，第二计数单元能够以第二预确定次序不断地递增经过第二种多个状态；

第一计数单元，响应第二计数单元的第二输出位以及

第二计数单元的复位信号输入，响应第一种多个输出位中至少一个，使得在下列情况下第二计数单元复位到初始状态：

ⅱ．当振荡器信号被确认和复位信号输入被确认以及第二计数单元已经递增经过第二种多个状态的一个预选择的数目时，并且

使得每当振荡器信号和使能信号输入被确认时第一计数单元递增，以及

使得结合的第一计数单元和第二计数单元具有一个预确定的第三种多个状态；以及

c．装置，响应来自第一计数单元的第一种多个输出位和来自第二计数单元的第二输出位，在第三数目的状态的一个预选择子集期间确认准周期性脉冲信号，使得准周期性脉冲信号具有一个等于振荡器频率除以一个分数的平均频率。

13．一种方法，用于响应来自振荡器的一系列周期性脉冲产生一个脉冲时钟信号，该周期性脉冲具有一个振荡器频率，该脉冲时钟信号具有一个等于振荡器频率除以一个带有分子和分母的分数的频率，包括步骤：

a．递增经过等于分子的第一数目的状态，每次递增发生在来自振荡器的周期性脉冲处；以及

b．在第一数目的状态的一个预选第二数目期间确认多个准周期性脉冲，该第二数目等于分母，其中准周期性脉冲具有至少两个不同持续时间的周期并且具有一个等于振荡器频率除以该分数的平均频率。