JP3450312B2 - 高速エラー検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、エラー警報の高速
出力（早出し）が可能なエラー検出回路に関し、特に、
複数チャンネルのデータ信号の誤り率の監視に適した高
速エラー検出回路に関する。

【０００２】

【従来の技術】従来、伝送装置の誤り率を検出して伝送
品質の劣化等を警報する警報装置として、複数の受信回
路からの受信信号を入力しそれぞれの信号の誤り率を検
出し、所定の閾値を越える誤り率が所定回数検出された
ときに警報信号を発生するエラー検出回路が知られてい
る（特許第２７５１９４５号）。

【０００３】図７は、このようなエラー検出回路の例を
示す図である。受信回路２１、２２毎に誤り検出回路２
３、２４を備え、それぞれの検出出力を誤り計数回路２
５、２６で計数し、計数値が所定数に達するとそれぞれ
の警報信号を出力する。このエラー検出回路では、誤り
計数回路２５、２６の計数結果を判定出力する動作タイ
ミングを与えるために、クロックを分周する単一の分周
回路２７を備えており、２つの誤り計数回路２５、２６
に一定周期で判定用のパルス信号ａを出力するように構
成している。

【０００４】このエラー検出回路は、誤り率判定用のパ
ルス信号ａを出力するために単一の分周回路を使用する
ことができる点で構成が簡略化されるが、警報信号の発
生が分周回路２７からのパルス信号ａの出力時点とな
り、誤り率が増加してから警報信号が発生するまでに時
間がかかるという難点がある。

【０００５】図８は、警報の早出しが可能なエラー検出
回路を示す図であり、図８（ａ）は全体構成、図８
（ｂ）はエラー検出回路のセット信号生成回路の構成例
である。また、図９は前記エラー検出回路の動作タイム
チャートを示す図である。

【０００６】図８（ａ）に示すように、エラー検出回路
は、分周回路３１、エラー数計数器３２、セット信号生
成回路３３及び段数計数器３４から構成され、前記セッ
ト信号生成回路３３はアンド回路３３１及びオア回路３
３２により構成される。この回路の各部機能及び動作は
以下のとおりである。

【０００７】分周回路３１は、基本クロックＳ３０を入
力し、所定分周比で分周した分周パルスＳ３１を出力
し、基本クロックＳ３０と分周パルスＳ３１はともに回
路動作を規定する信号としてセット信号生成回路３３を
動作させる。エラー数計数器３２は、受信信号からのエ
ラー数をデータ単位等で計数し計数値が所定の閾値を越
えた場合に計数結果がオーバーフロー（エラー信号）と
して、２値信号のハイレベル等を出力する。前記基本パ
ルスＳ３０は、前記エラー数を計数する期間に相当する
周期を有するパルス（ハイレベル）であり、セット信号
生成回路３３は出力のセット信号Ｓ３３として、分周パ
ルスＳ３１をオア回路３３２を介して常に出力するとと
もに、エラー数計数器３２の計数結果の信号Ｓ３２がハ
イレベルの場合にのみ基本パルスＳ３０をアンド回路３
３１及びオア回路３３２を介して出力する。

【０００８】ここでセット信号Ｓ３３は、エラー数計数
器３２に入力されオーバーフローによるハイレベルの出
力状態をリセットし、エラー数計数器３２が基本パルス
Ｓ３０の周期内の受信信号の誤り検出を繰り返すように
構成されている。また、セット信号Ｓ３３は分周回路３
１にも入力され分周動作（計数値）をリセットするよう
に構成されている。

【０００９】段数計数器３４は、セット信号生成回路３
３からセット信号Ｓ３３が発生した時点でエラー数計数
器３２がハイレベルを出力している場合にこれを計数
し、計数値が予め設定された閾値以上になると警報信号
を発生する。また、セット信号Ｓ３３が発生した時点で
エラー数計数器３２がハイレベルを出力していない場合
（ローレベルの場合）はその時点で計数値はリセットさ
れる。

【００１０】従って、段数計数器３４は、エラー数計数
器３２が基本パルスの周期内で計数するエラー数が所定
閾値を越える度に発生するハイレベルを計数し、その個
数が前記閾値に達すると警報信号を発生するから、警報
信号の発生時点は基本パルスＳ３０の出力時点となり、
分周パルスＳ３１の出力時点まで警報信号の発生が遅延
することはない。

【００１１】次に、図８に示すエラー検出回路の動作を
図９に示す動作タイムチャートの例で説明する。同図の
例では分周回路３１の分周比１／４、エラー数計数器３
２のエラー数の閾値４、段数計数器３４の閾値は３とし
ており、エラーＡの発生状況は分周パルスＳ３１の最初
に示すパルスの直前に４個、前記パルスの直後に４個、
その後４個以下（２個が２回）の例を示している。

【００１２】エラー数計数器３２は最初の４個のエラー
Ａにより信号Ｓ３２をハイレベルとし、セット信号生成
回路３３は、アンド回路３３１により基本パルスを出力
する。当該基本パルスにより信号Ｓ３２のハイレベルを
段数計数器３４が計数する（計数値１）とともに、エラ
ー数計数器３２及び分周回路３１はリセットされる。エ
ラーＡの次の４個のエラーによる動作も同様であり、エ
ラー数計数器３２はハイレベルを出力し段数計数器３４
はこれを計数し（計数値２）、エラー数計数器３２及び
分周回路３１はリセットされる。その後のエラーＡは基
本パルス周期内で４個未満（２個が２回）のエラーであ
り、分周回路３１が次の分周パルスを出力するまでに合
計４個となるので、エラー数計数器３２は合計４個にな
った時点で信号Ｓ３２をハイレベルとし、段数計数器３
４はこれを計数し（計数値３）、閾値３以上となり警報
を出力する。なお、最後のエラーの計数において合計が
４個未満の場合には、２番目の分周パルスＳ３１が信号
Ｓ３３に生じ、分周回路３１及び段数計数器３４はリセ
ットされる。

【００１３】

【発明が解決しようとする課題】前述のように、図７に
示す従来のエラー検出回路は、分周回路は複数のエラー
検出回路に１個設ければよいという利点を有するもの
の、警報の発生時点に遅延が生じることが避けられない
ものである。また、図８に示すエラー検出回路において
は、遅延が生じない警報信号の発生が可能であるが、セ
ット信号Ｓ３３により分周回路３１をリセットすること
を必須とする原理に基づくものであるから、この回路原
理ではエラー検出回路数だけ、つまり警報対象のチャン
ネル数と同数の分周回路を設けることが必要であり、回
路が複雑化し、高コスト化するという問題がある。 （目的）本発明の目的は、複数チャンネルのデータ信号
を監視対象としエラーに対して警報を直ちに送出するこ
とが可能であり、小さい回路規模で構成することが可能
な高速エラー検出回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明は、監視対象のデ
ータ信号として複数チャンネルが存在するシステム構成
において小さい回路規模で実現可能な高速エラー検出回
路に関するものである。

【００１５】本発明の高速エラー検出回路は、基本パル
スと該基本パルスの分周パルスとにより動作し、基本パ
ルスの周期内のデータ信号のエラー数を計数して所定数
以上のエラー数によりエラー信号を出力するエラー数計
数器（図１の１２）と、前記エラー信号を計数して所定
数以上のエラー信号によりエラーを検出する段数計数器
（図１の１４）とからなるデータ信号の高速エラー検出
回路であって、前記基本パルス及び分周パルスを入力
し、前記エラー信号の発生時の基本パルスを出力すると
共に、前記分周パルスの内、前記基本パルスの出力後の
所定数の分周パルスのみを禁止（図２の１３２）して出
力するセット信号生成回路（図１の１３）と、前記段数
計数器は前記セット信号生成回路の出力により前記エラ
ー信号が発生した場合に当該エラー信号を計数し、エラ
ー信号が発生しない場合に計数をリセットし、エラー数
計数器は前記セット信号生成回路の出力により計数をリ
セットすることを特徴とする。前記エラー数計数器、前
記セット信号生成回路及び前記段数計数器は、複数チャ
ンネルのデータ信号に対応してそれぞれ設けられ、前記
分周パルスは、前記基本パルスを入力する単一の分周回
路（図１の１１）により供給されることを特徴とする。

【００１６】前記セット信号生成回路は、前記分周パル
スにより一方の論理状態となり、前記基本パルスとエラ
ー信号の論理積出力により他方の論理状態となるフリッ
プフロップ回路を備え、前記フリップフロップ回路（図
２の１３５）の出力とにより、前記分周パルスの出力を
禁止（図２の１３２）することを特徴とする。又は、前
記セット信号生成回路は、前記分周パルスを遅延する遅
延手段（図２の１３４）と、前記遅延手段の出力をセッ
ト端子に入力し、前記基本パルスとエラー信号の論理積
（図２の１３１）出力をリセット端子に入力するセット
・リセット型フリップフロップ回路（図２の１３５）
と、前記分周パルスと前記セット・リセット型フリップ
フロップ回路の出力とを入力する論理積回路（図２の１
３２）と、前記各論理積回路の出力を入力とする論理和
回路（図２の１３３）とを有することを特徴とし、ま
た、前記遅延手段は、前記分周パルスを入力とするクロ
ック同期動作の遅延フリップフロップ回路（図２の１３
４）で構成されたことを特徴とする。

【００１７】本発明の分周パルスＳ１１は、目的とする
エラー検出閾値のカウント時間に相当する周期に設定さ
れ、基本パルスは警報発出の早出し時間に相当する周期
に設定される。セット信号生成回路１３は基本パルスの
周期において、エラー数の計数結果が閾値以上である場
合はセット信号Ｓ１３を出力し、段数計数部１４をカウ
ントアップすることにより警報の早出しを行うと同時
に、エラー数計数器をリセットする。エラー数の計数結
果が閾値未満である場合は、セット信号Ｓ１３を出力せ
ずにエラー数計数器１２はカウントを継続する。また、
分周パルスＳ１１が入力された時点で、分周パルスＳ１
１の過去１周期内で、セット信号Ｓ１３が出力されてい
た場合は、エラー数計数器１２をリセットした時点から
分周パルスＳ１１の１周期分経過していないことになる
ため、セット信号Ｓ１３は出力しない。逆に、分周パル
スＳ１１の過去１周期内でセット信号Ｓ１３を出力して
いない場合は、分周パルスＳ１１のタイミングでセット
信号Ｓ１３を出力しエラー計数器１２をリセットする
（図１〜図６）。

【００１８】

【発明の実施の形態】次に、本発明の警報の早出しが可
能な高速エラー検出回路の一実施の形態について図面を
参照して説明する。図１、図２は、本実施の形態の構成
を示す図であり、図３〜図６はその動作を示すタイムチ
ャートである。

【００１９】（構成の説明）本実施の形態は、エラー監
視対象のデータ信号に対応する複数の警報回路１Ａ、１
Ｂと、リセット信号の入力構成を有しない各警報回路１
Ａ、１Ｂと独立した単一の分周回路１１とから構成され
る。

【００２０】各警報回路１Ａ、１Ｂは、それぞれエラー
数計数器１２、セット信号生成回路１３及び段数計数器
１４から構成されている。本実施の形態の各警報回路１
Ａ、１Ｂの構成及び機能は何れも同一であり、以下これ
らの説明を警報回路１Ａについて行う。

【００２１】エラー数計数器１２は、例えば受信信号の
データ単位で発生するエラーＡを入力し、当該データ単
位等のそれぞれのエラー数を計数し、エラー数の計数結
果（計数値）が所定の閾値を超えるとオーバーフロー
（エラー信号）として２値論理信号のハイレベル等を出
力する。

【００２２】前記分周回路１１は、データ単位等のエラ
ー数を計数する期間に相当する周期の基本パルスＳ１０
を入力し、所定の分周比１／ｎで分周した分周パルスＳ
１１を出力する。

【００２３】セット信号生成回路１３は、基本パルスＳ
１０、分周パルスＳ１１及びエラー数計数器１２の出力
の信号Ｓ１２を入力し、分周パルスＳ１１の隣接する分
周パルス周期内における基本パルスＳ１０のパルス発生
時点で信号Ｓ１２がハイレベルの状態のときのみ、当該
基本パルスをセット信号Ｓ１３として出力し、隣接する
分周パルスの周期内で一度でも前記基本パルスＳ１０を
セット信号Ｓ１３として出力した場合には隣接する分周
パルスの後部の分周パルスのみをセット信号Ｓ１３への
出力を禁止する動作を行う。

【００２４】図２は、セット信号生成回路１３の構成例
を示す図である。アンド回路（論理積回路）１３１、１
３２、オア回路（論理和回路）１３３、遅延フリップフ
ロップ回路（Ｄ型フリップフロップ回路）１３４及びセ
ット・リセット型フリップフロップ回路（ＳＲフリップ
フロップ回路）１３５から構成されている。

【００２５】アンド回路１３１は、信号Ｓ１２及び基本
パルスＳ１０を入力とし、信号Ｓ１２がハイレベルのと
き基本パルスＳ１０を通過させる。Ｄ型フリップフロッ
プ１３４は、分周パルスＳ１１をそのパルス幅の周期を
もつクロックによりラッチする動作を行い、分周パルス
Ｓ１１を前記クロックの１周期（分周パルス幅）分遅延
させて出力する機能を有する。ＲＳフリップフロップ１
３５は、前記遅延した分周パルスの前縁（遅延前の分周
パルスの後縁）でセットされ、アンド回路１３１の出力
によりリセットされる動作を行う。アンド回路１３２
は、ＲＳフリップフロップ１３５の出力がハイレベルの
場合に分周パルスを通過させる。そして、オア回路１３
３はアンド回路１３１、１３２の何れの出力をも通過さ
せる。

【００２６】セット信号生成回路１３の基本動作として
は、基本パルスＳ１０が入力された時点で、信号Ｓ１２
がハイレベル（エラー信号）である場合は、基本パルス
Ｓ１０をセット信号Ｓ１３に出力し、同時にＲＳフリッ
プフロップ１３５をリセットする。分周パルスＳ１１が
入力された時点で、ＲＳフリップフロップ１３５がセッ
ト状態の場合は分周パルスＳ１１をセット信号Ｓ１３と
して出力し、逆にＲＳフリップフロップ１３５がリセッ
ト状態の場合はセット信号Ｓ１３としての出力を禁止す
る動作を行う。

【００２７】セット信号生成回路１３の信号Ｓ１３は、
エラー数計数器１２のオーバーフロー（ハイレベル）を
リセットする（ローレベルにする）ようにエラー数計数
器１２に入力されており、エラー数計数器１２は基本パ
ルスの周期内における受信信号の誤り検出を繰り返し、
エラー数の計数結果を基本パルスの周期で信号Ｓ１２に
出力する。

【００２８】段数計数器１４にはセット信号Ｓ１３と信
号Ｓ１２が入力されており、セット信号Ｓ１３に基本パ
ルス又は分周パルスが出力されたとき、信号Ｓ１２がハ
イレベル（エラー信号）の場合にこれを計数（段数とし
てカウントアップ）し、また、信号Ｓ１２がローレベル
の場合に、その計数値を０リセットし、更に、計数値
（段数）が所定閾値をに達すると警報Ａを発生する機能
を有する。また、エラー数計数器１２にはリセット用と
してセット信号Ｓ１３が入力されており、セット信号Ｓ
１３がハイレベルのとき、その計数値は０にリセットさ
れる。

【００２９】（動作の説明）次に、図３〜図６に示す動
作タイミングチャートを参照して本実施の形態の動作に
ついて説明する。同図の回路設定条件の例は図８に示す
従来例と同様であり、分周回路１１は１／４分周、エラ
ー数計数器１２のエラー数の閾値は４、段数計数器３４
の警報の閾値は３である。

【００３０】エラーの発生状況に関連して、エラー数計
数器１２の（１）エラー信号の発生なし、（２）分周パ
ルス周期内で３回のエラー信号の発生、及び（３）分周
パルスに跨る３回のエラー信号の発生（分周パルスＳ１
１の直前に４個、直後に４個、その後４個以下（２個が
２回））の各例で説明する。

【００３１】（１）エラー信号（オーバーフロー）の発
生なし（図３、４） 図３は、基本パルスＳ１０の周期内におけるエラーＡの
数が３個以下のエラー発生状況を継続する場合である。
エラー数計数器１２はオーバーフローすることが無く、
セット信号生成回路１３のＳＲフリップフロップ回路１
３５は、Ｄ型フリップフロップ回路１３４により１クロ
ック周期遅れた分周パルスによりリセット状態（ＦＦ−
Ｑ出力がハイレベル）にあり、分周パルスＳ１１のみが
アンド回路１３２及びオア回路１３３を通過してセット
信号Ｓ１３として出力し、段数計数器１４はセット信号
Ｓ１３（分周パルスＳ１１）によりリセット（計数値
０）を繰り返す動作を行う。

【００３２】図４は、基本パルスＳ１０の周期内に１回
のオーバーフローのエラーＡを発生する場合である。４
個のエラーが分周パルスの直前に発生しており、エラー
数計数器１２は信号Ｓ１２をハイレベルとし、セット信
号生成回路１３は、アンド回路１３１を介して基本パル
スをセット信号Ｓ１３として出力する。当該セット信号
Ｓ１３により、段数計数器１４は信号Ｓ１２の前記ハイ
レベルを計数し（計数値１）、エラー数計数器１２及び
分周回路１１はリセットされる。この動作でＳＲフリッ
プフロップ回路１３５は一旦リセットされるがその直後
にＤ型フリップフロップ回路１３４からの１クロック周
期遅延した分周パルスにより再度セット状態に戻る。そ
の後第２の分周パルスまでは４個以上のエラーＡは発生
していないので、セット信号生成回路１３は、基本パル
スＳ１０を出力せずに第２の分周パルスを出力し、段数
計数器１４は計数値が０にリセットされる。

【００３３】（２）分周パルス周期内で３回のエラー信
号の発生（図５） エラー数計数器１２は４個のエラーＡにより信号Ｓ１２
をハイレベルとし、セット信号生成回路１３は、アンド
回路１３１を介して基本パルスをセット信号Ｓ１３とし
て出力する。当該セット信号Ｓ１３により、段数計数器
１４は信号Ｓ１２の前記ハイレベル出力を計数し（計数
値１）、エラー数計数器１２及び分周回路１１はリセッ
トする。後続する２回の４個のエラーＡについてもそれ
ぞれ同様に動作し、段数計数器１４はエラー数計数器１
２のハイレベル出力の計数とエラー数計数器１２及び分
周回路１１のリセット動作を繰り返し、計数値３で警報
Ａを出力する。なお、ＳＲフリップフロップ回路１３５
は、信号Ｓ１２の最初のハイレベル時のアンド回路１３
１の出力でリセット状態になり、図示しない後続の分周
パルスＳ１１でセット状態に戻る。

【００３４】（３）分周パルスに跨る３回のエラー信号
の発生（図６） エラー数計数器１２は最初の４個のエラーＡにより信号
Ｓ１２をハイレベルとし、セット信号生成回路１３は、
アンド回路１３１を介して基本パルスをセット信号Ｓ１
３として出力する。当該セット信号Ｓ１３により、段数
計数器１４は信号Ｓ１２の前記ハイレベル出力を計数し
（計数値１）、エラー数計数器１２及び分周回路１１は
リセットする。次の４個のエラーＡによる動作も同様
に、エラー数計数器１２は信号Ｓ１２をハイレベルと
し、段数計数器１４はこれを計数し（計数値２）、エラ
ー数計数器１２及び分周回路１１はリセットする。その
後のエラーＡは基本パルス周期内で４個未満（２個が２
回）のエラーであり、分周回路１１が次の分周パルスを
出力するまでに合計４個となっているので、エラー数計
数器１２は合計４個になった時点で信号Ｓ１２をハイレ
ベルとし、段数計数器１４はこれを計数し（計数値
３）、閾値３となり警報Ａを出力する。なお、最後のエ
ラーの合計が４個未満の場合には、エラー数計数器１２
は計数値が４未満であるから信号Ｓ１２はローレベル状
態にあり、２番目の分周パルスが信号Ｓ１２に生じたと
き段数計数器１４は計数値０にリセットされ、分周回路
１１及び段数計数器１４もリセットする。

【００３５】前述のように本実施の形態の高速エラー検
出回路は、基本パルスの周期内でデータ信号に所定の閾
値以上のエラー数が発生した場合は、セット信号生成回
路１３はセット信号Ｓ１３を出力し、段数計数器１４は
これをカウントアップする。この結果、基本パルスの周
期内で３回のエラー信号が出力する場合、分周パルス時
点で警報を出力する図７に示すエラー検出回路に比べ
て、段数計数器１４の閾値までの計数時間で警報を出力
することが可能であり、最大で｛（１／分周比）−１｝
×閾値数×基本パルス周期だけ短い時間で警報を発生す
ることができる。

【００３６】エラーＡのエラー数が基本パルスの時間内
で閾値に達していない場合（例えば、図３、４）は、基
本パルスＳ１０はセット信号Ｓ１３として出力されず、
分周パルスＳ１１だけがセット信号Ｓ１３として出力さ
れ、段数計数器１４の計数がリセットされる。

【００３７】分周パルスＳ１１の周期内（区間内）にお
いて、基本パルスの周期内でエラーＡのエラー数が閾値
に達する区間が存在し（例えば、図６において段数計数
器のカウント値が２になる部分）、且つ、分周パルスＳ
１１の発生タイミングに跨ってエラーＡの数が閾値に達
した場合（図６においてエラー数計数器がエラー信号を
検出した場合）は基本パルスＳ１０をセット信号Ｓ１３
に出力し、ＲＳフリップフロップ回路がリセットされる
ので、段数計数器１４は次の分周パルス以降も計数値を
更新してエラー警報を出力する。

【００３８】つまり、分周パルスＳ１１の周期内でエラ
ー数計数器１２が一旦その閾値に達する（オーバーフロ
ーする）と、後部の分周パルス（第２番目の分周パル
ス）でエラー数計数器１２及び段数計数器１４がリセッ
トされないので、エラー数計数器１２は第２番目の分周
パルス以降のエラーＡのエラー数を継続して計数してエ
ラーを検出するので、近い時間帯で発生するエラー信号
に対して警報信号の早出しが可能となる。

【００３９】なお、前記実施の形態では、セット信号生
成回路１３が分周パルスＳ１１をセット信号Ｓ１３とし
て出力しないのは第２番目の分周パルスのみであり、図
示しない第３番目の分周パルスは出力され（第２番目の
分周パルスの後縁時点でＲＳフリップフロップ回路がセ
ットされるため）、該第３番目の分周パルスによりエラ
ー数計数器１２及び段数計数器１４はリセットされ、新
たなエラー検出サイクルに入る。

【００４０】（他の実施の形態）以上の実施の形態で
は、セット信号生成回路は、ＲＳフリップフロップ回路
を使用してエラー数計数器１２が一旦閾値に達する（オ
ーバーフローする）と、後続の最初の分周パルスのみを
セット信号Ｓ１３として出力することを禁止するように
構成しているが、前記閾値に達したときトリガされる単
安定回路（単安定マルチ）等を使用して後続の１ないし
複数の分周パルスの出力を禁止するように構成すること
ができ、このようにすることにより警報信号の一層の早
出しが可能となる。

【００４１】また、前記実施の形態では、エラー検出の
閾値（例えば４）を１つにした例を説明しており、この
場合は分周回路は単一の回路で実現されるが、伝送装置
ではエラー検出の閾値は１＊１０^−３〜１＊１０^−５の
範囲、或いは、１＊１０^−５〜１＊１０^−９の範囲など
３種類以上とすることが必要となるのが一般的であり、
そのような場合の実施の形態として分周回路１１は検出
する閾値の数分だけ設けることにより構成することが可
能である。

【００４２】なお、監視対象のチャンネル数は２チャン
ネルの例を示しているが、３チャンネル以上とすること
が可能であることは云うまでもない。

【００４３】

【発明の効果】本発明によれば、エラー検出動作に使用
する基本パルスの分周パルスに対し、リセット等の帰還
制御を行うことなくエラー警報の早出しを可能としてお
り、この結果、前記両パルスの供給をエラー検出部とは
独立した回路から供給する構成を有するものであるか
ら、エラー監視対象となるデータ信号のチャンネル数に
拘わらず、分周パルスを供給するための分周回路は単一
構成で実現することが可能である。従って、チャンネル
数の多いシステム構成においてもエラー監視の回路構成
を簡略化することができ、回路規模が小さく低コストの
エラー検出回路を実現することが可能である。

【図面の簡単な説明】

【図１】 本発明の高速エラー検出回路の一実施の形態
の構成を示す図である。

【図２】 セット信号生成回路の構成例を示す図であ
る。

【図３】 本実施の形態のエラーがない場合の動作タイ
ミングチャートを示す図である。

【図４】 ３回以下のオーバーフローの動作タイムチャ
ートを示す図である。

【図５】 分周パルス周期内で３回オーバーフローする
場合の動作タイムチャートを示す図である。

【図６】 分周パルスに跨って３回オーバーフローする
場合の動作タイムチャートを示す図である。

【図７】 従来例を示す図である。

【図８】 他の従来例を示す図である。

【図９】 図８の従来例の動作タイムチャートを示す図
である。

【符号の説明】

１１、２７、３１ 分周回路 １２、３２ エラー数計数器 １３、３３ セット信号生成回路 １４、３４ 段数計数器 ２１、２２ 受信回路 ２３、２４ 誤り検出回路 ２５、２６ 誤り計数回路 １３１、１３２、３３１ アンド回路（論理積回路） １３３、３３２ オア回路（論理和回路） １３４ 遅延フリップフロップ回路（Ｄ型フリップフロ
ップ回路） １３５ セット・リセット型フリップフロップ回路（Ｒ
Ｓフリップフロップ回路）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−164549（ＪＰ，Ａ) 特開 平５−268193（ＪＰ，Ａ) 特開 平６−205052（ＪＰ，Ａ) 特開 平１−112833（ＪＰ，Ａ) 特開 昭60−187150（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 基本パルスと該基本パルスの分周パルス
   とにより動作し、基本パルスの周期内のデータ信号のエ
   ラー数を計数して所定数以上のエラー数によりエラー信
   号を出力するエラー数計数器と、前記エラー信号を計数
   して所定数以上のエラー信号によりエラーを検出する段
   数計数器とからなる高速エラー検出回路であって、 前記基本パルス及び分周パルスを入力し、前記エラー信
   号の発生時の基本パルスを出力すると共に、前記分周パ
   ルスの内、前記基本パルスの出力後の所定数の分周パル
   スのみを禁止して出力するセット信号生成回路と、前記
   段数計数器は前記セット信号生成回路の出力により前記
   エラー信号が発生した場合に当該エラー信号を計数し、
   エラー信号が発生しない場合に計数をリセットし、エラ
   ー数計数器は前記セット信号生成回路の出力により計数
   をリセットすることを特徴とする高速エラー検出回路。
2. 【請求項２】 前記エラー数計数器、前記セット信号生
   成回路及び前記段数計数器は、複数チャンネルのデータ
   信号に対応してそれぞれ設けられ、前記分周パルスは、
   前記基本パルスを入力する単一の分周回路により供給さ
   れることを特徴とする請求項１記載の高速エラー検出回
   路。
3. 【請求項３】 前記セット信号生成回路は、前記分周パ
   ルスにより一方の論理状態となり、前記基本パルスとエ
   ラー信号の論理積出力により他方の論理状態となるフリ
   ップフロップ回路を備え、前記フリップフロップ回路の
   出力とにより、前記分周パルスの出力を禁止することを
   特徴とする請求項１又は２記載の高速エラー検出回路。
4. 【請求項４】 前記セット信号生成回路は、前記分周パ
   ルスを遅延する遅延手段と、前記遅延手段の出力をセッ
   ト端子に入力し、前記基本パルスとエラー信号の論理積
   出力をリセット端子に入力するセット・リセット型フリ
   ップフロップ回路と、前記分周パルスと前記セット・リ
   セット型フリップフロップ回路の出力とを入力する論理
   積回路と、前記各論理積回路の出力を入力とする論理和
   回路とを有することを特徴とする請求項１又は２記載の
   高速エラー検出回路。
5. 【請求項５】 前記遅延手段は、前記分周パルスを入力
   とするクロック動作の遅延フリップフロップ回路で構成
   されたことを特徴とする請求項４記載の高速エラー検出
   回路。