JP2707981B2 - 通信制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＳＭＡ／ＣＤ方式の
データ通信を行う通信装置に用いられ、通信制御を行う
ためのシングルチップマイクロコンピュータからなる通
信制御装置に関する。

【０００２】

【従来の技術】従来より、通信線の電圧レベルを外部か
らの送信データに応じて所定のロウレベルとハイレベル
との間で変化させることにより通信線に通信信号（送信
データ）を送出する送信回路と、通信線を介して伝送さ
れてきた通信信号を受信する受信回路と、上記送信回路
に送信すべき送信データを出力すると共に上記受信回路
からの受信信号を入力して、通信制御のための各種処理
を行う通信制御装置と、を夫々備えた複数の通信装置
を、１つの通信線で接続したＣＳＭＡ／ＣＤ方式の通信
システムが知られている。

【０００３】こうしたＣＳＭＡ／ＣＤ方式の通信システ
ムでは、各通信装置が、通信線に他の通信装置からの送
信データが流れていないときに送信を開始し、送信デー
タの送信中には、自己の送信データと他の通信装置から
の送信データとの通信線上での衝突を監視して、衝突を
検出すると所定条件が成立するまで送信を停止する。

【０００４】また、上記のようなＣＳＭＡ／ＣＤ方式で
は、送信データ衝突時にデータを送信していた全ての通
信装置が送信を停止してしまうため、近年では、通信線
にデータが流れていないときの通信線の電圧レベル（以
下、パッシブレベルという）に対応する方のデータを優
先順位の低いデータとし、その逆の電圧レベル（以下、
ドミナントレベルという）に対応する方のデータを優先
順位の高いデータとして、送信データの衝突時に、優先
順位の低いデータを送信している通信装置が送信を停止
し、優先順位の高いデータを送信している通信装置が送
信を継続する、といった所謂非破壊的アービットレーシ
ョン（調停）機能を付加した通信システムも考えられて
いる。

【０００５】そして、このような通信を行う通信方式で
は、自己が出力した送信データが通信線上に流れている
か否かをデータの１ビット毎に確認し、自己が出力した
データと同一のデータが通信線上に流れていなければ送
信を中止する。一方、この種の通信装置は、各自に備え
た基本クロックに基づいて、送信タイミングを決定する
ためのデータの１ビット時間や、データ１ビットの開始
から受信信号をサンプリングするまでの時間等、全ての
時間を計時しているため、各通信装置が送信データを変
化させるタイミング及び受信信号のサンプリングを行う
タイミングには、次第にずれが生じてくる。そして、こ
のずれが大きくなると、各通信装置から夫々出力される
送信ビットに相対的なずれが生じてしまい、上記のよう
な１ビット毎の非破壊的アービットレーション機能を実
現することができなくなる。

【０００６】そこで従来より、送信中の通信装置は、受
信信号にエッジが発生したことを検出すると同時に次の
送信データを出力し、また、全ての通信装置は、受信信
号のエッジ検出時を基準として、データ１ビット時間の
計時及びデータ１ビットの開始から受信信号をサンプリ
ングするまでの時間の計時を、再度やり直すように規定
している。これにより、複数の通信装置が通信線上にデ
ータを送出している場合に、より早く送信を行った（送
信データを変化させた）通信装置の動作タイミングに、
他の通信装置の送受信タイミングを同期させ、各通信装
置間での動作タイミングが次第にずれてしまうことを防
止できる。尚、以下、この方式を調歩同期式という。

【０００７】一方、上記調歩同期式のような非破壊的ア
ービットレーション機能を付加した通信を実現するため
の通信装置には、上述のような通信制御を行うための通
信制御装置として、シングルチップマイクロコンピュー
タ（以下、単にマイクロコンピュータともいう）が使用
されている。

【０００８】一般的に、この種のマイクロコンピュータ
には、図１１に示すように、ＣＰＵ７１，ＲＯＭ７３，
ＲＡＭ７５を始め、システムクロックによって常時駆動
されるカウンタ７７と、ＣＰＵ７１によって任意の値が
セットされる少なくとも２つの第１及び第２コンペアレ
ジスタ７９，８１と、カウンタ７７のカウント値と第１
コンペアレジスタ７９の値とが一致すると、ＣＰＵ７１
に対して第１タイマ割込信号をＩ１出力する第１比較器
８３と、同じくカウンタ７７のカウント値と第２コンペ
アレジスタ８１の値とが一致すると、ＣＰＵ７１に対し
て第２タイマ割込信号Ｉ２を出力する第２比較器８５
と、外部に設けられた受信回路（図示せず）からの受信
データにエッジが発生したことを検出するとＣＰＵ７１
に対してエッジ割込信号ＩＥを出力するエッジ検出器８
７と、エッジ割込信号ＩＥが出力された時点のカウンタ
７７のカウント値を格納するエッジ検出時間格納レジス
タ８９と、送信すべき送信データがＣＰＵ７１によって
書き込まれる送信データレジスタ９１と、第１比較器８
３から第１タイマ割込信号Ｉ１が出力されると、送信デ
ータレジスタ９１に書き込まれた送信データをラッチし
て、その送信データを外部に設けられた送信回路（図示
せず）に出力する送信バッファ回路９３と、が内蔵され
ている。

【０００９】そして、このようなマイクロコンピュータ
を用いて、調歩同期式の通信プロトコル（通信規約）を
実現するためには、ＣＰＵ７１に、上記各割込信号Ｉ
１，Ｉ２，ＩＥに夫々対応した割込処理にて、下記のよ
うな処理を実行させることが考えられる。

【００１０】（１）第１タイマ割込信号Ｉ１の出力時に
実行する第１タイマ割込処理にて、第１コンペアレジス
タ７９の値に、データ１ビット時間に対応する値Ｎ１を
加算して、１ビット時間経過後に再び第１タイマ割込信
号Ｉ１が出力されるようにすると共に、上記１ビット時
間よりも予め短く設定されたサンプリング時間に対応す
る値Ｎ２と現在のカウンタ７７の値Ｎｃとを加算した値
を、第２コンペアレジスタ８１にセットして、そのサン
プリング時間経過後に第２タイマ割込信号Ｉ２が出力さ
れるようにする。

【００１１】尚、第１比較器８３から第１タイマ割込信
号Ｉ１が出力されると、そのとき送信データレジスタ９
１に格納されている送信データが、送信バッファ回路９
３によって外部の送信回路へ出力される。そして、送信
回路が、そのデータに応じて通信線の電圧レベルをロウ
レベルからハイレベルへ或いはハイレベルからロウレベ
ルへと変化させることにより、送信データに対応した通
信信号が通信線に送出される。

【００１２】（２）第２タイマ割込信号Ｉ２の出力時に
実行する第２タイマ割込処理にて、次に送信すべきデー
タを送信データレジスタ９１に書き込んでおく。また、
受信データのサンプリングを行い、今回サンプリングし
たデータと自己が現在送出している送信データとが一致
していなければ、送信停止のための処理を行う。

【００１３】（３）エッジ割込信号ＩＥに応じて実行す
るエッジ割込処理にて、送信バッファ回路９３をソフト
的に作動させて、送信データレジスタ９１に格納されて
いる送信データを外部の送信回路に出力させる。また、
そのときエッジ検出時間格納レジスタ８９に格納された
値Ｎｅと上記値Ｎ１とを加算した値を、第１コンペアレ
ジスタ７９にセットして、エッジ検出時点から１ビット
時間経過後に第１タイマ割込信号Ｉ１が出力されるよう
にすると共に、そのときエッジ検出時間格納レジスタ８
９に格納された値Ｎｅと上記値Ｎ２とを加算した値を、
第２コンペアレジスタ８１にセットして、エッジ検出時
点からサンプリング時間経過後に第２タイマ割込信号Ｉ
２が出力されるようにする。

【００１４】そして、このようなマイクロコンピュータ
を用いた場合には、図１２の実線で示すように、通信信
号の１ビット時間Ｔｂｉｔが経過する毎に、第１比較器
８３から第１タイマ割込信号Ｉ１が出力され、その各時
点からサンプリング時間Ｔｓａｍが経過する毎に、第２
比較器８５から第２タイマ割込信号Ｉ２が出力されてＣ
ＰＵ７１が第２タイマ割込処理を実行する。

【００１５】よって、１ビット時間Ｔｂｉｔが経過して
第１タイマ割込信号Ｉ１が出力される毎に、その各直前
のＣＰＵ７１による第２タイマ割込処理によって送信デ
ータレジスタ９１にセットされた送信データが、送信バ
ッファ回路９３によってハード的に外部の送信回路へ出
力され、このような送信動作が行われた直後のＣＰＵ７
１による第２タイマ割込処理にて、受信データと現在送
信中の送信データとの比較が行われて、両データが不一
致の場合には送信動作が停止される。尚、図１２は、送
信データと受信データとが一致しており、送信を継続し
て行う場合を表している。

【００１６】一方、当該装置よりも他の通信装置の方が
早く送信データを変化させた場合について説明すると、
サンプリングポイントよりも早く他の通信装置が送信デ
ータを変化させることは通信成立の前提上あり得ないた
め、この場合には、図１２の一点鎖線で例示するよう
に、第２タイマ割込信号Ｉ２が出力されてから次の第１
タイマ割込信号Ｉ１が出力されるまでの間に、受信信号
にエッジ（図１２においてはハイレベルからロウレベル
への立ち下がりエッジ）が発生することとなる。

【００１７】すると、このタイミングでエッジ割込信号
ＩＥが出力されてＣＰＵ７１にてエッジ割込処理が実行
され、その直前の第２タイマ割込処理によって送信デー
タレジスタ９１にセットされている送信データがソフト
的に送信回路に出力される。そしてこの場合には、上述
したようにエッジ割込処理によって第１及び第２コンペ
アレジスタ７９，８１の値が更新されるため、その後
は、このエッジ検出時を基準として第１及び第２タイマ
割込信号Ｉ１，Ｉ２が出力され、これによって、より早
く送信データを変化させた通信装置の動作タイミング
に、自己の動作タイミングが同期することとなる。

【００１８】

【発明が解決しようとする課題】ところで、上記従来の
マイクロコンピュータでは、受信信号のエッジ検出時
に、ＣＰＵによるエッジ割込処理によって送信データの
出力を行うようにしているため、第２タイマ割込信号Ｉ
２が出力されてＣＰＵ７１が第２タイマ割込処理の実行
を未だ終了していない時に、受信信号にエッジが発生し
た場合には、ＣＰＵ７１は、エッジ割込処理を即座に実
行することができず、この結果、次の送信データを出力
するのに遅れが生じてしまう。

【００１９】つまり、通信制御装置として上記従来のマ
イクロコンピュータを用いた場合には、受信信号のエッ
ジを検出すると同時に送信を行うことができない場合が
ある。そして、このようにエッジに同期した送信を行う
ことができないため、以下のような問題が発生する。

【００２０】例えば図１３に示すように、通信線の電圧
レベル（バス波形）が現在ハイレベルであり、現在送信
中の通信装置（以下、ユニットともいう）ａが次にロウ
レベルの送信データを出力しようとしている際に、時刻
ｔ１から時刻ｔ２にかけてロウレベルのノイズが発生し
た場合について考える。

【００２１】現在送信中のユニットａが時刻ｔ１でエッ
ジを検出し、その時点が第２タイマ割込処理の実行中で
あったとすると、ユニットａは、第２タイマ割込処理の
実行が終了するまでの時間Ｔだけ遅れてロウレベルのデ
ータを出力することとなる。よって、図１３に示すよう
に、通信線の電圧レベルは時刻ｔ３で再びロウレベルに
変化する。

【００２２】すると、受信回路のフィルタ時間が比較的
大きなユニットｂでは、時刻ｔ１から時刻ｔ２までのノ
イズがフィルタによって除去されて、時刻ｔ３で立ち下
がりエッジを検出することとなる。一方、受信回路のフ
ィルタ時間が上記ノイズの幅よりも小さく且つ時刻ｔ２
から時刻ｔ３までの時間よりも大きなユニットｃでは、
時刻ｔ１で立ち下がりエッジを検出することとなる。ま
た、受信回路のフィルタ時間が時刻ｔ２から時刻ｔ３ま
での時間よりも小さなユニットｄでは、時刻ｔ１，ｔ
２，ｔ３の各時点で立ち下がり又は立ち上がりエッジを
検出することとなる。

【００２３】この結果、各ユニットａ〜ｄでのエッジ同
期のタイミングがずれてしまい、その後、同一レベルの
送信データが連続した場合には、各ユニットａ〜ｄ間の
サンプリングタイミングのずれによって通信に異常をき
たす虞が発生する。本発明は、こうした問題に鑑みなさ
れたものであり、通信線に接続された全ての通信装置を
確実に同期して作動させることのできる、シングルチッ
プマイクロコンピュータからなる通信制御装置を提供す
ることを目的としている。

【００２４】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の本発明は、通信線の電圧
レベルを外部からの送信データに応じて所定のロウレベ
ルとハイレベルとの間で変化させることにより前記通信
線に通信信号を送出し、前記通信線を介して伝送されて
きた通信信号を受信する通信装置に用いられ、前記通信
線からの受信信号を入力してデータを取得すると共に、
前記通信線へ送信すべき送信データを出力するシングル
チップマイクロコンピュータからなる通信制御装置であ
って、前記受信信号にエッジが発生したことを検出する
エッジ検出手段と、前記エッジ検出手段により前記受信
信号のエッジが検出された時点を基準として、予め設定
された前記通信信号の１ビット分の時間を繰り返して計
時する第１の計時手段と、前記エッジ検出手段により前
記受信信号のエッジが検出された時点、及び前記第１の
計時手段により前記１ビット分の時間が計時された時点
を基準として、前記１ビット分の時間よりも予め短く設
定された所定時間を計時する第２の計時手段と、該第２
の計時手段によって前記所定時間が計時されると前記受
信信号をサンプリングし、当該サンプリングしたデータ
を受信データとして取得するサンプリング手段と、送信
データを格納するための格納手段と、前記第２の計時手
段によって前記所定時間が計時されると、送信すべき送
信データを前記格納手段に書き込むデータ書込手段と、
前記エッジ検出手段によって前記受信信号のエッジが検
出されるか、或いは前記第１の計時手段によって前記１
ビット分の時間が計時されると、前記格納手段に格納さ
れた送信データを保持して前記通信線へ出力するデータ
出力手段と、を備え、少なくとも前記エッジ検出手段，
第１の計時手段，第２の計時手段，格納手段，及びデー
タ出力手段は、当該シングルチップマイクロコンピュー
タの内部にてハードウェアによって形成されているこ
と、を特徴とする通信制御装置を要旨としている。

【００２５】そして、請求項２に記載の本発明は、請求
項１に記載の通信制御装置において、前記格納手段が、
前記データ出力手段によって出力される送信データを格
納するための第１の格納手段と、該第１の格納手段に格
納された送信データの次に送信すべき送信データを格納
するための第２の格納手段と、からなると共に、前記デ
ータ書込手段が、前記第２の計時手段によって前記所定
時間が計時されると、前記第２の格納手段に格納された
送信データを前記第１の格納手段に書き込む第１の書込
手段と、前記第２の計時手段によって前記所定時間が計
時される前に、前記第２の格納手段に送信データを書き
込む第２の書込手段とからなり、更に、前記第１の書込
手段が、当該シングルチップマイクロコンピュータの内
部にてハードウェアによって形成されていること、を特
徴とする通信制御装置を要旨としている。

【００２６】そして更に、請求項３に記載の本発明は、
請求項１又は請求項２に記載の通信制御装置において、
前記サンプリング手段によってサンプリングされたデー
タが、当該サンプリングの直前に前記データ出力手段に
よって出力された送信データと一致しているか否かを判
定し、前記両データが一致していないと判断すると、前
記データ出力手段の作動を所定条件が成立するまで停止
させる送信停止手段を備えたこと、を特徴とする通信制
御装置を要旨としている。

【００２７】また、請求項４に記載の本発明は、請求項
３に記載の通信制御装置において、前記送信停止手段の
動作を禁止可能な送信停止禁止手段を備えたこと、を特
徴としている。そして、請求項５に記載の本発明は、請
求項１ないし請求項４の何れかに記載の通信制御装置に
おいて、前記データ出力手段の動作を禁止可能なデータ
出力禁止手段を備えたこと、を特徴としている。

【００２８】また、請求項６に記載の本発明は、請求項
１ないし請求項４の何れかに記載の通信制御装置におい
て、前記エッジ検出手段によって受信信号のエッジが検
出されたときの前記データ出力手段の動作を禁止可能な
エッジデータ出力禁止手段を備えたこと、を特徴として
いる。

【００２９】一方、請求項７に記載の本発明は、請求項
１ないし請求項６の何れかに記載の通信制御装置におい
て、前記第１の計時手段及び前記第２の計時手段のうち
少なくとも何れか一方が、当該シングルチップマイクロ
コンピュータ内のクロックによってカウント動作を行う
カウンタと、所定値がセットされるレジスタと、該レジ
スタの値と前記カウンタのカウント値とが一致したか否
かを検出する比較部と、からなることを特徴としてい
る。

【００３０】また、請求項８に記載の本発明は、請求項
１ないし請求項６の何れかに記載の通信制御装置におい
て、当該シングルチップマイクロコンピュータ内のクロ
ックによってカウント動作を行うカウンタを備えると共
に、前記第１の計時手段及び前記第２の計時手段が、夫
々、所定値がセットされるレジスタと、該レジスタの値
と前記カウンタのカウント値とが一致したか否かを検出
する比較部と、からなることを特徴としている。

【００３１】

【作用及び発明の効果】上記のように構成された請求項
１に記載の通信制御装置においては、エッジ検出手段
が、通信線からの受信信号にエッジが発生したことを検
出し、第１の計時手段が、エッジ検出手段によって受信
信号のエッジが検出された時点を基準として、予め設定
された通信信号の１ビット分の時間を繰り返して計時
し、第２の計時手段が、エッジ検出手段によって受信信
号のエッジが検出された時点、及び第１の計時手段によ
って１ビット分の時間が計時された時点を基準として、
１ビット分の時間よりも予め短く設定された所定時間を
計時する。

【００３２】第２の計時手段によって前記所定時間が計
時されると、サンプリング手段が、受信信号をサンプリ
ングして、そのサンプリングしたデータを受信データと
して取得すると共に、データ書込手段が、送信すべき送
信データを格納手段に書き込む。

【００３３】そして、エッジ検出手段によって受信信号
のエッジが検出されるか、或いは第１の計時手段によっ
て１ビット分の時間が計時されると、データ出力手段
が、そのとき格納手段に格納されている送信データを保
持して、その保持したデータを通信線へ出力する。

【００３４】つまり、請求項１に記載の通信制御装置に
おいては、第１の計時手段によって通信信号の１ビット
分の時間が計時される毎に、データ出力手段が、そのと
き格納手段に格納されている送信データを通信線へ出力
し、その時点から第２の計時手段によって所定時間が計
時されたときに、受信信号をサンプリングすると共に、
次に送信すべき送信データを格納手段へ書き込む、とい
った動作を繰り返すことにより、データの送受信を順次
行う。

【００３５】また、自己が送信した送信データ或いは通
信線上の他の装置からの送信データによって、受信信号
にエッジが発生し、これがエッジ検出手段によって検出
されると、データ出力手段が、そのとき格納手段に格納
されている送信データを通信線へ出力すると共に、第１
及び第２の計時手段が、エッジ検出時を基準として計時
動作をやり直す。これにより、既述した調歩同期式の通
信プロトコルを実現できる。

【００３６】ここで、請求項１に記載の通信制御装置で
は、少なくともエッジ検出手段，第１の計時手段，第２
の計時手段，格納手段，及びデータ出力手段を、シング
ルチップマイクロコンピュータの内部にてハードウェア
によって形成している。よって、エッジ検出手段によっ
て受信信号のエッジが検出されると、データ出力手段
は、当該シングルチップマイクロコンピュータ内の他の
回路の動作状態に関わらず、次に送信すべき送信データ
を即座に出力することができる。

【００３７】つまり、既述したように、従来から通信制
御装置として用いられていたシングルチップマイクロコ
ンピュータでは、受信信号のエッジ検出時にはＣＰＵが
実行するエッジ割込処理によって送信データを出力させ
る、といった構成しか採ることができず、エッジ検出時
にＣＰＵが他の割込処理（既述したサンプリングのため
の第２タイマ割込処理）を実行している場合には、その
割込処理の実行が終了するまでは、次の送信データを出
力することができなかった。

【００３８】これに対して、請求項１に記載の通信制御
装置では、データ出力手段が、ＣＰＵとは別のハードウ
ェアによって形成されているため、例えば、サンプリン
グ手段及びデータ書込手段の動作を、ＣＰＵの割込処理
によって実現し、その割込処理の実行中にエッジ検出手
段によって受信信号のエッジが検出された場合でも、即
座に次の送信データを出力することができる。

【００３９】この結果、図１３に例示したように通信線
の電圧にノイズが発生した場合でも、図１３におけるユ
ニットａは、エッジを検出した時点（時刻ｔ１）で即座
にロウレベルのデータを出力することができるようにな
り、通信線の電圧（バス波形）は時刻ｔ１でハイレベル
からロウレベルへ変化することとなる。よって、その他
の全ユニットｂ〜ｄも、その時刻ｔ１に同期して動作タ
イミングを更新することとなり、延いては通信線に接続
された全ての通信装置を同期させて作動させることがで
きる。

【００４０】また、請求項１に記載の通信制御装置によ
れば、ＣＰＵでのソフト処理が軽減でき、マイクロコン
ピュータのクロック周波数を低くできるため、消費電流
の低減、及び外部への放射ノイズの低減を実現できる。
次に、請求項２に記載の通信制御装置では、請求項１に
記載の通信制御装置において、格納手段が、データ出力
手段によって出力される送信データを格納するための第
１の格納手段と、第１の格納手段に格納された送信デー
タの次に送信すべき送信データを格納するための第２の
格納手段とから構成されており、データ書込手段が、第
２の計時手段によって前記所定時間が計時されると、第
２の格納手段に格納された送信データを第１の格納手段
に書き込む第１の書込手段と、第２の計時手段によって
前記所定時間が計時される前に、第２の格納手段に送信
データを書き込む第２の書込手段とから構成されてい
る。

【００４１】つまり、請求項２に記載の通信制御装置で
は、第２の書込手段が、第２の計時手段によってサンプ
リングすべき所定時間が計時される前に、予め第２の格
納手段へ送信すべき送信データを書き込むようにし、第
２の計時手段によって前記所定時間が計時されると、第
１の書込手段が、第２の格納手段に格納された送信デー
タを第１の格納手段へ書き込む。そして、上記第１の書
込手段を、当該シングルチップマイクロコンピュータの
内部にてハードウェアによって形成している。

【００４２】従って、請求項２に記載の通信制御装置に
よれば、第２の計時手段によってサンプリングすべき所
定時間が計時されると、そのときのシングルチップマイ
クロコンピュータ内の回路の動作状態に関わらず、第１
の格納手段には、第１の書込手段によって次に送信すべ
き送信データが即座に書き込まれる。よって、第２の計
時手段により上記所定時間が計時された直後に、エッジ
検出手段によって受信信号のエッジが検出された場合で
も、データ出力手段によって次に送信すべき送信データ
を確実に出力することができる。

【００４３】次に、請求項３に記載の通信制御装置で
は、送信停止手段が、サンプリング手段によってサンプ
リングされたデータが、そのサンプリングの直前にデー
タ出力手段によって通信線へ出力された送信データと一
致しているか否かを判定し、両データが一致していない
と判断すると、データ出力手段の作動を所定条件が成立
するまで停止させる。従って、１ビット毎の非破壊的ア
ービットレーション機能を実現できる。

【００４４】また、請求項４に記載の通信制御装置で
は、送信停止禁止手段によって、上記送信停止手段の動
作を禁止することができる。一方、請求項５に記載の通
信制御装置では、データ出力禁止手段によって、データ
出力手段の動作を禁止することができる。

【００４５】また、請求項６に記載の通信制御装置で
は、エッジデータ出力禁止手段によって、エッジ検出手
段により受信信号のエッジが検出されたときのデータ出
力手段の動作を禁止することができる。

【００４６】

【実施例】以下に本発明が適用されたデータ通信システ
ムについて、図面を参照して説明する。尚、本実施例の
データ通信システムは、複数の通信装置が調歩同期式の
データ通信を行って、車両内の各種アクチュエータを駆
動制御する。

【００４７】図１は、実施例のデータ通信システムの構
成を表す構成図である。図１に示すように、本実施例の
データ通信システムでは、複数の通信装置１が通信線３
を介して接続されている。そして、各通信装置１には、
通信線３を介して双方向のデータ通信を実現するため
に、通信線３の電圧レベルを外部からの送信データに応
じて所定のロウレベルとハイレベルとの間で変化させる
ことにより通信線３に通信信号（送信データ）を送出す
る送信ドライバ回路ＴＤＣと、通信線３を介して伝送さ
れてきた通信信号を受信する受信ドライバ回路ＲＤＣ
と、送信ドライバ回路ＴＤＣに送信すべき送信データを
出力すると共に、受信ドライバ回路ＲＤＣからの受信信
号を入力して、通信制御のための各種処理を行う通信制
御装置としてのシングルチップマイクロコンピュータ
（以下、単にマイクロコンピュータという）５と、が設
けられている。そして更に、各通信装置１は、車両内の
各種センサやスイッチ９等からの信号をマイクロコンピ
ュータ５に入力させるための入力回路７と、モータ等の
各種アクチュエータ１３をマイクロコンピュータ５から
の指令に応じて駆動するための駆動回路１１と、を備え
ている。

【００４８】つまり、本実施例のデータ通信システムで
は、複数の通信装置１の各々が、各種スイッチ９等から
情報を取り込むと共に、互いにデータをやり取りして、
アクチュエータ１３を駆動制御する。まず、受信ドライ
バ回路ＲＤＣ及び送信ドライバ回路ＴＤＣについて説明
する。

【００４９】図１に示すように、受信ドライバ回路ＲＤ
Ｃは、バッテリのプラス側にアノード側が接続されたダ
イオードＤ１と、ダイオードＤ１のカソードと通信線３
との間に接続されて、通信線３をバッテリ電圧（通常１
２Ｖ）ＶＢにプルアップする抵抗器Ｒ１と、抵抗器Ｒ１
と通信線３との接続点にカソード側が接続されたダイオ
ードＤ２と、ダイオードＤ２のアノード側をマイクロコ
ンピュータ５へ供給される所定の電源電圧（例えば５
Ｖ）ＶＤにプルアップする抵抗器Ｒ２と、コンパレータ
ＩＣ１と、コンパレータＩＣ１のプラス側端子とダイオ
ードＤ２のアノードとの間に直列に接続された抵抗器Ｒ
３と、上記電源電圧ＶＤを所定の基準電圧に分圧すると
共に該基準電圧をコンパレータＩＣ１のマイナス側端子
に入力させる抵抗器Ｒ４及び抵抗器Ｒ５と、抵抗器Ｒ５
の抵抗器Ｒ４とは反対側と接地点との間に順方向に接続
されたダイオードＤ３と、コンパレータＩＣ１の出力端
子を上記電源電圧ＶＤにプルアップする抵抗器Ｒ６と、
コンパレータＩＣ１のプラス側端子とマイナス側端子と
の間に接続されたコンデンサＣ１と、から構成されてい
る。

【００５０】尚、ダイオードＤ１は、バッテリが逆接さ
れた際に各部を保護するために設けられており、ダイオ
ードＤ２は、バッテリ電圧ＶＢが電源電圧ＶＤ側へ回り
込むことを防止するために設けられている。また、ダイ
オードＤ３は、温度によって変化するダイオードＤ２で
の電圧降下を補正するために設けられている。

【００５１】一方、送信ドライバ回路ＴＤＣは、コレク
タが通信線３に接続されると共にエミッタが接地された
ＮＰＮ形トランジスタＴＲ１と、トランジスタＴＲ１の
ベースとエミッタとの間に接続されたベースバイアス用
の抵抗器Ｒ８と、トランジスタＴＲ１のベースに接続さ
れたベース電流制限用の抵抗器Ｒ９と、トランジスタＴ
Ｒ１のコレクタとエミッタとの間に接続されたトランジ
スタ保護用のツェナーダイオードＺＤ１と、トランジス
タＴＲ１のコレクタとベースとの間に接続され、トラン
ジスタＴＲ１のスイッチング動作を緩やかにして通信線
３からの放射ノイズを低減するコンデンサＣ２と、から
構成されている。

【００５２】このように構成された送信ドライバ回路Ｔ
ＤＣ及び受信ドライバ回路ＲＤＣにおいて、マイクロコ
ンピュータ５から送信ドライバ回路ＴＤＣへは、後述す
るように送信データの論理レベルを反転したデータが出
力されるようになっており、送信ドライバ回路ＴＤＣの
トランジスタＴＲ１は、そのデータに応じてスイッチン
グ駆動される。よって、通信線３の電圧レベルは、送信
データが「１」のときにはトランジスタＴＲ１がオフし
てバッテリ電圧ＶＢ（ハイレベル）となり、送信データ
が「０」のときにはトランジスタＴＲ１がオンして接地
点の電圧レベル（ロウレベル）となる。

【００５３】そして、通信線３がハイレベルの場合に
は、受信ドライバ回路ＲＤＣのコンパレータＩＣ１にお
いて、プラス側端子の電圧がほぼ電源電圧ＶＤとなって
マイナス側端子の基準電圧よりも大きくなるため、コン
パレータＩＣ１からハイレベルの信号が受信信号として
出力される。また逆に、通信線３がロウレベルの場合に
は、受信ドライバ回路ＲＤＣのコンパレータＩＣ１にお
いて、プラス側端子の電圧がほぼ０．８Ｖ（ダイオード
Ｄ２とトランジスタＴＲ１での電圧降下分）となってマ
イナス側端子の基準電圧よりも小さくなるため、コンパ
レータＩＣ１からロウレベルの信号が受信信号として出
力される。

【００５４】また、送信ドライバ回路ＴＤＣのトランジ
スタＴＲ１がオン状態からオフ状態に変化して、通信線
３の電圧レベルがロウレベルからハイレベルへ変化する
場合には、受信ドライバ回路ＲＤＣにおいて、コンデン
サＣ１が、電源電圧ＶＤにより抵抗器Ｒ２及び抵抗器Ｒ
３を介して充電されることとなる。よって、この充電時
間に応じた遅れ時間を伴って、受信信号はロウレベルか
らハイレベルへ変化する。

【００５５】一方、送信ドライバ回路ＴＤＣのトランジ
スタＴＲ１がオフ状態からオン状態に変化して、通信線
３の電圧レベルがハイレベルからロウレベルへ変化した
場合には、受信ドライバ回路ＲＤＣにおいて、コンデン
サＣ１に充電された電荷が抵抗器Ｒ３，ダイオードＤ
２，及びトランジスタＴＲ１を介して放電されることと
なる。よって、この放電時間に応じた遅れ時間を伴っ
て、受信信号はハイレベルからロウレベルへ変化する。

【００５６】即ち、受信ドライバ回路ＲＤＣは、通信線
３の電圧レベルが変化してもコンデンサＣ１が充放電さ
れるまでは受信信号の電圧レベルが変化しないように構
成されており、これによって、通信線３の電圧がノイズ
等によって変動しても、受信信号に影響が現れないよう
にしている。つまり、受信ドライバ回路ＲＤＣでは、図
１において抵抗器Ｒ２，Ｒ３及びコンデンサＣ１からな
る点線の部分がフィルタの機能を果たしている。

【００５７】そして、本実施例のデータ通信システムに
おいては、全ての通信装置１にて送信ドライバ回路ＴＤ
ＣのトランジスタＴＲ１が駆動されていない場合、即
ち、何れの通信装置１からも通信線３に送信データが出
力されていない場合には、通信線３の電圧レベルがハイ
レベルとなるため、ハイレベルがパッシブレベルであ
り、ロウレベルがドミナントレベルとなっている。

【００５８】次に、図２に示すように、マイクロコンピ
ュータ５は、図示しないクロック発生器により発生され
る基本クロックに基づいて動作するものであり、基本ク
ロックを４分周した動作クロック（例えば１ＭＨｚ）に
応じて各種制御プログラムを順次実行するＣＰＵ１５
と、ＣＰＵ１５が実行する制御プログラムや後述する各
レジスタにセットされる値を予め格納するＲＯＭ１７
と、ＣＰＵ１５の演算結果等を一時記憶するＲＡＭ１９
と、上記動作クロックに応じて常時カウント動作を行う
と共に、後述する割込信号ＩＰ０，ＩＰ１によってリセ
ットされるカウンタ２１と、カウンタ２１のカウント値
と比較される値がＣＰＵ１５によってセットされる第１
コンペアレジスタ２３と、カウンタ２１のカウント値と
比較される値がＣＰＵ１５によってセットされる第２コ
ンペアレジスタ２５と、カウンタ２１のカウント値と第
１コンペアレジスタ２３にセットされた値とを比較し、
両値が一致すると、第１タイマ割込信号ＩＰ１を出力す
る第１比較部２７と、カウンタ２１のカウント値と第２
コンペアレジスタ２５にセットされた値とを比較し、両
値が一致すると、第２タイマ割込信号ＩＰ２を出力する
第２比較部２９と、受信ドライバ回路ＲＤＣからの受信
信号を基本クロックを２分周したクロック毎にサンプリ
ングすると共に、過去３回の多数決の結果を出力する多
数決フィルタ（マジョリティフィルタ）３１と、多数決
フィルタ３１からの受信信号にエッジが発生したか否か
を検出し、エッジが発生したことを検出するとエッジ割
込信号ＩＰ０を出力する、エッジ検出手段としてのエッ
ジ検出部３３と、第２比較部から第２割込信号ＩＰ２が
出力されると、多数決フィルタ３１からの受信信号をサ
ンプリングして出力する、サンプリング手段としてのサ
ンプリング部３５と、駆動回路１１に駆動信号を出力す
ると共に、入力回路７からの信号を入力するためのＩ／
Ｏポート３７と、ＣＰＵ１５によって生成された送信デ
ータを送信ドライバ回路ＴＤＣへ出力するための送信デ
ータ出力部３９と、上記各部を接続するデータバス４１
と、を備えている。そして、図３に示すように、送信デ
ータ出力部３９は、送信すべき１ビットの送信データを
格納する、第１の格納手段としての送信データレジスタ
５１と、送信データレジスタ５１に格納された送信デー
タの次に送信すべき１ビットの送信データがＣＰＵ１５
によって書き込まれる、第２の格納手段としての次送信
データレジスタ５３と、ＣＰＵ１５によって１ビットの
許可データＥ１〜Ｅ４が夫々セット・リセットされる第
１から第４までの４つの許可レジスタ５５，５７，５
９，６１と、現在送信中の送信データがＣＰＵ１５によ
って期待値として書き込まれる期待値レジスタ６３と、
１ビットの許可データＥ５がＣＰＵ１５によってセット
され、期待値レジスタ６３にセットされた期待値とサン
プリング部３５によってサンプリングされた受信データ
ＳＡＭとが一致していないとリセットされる送信許可レ
ジスタ６５と、第１許可レジスタ５５からの許可データ
Ｅ１と第２比較部２９からの第２タイマ割込信号ＩＰ２
との論理積信号を出力するアンドゲートＡＮＤ１と、ア
ンドゲートＡＮＤ１からハイレベルの信号が出力される
と、次送信データレジスタ５３に格納された送信データ
をラッチして送信データレジスタ５１に転送する出力バ
ッファ回路６７と、第２許可レジスタ５７からの許可デ
ータＥ２とエッジ検出部３３からのエッジ割込信号ＩＰ
０との論理積信号を出力するアンドゲートＡＮＤ２と、
第３許可レジスタ５９からの許可データＥ３と第１比較
部２７からの第１タイマ割込信号ＩＰ１との論理積信号
を出力するアンドゲートＡＮＤ３と、アンドゲートＡＮ
Ｄ２の出力信号とアンドゲートＡＮＤ３の出力信号との
論理和信号を出力するオアゲートＯＲ１と、オアゲート
ＯＲ１からハイレベルの信号が出力されると、送信デー
タレジスタ５１に格納された送信データをラッチして出
力する出力バッファ回路６９と、出力バッファ回路６９
からの送信データを反転して出力するインバータＩＮＶ
１と、期待値レジスタ６３にセットされた期待値とサン
プリング部３５によってサンプリングされた受信データ
ＳＡＭとの排他的論理和信号を反転して出力するイクス
クルーシブノアゲートＥＸＮＯＲ１と、第４許可レジス
タ６１からの許可データＥ４と第２比較部２９からの第
２タイマ割込信号ＩＰ２との論理積信号を出力するアン
ドゲートＡＮＤ４と、アンドゲートＡＮＤ４からハイレ
ベルの信号が出力されると、イクスクルーシブノアゲー
トＥＸＮＯＲ１の出力信号をラッチして送信許可レジス
タ６５のリセット端子へ出力する出力バッファ回路７１
と、インバータＩＮＶ１からの送信データと送信許可レ
ジスタ６５からの許可データＥ５との論理積信号を、送
信ドライバ回路ＴＤＣに出力するアンドゲートＡＮＤ５
と、から構成されている。

【００５９】尚、本実施例においては、カウンタ２１，
第１コンペアレジスタ２３，及び第１比較部２７が第１
の計時手段に対応し、カウンタ２１，第２コンペアレジ
スタ２５，及び第２比較部２９が第２の計時手段に対応
している。また、送信データ出力部３９内において、ア
ンドゲートＡＮＤ２，ＡＮＤ３，オアゲートＯＲ１，及
び出力バッファ回路６９がデータ出力手段に対応し、イ
クスクルーシブノアゲートＥＸＮＯＲ１，アンドゲート
ＡＮＤ４，ＡＮＤ５，送信許可レジスタ６５，及び出力
バッファ回路７１が送信停止手段に対応し、アンドゲー
トＡＮＤ１及び出力バッファ回路６７が第１の書込手段
に対応している。また更に、第４許可許可レジスタ６１
が送信停止禁止手段に対応し、第２許可レジスタ５７及
び第３許可レジスタ５９がデータ出力禁止手段に対応
し、第２許可レジスタ５７がエッジデータ出力禁止手段
に対応している。

【００６０】そして、このように構成された各通信装置
１は、図４に示すフレームフォーマットに則ったデータ
を通信線３に送出することにより、互いに通信を行う。
即ち、本実施例において、何れの通信装置１からも通信
線３に送信データが出力されていない場合には、通信線
３の電圧レベルは継続してハイレベルのアイドル状態と
なる。そして、送信を行う通信装置１は、このアイドル
状態「ＩＤＬＥ」を検出すると、まず、１ビットのスタ
ートビット「ＳＯＦ」をロウレベルで出力し、その後、
自己の識別コードや送信先の識別コード等を表す８ビッ
トのヘッダ「ＨＥＡＤＥＲ」，１６ビットのデータ「Ｄ
ＡＴＡ」，エラーチェック用の８ビットデータ「ＣＲ
Ｃ」，ＣＲＣの終了を表すロウレベルとハイレベルの２
ビットデータ「ＣＲＣ−Delimiter 」，通信エラーの有
無を確認するための２ビットデータ「ＲＳＰ」，当該フ
レームの終了を表す６ビットのハイレベル信号「ＥＯ
Ｆ」，及びクロック誤差補正用の１ビットのハイレベル
信号「ＩＦＳ」を、順番に出力する。

【００６１】そして、このようなフレームを受信した通
信装置１は、自分が送信中ではなく、且つ、ＨＥＡＤＥ
Ｒの内容から自分が受信対象に該当していることを判断
すると、ＣＲＣの内容に基づいて受信にエラーが発生し
たか否かを判断し、エラーが発生したことを検出する
と、上記ＲＳＰのタイミングで２ビットのロウレベル信
号を出力するようになっている。よって、送信側の通信
装置１は、自己が出力したＲＳＰの１ビット目を監視し
て、１ビット目がハイレベルで２ビット目がロウレベル
であれば伝送エラーが無かったと判断し、逆にそのビッ
トがロウレベルであれば受信側で受信エラーが発生した
と判断する。

【００６２】また、送信側の通信装置１は、自己が出力
した送信データが通信線３上に流れているか否かを１ビ
ット毎に確認し、自己が出力したデータと同一のデータ
が通信線３上に流れていなければ、他の通信装置１が送
信中であるとして、通信線３がアイドル状態になるまで
送信を中止するようにされている。つまり、自分がハイ
レベル（パッシブレベル）のデータを出力しているとき
に、他の通信装置１がロウレベル（ドミナンドレベル）
を出力すると、通信線３の電圧レベルはロウレベルにな
るため、ハイレベルのデータを送信中の通信装置１は、
この場合にデータが衝突したことを検出して、通信線３
がアイドル状態になるまで自己の送信を中止するように
構成されている。

【００６３】次に、このようなデータ通信を実現するた
めに各通信装置１に設けられたマイクロコンピュータ５
の制御動作について、図５〜図８に示すフローチャート
を用いて説明する。尚、本実施例においては、当該シス
テムの電源投入時に、マイクロコンピュータ５が初期化
（イニシャルクリア）されると、カウンタ２１はハード
ウェア的にリセットされる。そして、ＣＰＵ１５は、こ
の初期化の際に、第１コンペアレジスタ２３へ、カウン
タ２１がその値だけカウントすると送信データの１ビッ
ト分に相当する時間Ｔ１（以下、１ビット時間という）
が経過する値Ｎ１をセットすると共に、第２コンペアレ
ジスタ２５へ、カウンタ２１がその値だけカウントする
と各ビットの区切り（始め）からサンプリングを行うま
での時間Ｔ２（以下、サンプリング時間という）が経過
するという値Ｎ２をセットする。例えば、送信データの
１ビット長が２００μｓであり、カウンタ２１の動作ク
ロックが１ＭＨｚである場合には、第１コンペアレジス
タ２３には、Ｎ１として「２００」がセットされ、第２
コンペアレジスタ２５には、Ｎ２としてＮ１よりも小さ
な値（例えば「１００」）がセットされる。また、ＣＰ
Ｕ１５は、この初期化の際に、送信データレジスタ５
１，次送信データレジスタ５３，及び期待値レジスタ６
３の夫々に、通信線３上のパッシブレベルに対応した
「１」を書き込むと共に、第１〜第４許可レジスタ５５
〜６１及び送信許可レジスタ６５に、許可データＥ１〜
Ｅ５として、夫々不許可を表す「０」をセットする。

【００６４】一方、ＣＰＵ１５は、前記割込信号ＩＰ
０，ＩＰ１，ＩＰ２が同時に発生した場合には、エッジ
検出部３３からのエッジ割込信号ＩＰ０に応じたＩＰ０
割込処理を最優先に実行し、次に第１比較部２７からの
第１タイマ割込信号ＩＰ１に応じたＩＰ１割込処理を優
先的に実行し、その次に第２比較部２９からの第２タイ
マ割込信号ＩＰ２に応じたＩＰ２割込処理を実行する。

【００６５】図５は、カウンタ２１，第１コンペアレジ
スタ２３，第２コンペアレジスタ２５，第１比較部２
７，第２比較部２９，エッジ検出部３３，サンプリング
部３５，及び送信データ出力部３９からなるハードウェ
アの動作を、ＣＰＵ１５が前記各割込信号ＩＰ０，ＩＰ
１，ＩＰ２に応じて夫々実行する３つの割込処理と共に
表したものであり、図５においては、説明の便宜上、ス
テップナンバー（以下、単にＳと記す）を付している。

【００６６】図５に示すように、マイクロコンピュータ
５では、図５におけるＳ１１０，Ｓ１２０，及びＳ１３
０の判定が常時並行して実行されている。即ち、Ｓ１１
０では、エッジ検出部３３が、多数決フィルタ３１を介
して入力された受信ドライバ回路ＲＤＣからの受信信号
を常時監視して、受信信号にエッジが発生したか否かを
判定し、Ｓ１２０では、第１比較部２７が、常時カウン
トアップされているカウンタ２１のカウント値と第１コ
ンペアレジスタ２３にセットされた値Ｎ１とを比較し
て、両値が一致すると１ビット時間Ｔ１が経過したと判
定し、Ｓ１３０では、第２比較部２９が、カウンタ２１
のカウント値と第２コンペアレジスタ２５にセットされ
た値Ｎ２とを比較して、両値が一致するとサンプリング
時間Ｔ２が到来したと判定する。

【００６７】そして、Ｓ１１０，Ｓ１２０，Ｓ１３０に
て共に否定判定されている場合には、そのままの状態が
継続するが、カウンタ２１がカウントアップされて、そ
のカウント値が値Ｎ２に等しくなると、Ｓ１３０にて肯
定判定される。つまり、第２比較部２９が、カウンタ２
１のカウント値と第２コンペアレジスタ２５にセットさ
れた値Ｎ２との一致を検出して、第２タイマ割込信号Ｉ
Ｐ２を出力する。

【００６８】すると、サンプリング部３５が受信信号を
サンプリングし（Ｓ１４０）、これと同時に、ＣＰＵ１
５が、図６に示すＩＰ２割込処理の実行を開始する（Ｓ
１５０）。そして更に、このとき自己が送信中であっ
て、後述するように第１〜第４許可レジスタ５５〜６１
及び送信許可レジスタ６５に、夫々許可データＥ１〜Ｅ
５として許可を表す「１」がセットされている場合には
（Ｓ１６０：ＹＥＳ）、以下のような動作が行われる。

【００６９】即ち、期待値レジスタ６３にセットされた
期待値（送信中の送信データ）とサンプリング部３５に
よってサンプリングされた受信データＳＡＭとがイクス
クルーシブノアゲートＥＸＮＯＲ１によって比較され
（Ｓ１７０）、両データが不一致である場合には（Ｓ１
７０：ＮＯ）、イクスクルーシブノアゲートＥＸＮＯＲ
１からロウレベルの信号が出力される。そして、第２比
較部２９から第２タイマ割込信号ＩＰ２が出力されると
アンドゲートＡＮＤ４からハイレベルの信号が出力され
るため、出力バッファ回路７１がイクスクルーシブノア
ゲートＥＸＮＯＲ１からロウレベルの信号をラッチして
出力し、このロウレベルの信号によって送信許可レジス
タ６５がリセットされる（Ｓ１８０）。

【００７０】また、第２比較部２９から第２タイマ割込
信号ＩＰ２が出力されると、アンドゲートＡＮＤ１から
ハイレベルの信号が出力されるため、出力バッファ回路
６７が次送信データレジスタ５３に書き込まれている送
信データをラッチして出力し、そのデータが送信データ
レジスタ５１に転送される（Ｓ１９０）。

【００７１】ここで、このときＣＰＵ１５が実行するＩ
Ｐ２割込処理について説明する。図６に示すように、Ｉ
Ｐ２割込処理の実行が開始されると、ＣＰＵ１５は、ま
ずＳ３１０にて、送信許可レジスタ６５に許可を表す
「１」がセットされているか否かを判定し、「１」がセ
ットされていない、即ち送信許可レジスタ６５がリセッ
トされていると判定した場合には、続くＳ３２０にて、
第１〜第４許可レジスタ５５〜６１をリセットする、送
信停止禁止手段，データ出力禁止手段，及びエッジデー
タ出力禁止手段としての処理を実行する。そして、続く
Ｓ３３０にて、送信データレジスタ５１及び次送信デー
タレジスタ５３に送信データとしてパッシブレベルに対
応した「１」を書き込む。

【００７２】そして、Ｓ３３０の処理を実行した後、或
いは、Ｓ３１０で送信許可レジスタ６５に「１」がセッ
トされていると判定した場合には、Ｓ３４０に移行し
て、サンプリング部３５によってサンプリングされた受
信データＳＡＭを読み込んでＲＡＭ１９に格納し、続く
Ｓ３５０にて図４に示したＥＯＦの終了確認を行った
後、当該処理を終了する。尚、このＥＯＦの終了確認
は、受信データＳＡＭが６ビット連続して「１」であっ
たか否かを判定し、６ビット連続して「１」であること
を検出した場合に他の通信装置１からの送信が終了した
と判定する、といった手順で実行される。

【００７３】このようにマイクロコンピュータ５内にお
いて、図５におけるＳ１３０〜Ｓ１９０の動作が行わ
れ、その後、カウンタ２１がカウントアップされて、そ
のカウント値が値Ｎ１に等しくなると、今度はＳ１２０
にて肯定判定される。つまり、第１比較部２７が、カウ
ンタ２１のカウント値と第１コンペアレジスタ２３にセ
ットされた値Ｎ１との一致を検出して、第１タイマ割込
信号ＩＰ１を出力する。

【００７４】すると、カウンタ２１がクリアされ（Ｓ２
００）、これと同時に、ＣＰＵ１５が図７に示すＩＰ１
割込処理の実行を開始する（Ｓ２１０）。そして更に、
このとき自己が送信中であって、第１〜第４許可レジス
タ５５〜６１及び送信許可レジスタ６５に、夫々許可デ
ータＥ１〜Ｅ５として許可を表す「１」がセットされて
いる場合には（Ｓ２２０：ＹＥＳ）、以下のような動作
が行われる。

【００７５】即ち、第１比較部２７から第１タイマ割込
信号ＩＰ１が出力されると、アンドゲートＡＮＤ３から
ハイレベルの信号が出力されて、オアゲートＯＲ１から
ハイレベルの信号が出力されるため、出力バッファ回路
６９が、そのとき送信データレジスタ５１に格納されて
いる送信データをラッチして出力する（Ｓ２３０）。す
ると、その送信データは、インバータＩＮＶ１により反
転されて、アンドゲートＡＮＤ５を介して送信ドライバ
回路ＴＤＣに出力される。

【００７６】ここで、このときＣＰＵ１５が実行するＩ
Ｐ１割込処理について説明する。図７に示すように、Ｉ
Ｐ１割込処理の実行が開始されると、ＣＰＵ１５は、ま
ずＳ４１０にて、現在送信中であるか否かを判定する。
尚、この判定は、送信許可レジスタ６５に許可を表す
「１」がセットされているか否かを判定し、「１」がセ
ットされている場合に送信中であると判定する。

【００７７】そして、Ｓ４１０にて、送信中ではないと
判定した場合には、続くＳ４２０にて、上述したＩＰ２
割込処理のＳ３５０でＥＯＦの終了が既に確認されてい
るか否かを判定し、ＥＯＦの終了が確認されていなけれ
ば、そのまま当該処理を終了する。また、Ｓ４２０に
て、ＥＯＦの終了が確認されていると判定した場合に
は、続くＳ４３０に進んで、送信許可レジスタ６５に許
可を表す「１」をセットし、続くＳ４４０にて、第１〜
第４許可レジスタ５５〜６１にも許可を表す「１」をセ
ットする。

【００７８】そして、Ｓ４４０の処理を実行した後、或
いは、Ｓ４１０で送信中であると判定した場合には、Ｓ
４５０に移行して、次送信データレジスタ５３へ、次に
送信すべき送信データを書き込む、第２の書込手段とし
ての処理を実行し、続くＳ４６０にて、期待値レジスタ
６３に、現在送信中の送信データ（即ち送信データレジ
スタ５１に現在格納されている送信データ）を、期待値
として書き込んだ後、当該処理を終了する。

【００７９】一方、このようにマイクロコンピュータ５
内において、図５におけるＳ１２０〜Ｓ２３０の動作が
行われている最中に、受信信号にエッジが発生すると、
Ｓ１１０にて肯定判定される。つまり、エッジ検出部３
３が、受信信号にエッジが発生したことを検出してエッ
ジ割込信号ＩＰ０を出力する。

【００８０】すると、カウンタ２１がクリアされ（Ｓ２
４０）、これと同時に、ＣＰＵ１５が図８に示すエッジ
検出時の割込処理を実行する（Ｓ２５０）。そして更
に、このとき自己が送信中であって、第１〜第４許可レ
ジスタ５５〜６１及び送信許可レジスタ６５に、夫々許
可データＥ１〜Ｅ５として許可を表す「１」がセットさ
れている場合には（Ｓ２６０：ＹＥＳ）、以下のような
動作が行われる。

【００８１】即ち、エッジ検出部３３からエッジ割込信
号ＩＰ０が出力されると、アンドゲートＡＮＤ２からハ
イレベルの信号が出力されて、オアゲートＯＲ１からハ
イレベルの信号が出力される。よって、この場合も第１
タイマ割込信号ＩＰ１が出力された場合と全く同様に、
出力バッファ回路６９が、そのとき送信データレジスタ
５１に格納されている送信データをラッチして出力し、
その送信データが、インバータＩＮＶ１により反転され
て、アンドゲートＡＮＤ５を介して送信ドライバ回路Ｔ
ＤＣに出力される（Ｓ２７０）。

【００８２】ここで、このときＣＰＵ１５が実行するＩ
Ｐ０割込処理について説明する。図８に示すように、Ｉ
Ｐ０割込処理の実行が開始されると、ＣＰＵ１５は、ま
ずＳ５１０にて、現在送信中であるか否かを判定する。
尚、この判定は、ＩＰ１割込処理のＳ４１０と全く同様
に、送信許可レジスタ６５に許可を表す「１」がセット
されているか否かを判定し、「１」がセットされている
場合に送信中であると判定する。

【００８３】そして、このＳ５１０で送信中ではないと
判定した場合には、そのまま当該処理を終了するが、送
信中であると判定した場合には、Ｓ５２０に進んで、前
回実行した割込処理がＩＰ２割込処理であるか否かを判
定する。そして、前回の割込処理がＩＰ２割込処理では
ないと判定した場合には、そのまま当該処理を終了する
が、前回がＩＰ２割込処理であると判定した場合には、
続くＳ５３０にて、次送信データレジスタ５３に、次に
送信すべき送信データを書き込む、第２の書込手段とし
ての処理を実行する。このようにＳ５３０の処理を実行
した後、Ｓ５４０に移行して、期待値レジスタ６３に、
現在送信中の送信データを期待値として書き込み、その
後、当該処理を終了する。

【００８４】次に、このようなマイクロコンピュータ５
によって制御される通信装置１が送信を開始する場合の
動作について、図９を用いて説明する。尚、図９は、当
該データ通信システムに電源が投入された直後で、通信
線３の電圧レベルが継続してハイレベルである場合に、
当該通信装置１が送信を開始する場合の動作を表してい
る。

【００８５】まず、電源が投入されて既述したように各
部の初期化が行われた後、マイクロコンピュータ５内に
おいて、カウンタ２１のカウント値が第２コンペアレジ
スタ２５にセットされた値Ｎ２と等しくなると、第２比
較部２９から第２タイマ割込信号ＩＰ２が出力されて、
サンプリング部３５が受信信号をサンプリングすると共
に、ＣＰＵ１５がＩＰ２割込処理を実行する。

【００８６】但しこのときには、送信許可レジスタ６５
及び第１〜第４許可レジスタ５５〜６１には未だ「１」
がセットされておらず、送信中ではないため、アンドゲ
ートＡＮＤ１，ＡＮＤ４の出力がロウレベルに固定され
て図５におけるＳ１７０〜Ｓ１９０の動作は行われず、
また、ＩＰ２割込処理のＳ３２０及びＳ３３０によっ
て、第１〜第４許可レジスタ５５〜６１がリセットされ
たままで、且つ、送信データレジスタ５１及び次送信デ
ータレジスタ５３には、送信データとしてパッシブレベ
ルに対応した「１」がセットされたままとなる。つま
り、この状態では、当該通信装置１の送信動作が禁止さ
れ、サンプリングした受信データＳＡＭをＲＡＭ１９へ
格納する、といった受信動作のみが行われる。

【００８７】そしてその後、カウンタ２１のカウント値
が第１コンペアレジスタ２３にセットされた値Ｎ１に等
しくなると、第１比較部２７から第１タイマ割込信号Ｉ
Ｐ１が出力されて、カウンタ２１がクリアされると共
に、ＣＰＵ１５がＩＰ１割込処理を実行する。但し、こ
のときも上記のように未だ送信中ではないため、アンド
ゲートＡＮＤ３の出力はロウレベルに固定されて図５に
おけるＳ２３０の出力動作は行われず、また、ＩＰ２割
込処理のＳ３５０にてＥＯＦの終了確認が未だ行われて
いないため、ＩＰ１割込処理は、送信動作のためのＳ４
３０〜Ｓ４６０の処理が実行されずに終了する。

【００８８】そして、カウンタ２１は、第１タイマ割込
信号ＩＰ１が出力される毎にリセットされるため、その
後は、図９に示すように、送信データの１ビット時間Ｔ
１が経過する度に、第１タイマ割込信号ＩＰ１が出力さ
れて、ＣＰＵ１５がＩＰ１割込処理を実行し、また、そ
の各出力時からサンプリング時間Ｔ２が経過する度に、
第２タイマ割込信号ＩＰ２が出力されて、ＣＰＵ１５が
ＩＰ２割込処理を実行する。

【００８９】次に、このような状態が続いて、図９の時
点ｔａに示すようにＩＰ２割込処理が６回実行される
と、その回のＳ３５０にて、受信データＳＡＭが６ビッ
ト連続して「１」であったこと、即ちＥＯＦが終了した
ことが検出される。すると、図９の時点ｔｂに示すよう
に、その次に実行されるＩＰ１割込処理では、そのＳ４
３０〜Ｓ４６０が実行されて、送信許可レジスタ６５及
び第１〜第４許可レジスタ５５〜６１に「１」がセット
されると共に、次送信データレジスタ５３へ次に送信す
べき送信データとしてＳＯＦを表す「０」が書き込ま
れ、更に、期待値レジスタ６３へ現在送信データレジス
タ５１にセットされている「１」が書き込まれて、次回
からの送信準備が行われる。

【００９０】そして、図９の時点ｔｃに示すように、そ
の次に第２タイマ割込信号ＩＰ２が出力されると、この
ときには、第１及び第４許可レジスタ５５，６１によっ
てアンドゲートＡＮＤ１，ＡＮＤ４の動作が許可されて
いるため、図５におけるＳ１７０〜Ｓ１９０の動作が行
われて、時点ｔｂのＩＰ１割込処理で次送信データレジ
スタ５３に書き込まれた送信データ（「０」）が送信デ
ータレジスタ５１に転送される。尚、このとき、期待値
レジスタ６３には期待値として初期値の「１」が書き込
まれているため、図５におけるＳ１７０の判定動作で
は、一致判定されたままで送信許可レジスタ６５はリセ
ットされない。

【００９１】そして更に、図９の時点ｔｄに示すよう
に、その次に第１タイマ割込信号ＩＰ１が出力される
と、このときには、第３許可レジスタ５９によってアン
ドゲートＡＮＤ３の動作が許可されているため、図５に
おけるＳ２３０の出力動作によって、そのとき送信デー
タレジスタ５１に格納されている送信データ（即ちＳＯ
Ｆを表す「０」）が、インバータＩＮＶ１によって反転
されて、アンドゲートＡＮＤ５を介して送信ドライバ回
路ＴＤＣに出力される。すると、送信ドライバ回路ＴＤ
ＣのトランジスタＴＲ１がＯＮするため、図９の矢印Ｙ
１ａに示すように、通信線３の電圧レベル（図において
受信信号）が、ハイレベルからロウレベルに変化して、
当該通信装置１からの通信線３にフレームの先頭を表す
ＳＯＦが送出される。つまり、この時点から送信が開始
される。

【００９２】また、このとき実行されるＩＰ１割込処理
によって、次送信データレジスタ５３へＳＯＦの次に送
信すべき送信データ（ＨＥＡＤＥＲの１ビット目）が書
き込まれると共に、期待値レジスタ６３へ現在送信中の
「０」が書き込まれる。そして、このように通信線３の
電圧レベルがロウレベルに変化すると、受信信号に立ち
下がりエッジが発生するため、マイクロコンピュータ５
内にて、エッジ検出部３３がエッジの発生を検出し、図
９の矢印Ｙ１ｂ及び時刻ｔｅに示すようにエッジ割込信
号ＩＰ０が出力される。

【００９３】すると、この場合にも、図５におけるＳ２
４０に示したようにカウンタ２１がリセットされ、ま
た、第２許可レジスタ５７によってアンドゲートＡＮＤ
２の動作が許可されているため、Ｓ２７０の出力動作
（即ち出力バッファ回路６９）によって、そのとき送信
データレジスタ５１に格納されている送信データが出力
される。尚、このように自分が送信したことによって受
信信号にエッジが発生した場合には、送信データレジス
タ５１内の送信データは更新されていないため、直前の
第１タイマ割込信号ＩＰ１の出力時に出力された送信デ
ータと同じデータが出力される。しかも、このときＣＰ
Ｕ１５が実行するＩＰ０割込処理では、そのＳ５２０に
て前回の割込処理がＩＰ２割込処理ではないと判定され
て、Ｓ５３０の処理（即ち次送信データレジスタ５３へ
の書き込み）が行われないため、通信には全く影響しな
い。

【００９４】ここで、カウンタ２１は、このようなエッ
ジ検出時にもリセットされるため、その後は、このエッ
ジ検出時点を基準として、サンプリング時間Ｔ２の計時
と１ビット時間Ｔ１の計時とが行われる。そしてその後
は、第２タイマ割込信号ＩＰ２が出力される度に、期待
値レジスタ６３にセットされた期待値と今回サンプリン
グされた受信データＳＡＭとの比較（Ｓ１７０）と、次
送信データレジスタ５３から送信データレジスタ５１へ
の送信データの転送（Ｓ１９０）とが行われ、第１タイ
マ割込信号ＩＰ１及びエッジ割込信号ＩＰ０が出力され
る度に、その各直前の第２タイマ割込信号ＩＰ２の出力
時に送信データレジスタ５１へ転送された送信データの
出力（Ｓ２３０，Ｓ２７０）と、次送信データレジスタ
５３への次の送信データの書き込み（Ｓ４５０，Ｓ５３
０）と、期待値レジスタ６３への期待値の書き込み（Ｓ
４６０，Ｓ５４０）とが行われて、送信データが順次出
力されていく。

【００９５】そして、このような送信動作中において、
第２タイマ割込信号ＩＰ２の出力時に、期待値（送信中
の送信データ）と今回の受信データＳＡＭとが一致して
いないと判定されると（Ｓ１７０：ＮＯ）、送信許可レ
ジスタ６５がリセットされて、アンドゲートＡＮＤ５の
出力が強制的にロウレベルに固定されるため、当該通信
装置１の送信動作が停止される（Ｓ１８０）。尚、この
ように送信許可レジスタ６５がリセットされると、ＩＰ
２割込処理のＳ３２０〜Ｓ３３０によって、第１〜第４
許可レジスタ５５〜６１もリセットされ、送信データレ
ジスタ５１及び次送信データレジスタ５３には、パッシ
ブレベルに対応した初期値「１」が書き込まれる。

【００９６】ここで、このように送信許可レジスタ６５
がリセットされた後に、当該通信装置１が送信を再開す
る場合にも、上述した電源投入時の動作と全く同様の動
作を行う。つまり、図４に示したように送信中の他の通
信装置１は、送信を終了する際には合計７ビット連続の
ハイレベル信号（ＥＯＦ及びＩＯＦ）を出力するため、
送信を中止している通信装置１は、上記と全く同様に、
ＩＰ２割込処理のＳ３５０にて、受信データＳＡＭが６
ビット連続して「１」であることを検出するとＥＯＦが
終了したことを確認し、その次のＩＰ１割込処理にて、
送信許可レジスタ６５及び第１〜第４許可レジスタ５５
〜６１に「１」をセットすると共に、次送信データレジ
スタ５３に次に送信すべき送信データ（ＳＯＦ「０」）
を書き込み、その次の第２タイマ割込信号ＩＰ２の出力
時に、次送信データレジスタ５３から送信データレジス
タ５１へ送信データを転送し、その次の第１タイマ割込
信号ＩＰ１の出力時に、送信データレジスタ５１に格納
されている送信データを出力する、といった手順で送信
を再開する。

【００９７】次に、上述した送信開始時、或いはその後
に、複数の通信装置１が同じデータを送信した場合の動
作について、図１０を用いて説明する。尚、図１０は、
２つの通信装置１が「１，０，０」のデータを出力する
場合を例示している。また、以下の説明において、マイ
クロコンピュータ５が出力する送信データとは、出力バ
ッファ回路６９からインバータＩＮＶ１へ出力される送
信データを指している。

【００９８】まず、各通信装置間での基本クロック周波
数のずれにより、自己の通信装置１の方が他の通信装置
１よりも早く送信を行っている場合には、図１０の実線
で示すように、受信信号には自分の送信データによって
エッジが発生する。そしてこの場合に、自己の通信装置
１に設けられたマイクロコンピュータ５は、第１タイマ
割込信号ＩＰ１が出力された時刻ｔ１にて、送信データ
として「１」を出力すると共に、次送信データレジスタ
５３へ次の送信データとして「０」を書き込み、次の第
２タイマ割込信号ＩＰ２が出力された時刻ｔ２にて、次
送信データレジスタ５３に書き込まれている「０」を送
信データレジスタ５１へ転送し、次の第１タイマ割込信
号ＩＰ１が出力された時刻ｔ３にて、送信データレジス
タ５１に格納されている「０」を出力すると共に、次送
信データレジスタ５３へ次の送信データとして「０」を
書き込む。

【００９９】すると、ほぼ時刻ｔ３にて受信信号に立ち
下がりエッジが発生し、エッジ割込信号ＩＰ０が出力さ
れるが、この場合には、図９に示した時刻ｔｅの場合と
全く同様に、直前の第１タイマ割込信号ＩＰ１の出力時
に出力された送信データと同じデータを出力し、且つ、
次送信データレジスタ５３への次の送信データの書き込
みは行わないため、通信には全く影響しない。

【０１００】そしてその後は、このエッジ検出時を基準
としてサンプリング時間Ｔ２及び１ビット時間Ｔ１の計
時が行われ、次の第２タイマ割込信号ＩＰ２が出力され
た時刻ｔ４にて、次送信データレジスタ５３に書き込ま
れている「０」を送信データレジスタ５１へ転送し、次
の第１タイマ割込信号ＩＰ１が出力された時刻ｔ５に
て、送信データレジスタ５１に格納されている「０」を
出力する。

【０１０１】一方、他の通信装置１の方が自己の通信装
置１よりも早く送信を行っている場合には、図１０の一
点鎖線で示すように、受信信号には他の通信装置１から
の送信データによってエッジが発生する。ここで、サン
プリングポイントよりも早く他の通信装置１が送信デー
タを変化させることは通信成立の前提上あり得ないた
め、この場合には、時刻ｔ２と時刻ｔ３の間の時刻ｔ６
で受信信号に立ち下がりエッジが発生する。

【０１０２】すると、この場合に自己の通信装置１に設
けられたマイクロコンピュータ５は、ほぼ時刻ｔ６にて
エッジ割込信号ＩＰ０が出力されるため、直前の第２タ
イマ割込信号ＩＰ２の出力時（時刻ｔ２）に送信データ
レジスタ５１へ転送された「０」を出力する。また、こ
の場合には、第２タイマ割込信号ＩＰ２が出力された後
にエッジ割込信号ＩＰ０が出力されるため、図８に示し
たＩＰ０割込処理のＳ５３０を実行して、次送信データ
レジスタ５３へ次の送信データとして「０」を書き込
む。

【０１０３】そしてこの場合にも、その後は、このエッ
ジ検出時を基準としてサンプリング時間Ｔ２及び１ビッ
ト時間Ｔ１の計時が行われ、次の第２タイマ割込信号Ｉ
Ｐ２が出力された時刻ｔ７にて、次送信データレジスタ
５３に書き込まれている「０」を送信データレジスタ５
１へ転送し、次の第１タイマ割込信号ＩＰ１が出力され
た時刻ｔ８にて、送信データレジスタ５１に格納されて
いる「０」を送信する。

【０１０４】つまり、他の通信装置１の方が早く送信デ
ータを変化させた場合には、図１０において実線で示し
た動作のうち、時刻ｔ３以降の動作が、エッジ検出時刻
ｔ６を基準として全体的にシフトされる。そして、これ
によって、複数の通信装置１が通信線３上にデータを送
出している場合に、より早く送信を行った（送信データ
を変化させた）通信装置の動作タイミングに、他の通信
装置の送受信タイミングを同期させ、各通信装置間での
動作タイミングが次第にずれてしまうことを防止してい
る。

【０１０５】以上説明したように、本実施例の通信装置
１を制御するマイクロコンピュータ５においては、カウ
ンタ２１，第１コンペアレジスタ２３，及び第１比較部
２７によって１ビット時間Ｔ１が計時される毎に、アン
ドゲートＡＮＤ３，オアゲートＯＲ１、及び出力バッフ
ァ回路６９によって、そのとき送信データレジスタ５１
に格納されている送信データを送信ドライバ回路ＴＤＣ
へ出力し、また、その時点からカウンタ２１，第２コン
ペアレジスタ２５，及び第２比較部２９によってサンプ
リング時間Ｔ２が計時されたときに、受信信号をサンプ
リングすると共に、次に送信すべき送信データを送信デ
ータレジスタ５１へ転送する、といった動作を繰り返す
ことにより、データの送受信を順次行うようにしてい
る。

【０１０６】そして、受信信号のサンプリング時に、サ
ンプリングした受信データＳＡＭと現在送信中の送信デ
ータとが一致していないことを検出すると、６ビット連
続してハイレベルであるＥＯＦの終了を検出するまで、
送信許可レジスタ６５及び第１〜第４許可レジスタ５５
〜６１をリセットして、送信を中止するようにしてい
る。

【０１０７】そして更に、自己が送信した送信データ或
いは他の通信装置１からの送信データによって、受信信
号にエッジが発生し、これがエッジ検出部３３によって
検出されると、アンドゲートＡＮＤ２とオアゲートＯＲ
１を介して出力バッファ回路６９を作動させて、そのと
き送信データレジスタ５１に格納されている送信データ
を送信ドライバ回路ＴＤＣへ出力し、これと同時に、カ
ウンタ２１をクリアして、１ビット時間Ｔ１とサンプリ
ング時間Ｔ２との計時動作をやり直すようにしている。
この結果、既述した調歩同期式の通信プロトコルを実現
できる。

【０１０８】ここで特に、本実施例のマイクロコンピュ
ータ５では、送信データレジスタ５１に格納された送信
データを出力するための出力バッファ回路６９を、第１
比較部２７からの第１タイマ割込信号ＩＰ１とエッジ検
出部３３からのエッジ割込信号ＩＰ０との論理和信号に
よって、直接作動させるようにしている。

【０１０９】よって、本実施例のマイクロコンピュータ
５によれば、エッジ検出部３３によって受信信号のエッ
ジが検出された時に、出力バッファ回路６９を即座に作
動させて、そのとき送信データレジスタ５１に格納され
ている送信データを速やかに出力することができる。

【０１１０】つまり、既述したように従来のシングルチ
ップマイクロコンピュータでは、受信信号のエッジ検出
時にはＣＰＵが実行するエッジ割込処理によって送信デ
ータを出力する、といった方法しか採ることができず、
エッジ検出時にＣＰＵが他の割込処理を実行している場
合には、その割込処理の実行が終了するまでは、次の送
信データを出力することができなかった。

【０１１１】これに対して、本実施例のマイクロコンピ
ュータ５によれば、第１タイマ割込信号ＩＰ１とエッジ
割込信号ＩＰ０との論理和をとるオアゲートＯＲ１の出
力信号によって、出力バッファ回路６９が作動されるよ
うに構成されているため、ＣＰＵ１５がＩＰ２割込処理
を実行している最中であっても、エッジ検出部３３から
エッジ割込信号ＩＰ０が出力されれば、送信データレジ
スタ５１に格納されている送信データを即座に出力する
ことができる。

【０１１２】そしてこの結果、自己が送信中で且つＣＰ
Ｕ１５がＩＰ２割込処理を実行しているときに、通信線
３の電圧に図１３に例示したようなノイズが発生した場
合でも、エッジを検出した時点で即座に送信データを出
力することができるようになり、延いては、通信線３に
接続された全ての通信装置１を同期させて作動させるこ
とができる。

【０１１３】また、本実施例のマイクロコンピュータ５
においては、第１タイマ割込信号ＩＰ１の出力時にＣＰ
Ｕ１５が実行するＩＰ１割込処理、及びエッジ割込信号
ＩＰ０の出力時にＣＰＵ１５が実行するＩＰ０割込処理
にて、次に送信すべき送信データを次送信データレジス
タ５３に書き込んでおき、その次に第２比較部２９から
第２タイマ割込信号ＩＰ２が出力されたときに、アンド
ゲートＡＮＤ１及び出力バッファ回路６７からなるハー
ドウェアによって、次送信データレジスタ５３に書き込
まれている送信データを送信データレジスタ５１に転送
するようにしている。

【０１１４】よって、第２比較部２９から第２タイマ割
込信号ＩＰ２が出力されると、送信データレジスタ５１
には、そのときのＣＰＵ１５の動作状態に関わらず、次
送信データレジスタ５３から出力バッファ回路６７を介
して、次に送信すべき送信データが即座に書き込まれ
る。

【０１１５】つまり、第２タイマ割込信号ＩＰ２の出力
時にＣＰＵ１５が実行するＩＰ２割込処理によって、送
信データレジスタ５１へ次に送信すべき送信データを書
き込むことも考えられるが、この場合には、第２タイマ
割込信号ＩＰ２が出力された直後に、エッジ検出部３３
によって受信信号のエッジが検出されると、送信データ
レジスタ５１へのデータの書換えが間に合わずに、サン
プリング後のエッジ検出時に前回と同じデータを送信し
てしまう虞が生じる。

【０１１６】これに対して、本実施例のマイクロコンピ
ュータ５によれば、第２タイマ割込信号ＩＰ２が出力さ
れた直後に、エッジ検出部３３によって受信信号のエッ
ジが検出された場合でも、送信データレジスタ５１のデ
ータを次の送信データに即座に書き換えて、そのデータ
を出力バッファ回路６９を介して確実に出力することが
できる。

【０１１７】また更に、本実施例のマイクロコンピュー
タ５においては、受信信号をサンプリングするサンプリ
ング部３５をハードウェアによって形成するようにして
いる。よって、第２タイマ割込信号ＩＰ２が出力された
時に、即座に受信信号のサンプリングを行うことがで
き、延いては受信信号のサンプリングをより正確なタイ
ミングで行うことができる。

【０１１８】一方、本実施例のマイクロコンピュータ５
においては、第１タイマ割込信号ＩＰ１及びエッジ割込
信号ＩＰ０によって、カウンタ２１がハードウェア的に
クリアされるようにしている。従って、ＣＰＵ１５が実
行するＩＰ１割込処理及びＩＰ０割込処理にて、第１及
び第２コンペアレジスタ２３，２５の値を加算により順
次更新していく、といった複雑な処理を行うことなく、
１ビット時間Ｔ１及びサンプリング時間Ｔ２の計時を行
うことができる。

【０１１９】また、本実施例のマイクロコンピュータ５
においては、出力バッファ回路６７，７１及びオアゲー
トＯＲ１へ各割込信号ＩＰ０，ＩＰ１，ＩＰ２を入力す
るための信号ラインに、夫々、アンドゲートＡＮＤ１，
ＡＮＤ２，ＡＮＤ３，ＡＮＤ４を設け、更に、各アンド
ゲートＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＮＤ４の一方
の入力端子に、ＣＰＵ１５によってセット・リセットさ
れる許可データＥ１〜Ｅ４を夫々入力するようにしてい
る。従って、各割込信号ＩＰ０，ＩＰ１，ＩＰ２に対す
る出力バッファ回路６７，６９，７１の動作を、ＣＰＵ
１５の指令によって任意に禁止したり許可したりするこ
とができる。

【図面の簡単な説明】

【図１】実施例のデータ通信システムの構成を表す構成
図である。

【図２】実施例の通信装置に設けられたシングルチップ
マイクロコンピュータの内部構成を表すブロック図であ
る。

【図３】シングルチップマイクロコンピュータの内部に
設けられた送信データ出力部の構成を表すブロック図で
ある。

【図４】実施例の通信装置が送出するデータのフレーム
フォーマットを説明する説明図である。

【図５】シングルチップマイクロコンピュータの動作を
説明するためのフローチャートである。

【図６】シングルチップマイクロコンピュータ内のＣＰ
Ｕが実行するＩＰ２割込処理を説明するフローチャート
である。

【図７】シングルチップマイクロコンピュータ内のＣＰ
Ｕが実行するＩＰ１割込処理を説明するフローチャート
である。

【図８】シングルチップマイクロコンピュータ内のＣＰ
Ｕが実行するＩＰ０割込処理を説明するフローチャート
である。

【図９】実施例の通信装置が送信を開始する場合の動作
を説明する説明図である。

【図１０】複数の通信装置が同じデータを送信する場合
の動作を説明する説明図である。

【図１１】通信制御装置として用いられていた従来のシ
ングルチップマイクロコンピュータの内部構成を表すブ
ロック図である。

【図１２】従来のシングルチップマイクロコンピュータ
を通信制御装置として用いた場合の動作を説明する説明
図である。

【図１３】従来装置の問題点を説明するための説明図で
ある。

【符号の説明】

１…通信装置 ３…通信線 ＲＤＣ…受信ドライバ
回路 ＴＤＣ…送信ドライバ回路 ５…マイクロコンピュー
タ １５…ＣＰＵ １７…ＲＯＭ １９…ＲＡＭ ２１…カウンタ ２３…第１コンペアレジスタ ２５…第２コンペアレ
ジスタ ２７…第１比較部 ２９…第２比較部 ３１…多数
決フィルタ ３３…エッジ検出部 ３５…サンプリング部 ３９
…送信データ出力部 ５１…送信データレジスタ ５３…次送信データレジ
スタ ５５…第１許可レジスタ ５７…第２許可レジスタ ５９…第３許可レジスタ ６１…第４許可レジスタ ６３…期待値レジスタ ６５…送信許可レジスタ ６７，６９，７１…出力バッファ回路 ＯＲ１…オア
ゲート ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＮＤ４，ＡＮＤ５…
アンドゲート ＥＸＮＯＲ１…イクスクルーシブノアゲート ＩＮＶ
１…インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 明博 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 神田 康志 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 通信線の電圧レベルを外部からの送信デ
   ータに応じて所定のロウレベルとハイレベルとの間で変
   化させることにより前記通信線に通信信号を送出し、前
   記通信線を介して伝送されてきた通信信号を受信する通
   信装置に用いられ、前記通信線からの受信信号を入力し
   てデータを取得すると共に、前記通信線へ送信すべき送
   信データを出力するシングルチップマイクロコンピュー
   タからなる通信制御装置であって、 前記受信信号にエッジが発生したことを検出するエッジ
   検出手段と、 前記エッジ検出手段により前記受信信号のエッジが検出
   された時点を基準として、予め設定された前記通信信号
   の１ビット分の時間を繰り返して計時する第１の計時手
   段と、 前記エッジ検出手段により前記受信信号のエッジが検出
   された時点、及び前記第１の計時手段により前記１ビッ
   ト分の時間が計時された時点を基準として、前記１ビッ
   ト分の時間よりも予め短く設定された所定時間を計時す
   る第２の計時手段と、 該第２の計時手段によって前記所定時間が計時されると
   前記受信信号をサンプリングし、当該サンプリングした
   データを受信データとして取得するサンプリング手段
   と、 送信データを格納するための格納手段と、 前記第２の計時手段によって前記所定時間が計時される
   と、送信すべき送信データを前記格納手段に書き込むデ
   ータ書込手段と、 前記エッジ検出手段によって前記受信信号のエッジが検
   出されるか、或いは前記第１の計時手段によって前記１
   ビット分の時間が計時されると、前記格納手段に格納さ
   れた送信データを保持して前記通信線へ出力するデータ
   出力手段と、 を備え、少なくとも前記エッジ検出手段，第１の計時手
   段，第２の計時手段，格納手段，及びデータ出力手段
   は、当該シングルチップマイクロコンピュータの内部に
   てハードウェアによって形成されていること、 を特徴とする通信制御装置。
2. 【請求項２】 請求項１に記載の通信制御装置におい
   て、 前記格納手段が、前記データ出力手段によって出力され
   る送信データを格納するための第１の格納手段と、該第
   １の格納手段に格納された送信データの次に送信すべき
   送信データを格納するための第２の格納手段と、からな
   ると共に、 前記データ書込手段が、前記第２の計時手段によって前
   記所定時間が計時されると、前記第２の格納手段に格納
   された送信データを前記第１の格納手段に書き込む第１
   の書込手段と、前記第２の計時手段によって前記所定時
   間が計時される前に、前記第２の格納手段に送信データ
   を書き込む第２の書込手段とからなり、 更に、前記第１の書込手段が、当該シングルチップマイ
   クロコンピュータの内部にてハードウェアによって形成
   されていること、 を特徴とする通信制御装置。
3. 【請求項３】 請求項１又は請求項２に記載の通信制御
   装置において、 前記サンプリング手段によってサンプリングされたデー
   タが、当該サンプリングの直前に前記データ出力手段に
   よって出力された送信データと一致しているか否かを判
   定し、前記両データが一致していないと判断すると、前
   記データ出力手段の作動を所定条件が成立するまで停止
   させる送信停止手段を備えたこと、 を特徴とする通信制御装置。
4. 【請求項４】 請求項３に記載の通信制御装置におい
   て、 前記送信停止手段の動作を禁止可能な送信停止禁止手段
   を備えたこと、 を特徴とする通信制御装置。
5. 【請求項５】 請求項１ないし請求項４の何れかに記載
   の通信制御装置において、 前記データ出力手段の動作を禁止可能なデータ出力禁止
   手段を備えたこと、 を特徴とする通信制御装置。
6. 【請求項６】 請求項１ないし請求項４の何れかに記載
   の通信制御装置において、 前記エッジ検出手段によって受信信号のエッジが検出さ
   れたときの前記データ出力手段の動作を禁止可能なエッ
   ジデータ出力禁止手段を備えたこと、 を特徴とする通信制御装置。
7. 【請求項７】 請求項１ないし請求項６の何れかに記載
   の通信制御装置において、 前記第１の計時手段及び前記第２の計時手段のうち少な
   くとも何れか一方が、当該シングルチップマイクロコン
   ピュータ内のクロックによってカウント動作を行うカウ
   ンタと、所定値がセットされるレジスタと、該レジスタ
   の値と前記カウンタのカウント値とが一致したか否かを
   検出する比較部と、からなること、 を特徴とする通信制御装置。
8. 【請求項８】 請求項１ないし請求項６の何れかに記載
   の通信制御装置において、 当該シングルチップマイクロコンピュータ内のクロック
   によってカウント動作を行うカウンタを備えると共に、 前記第１の計時手段及び前記第２の計時手段が、夫々、
   所定値がセットされるレジスタと、該レジスタの値と前
   記カウンタのカウント値とが一致したか否かを検出する
   比較部と、からなること、 を特徴とする通信制御装置。