DE69321574T2

DE69321574T2 - Demodulationsschaltung für ein Kommunikationssteuersystem

Info

Publication number: DE69321574T2
Application number: DE69321574T
Authority: DE
Inventors: Yasushi C/O Mitsubishi Denki K.K. Itami-Shi Hyogo 664 Okamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-01-14
Filing date: 1993-12-23
Publication date: 1999-04-08
Anticipated expiration: 2013-12-24
Also published as: DE69321574D1; EP0610592B1; JPH06216778A; US5459751A; EP0610592A3; EP0610592A2

Description

Die vorliegende Erfindung bezieht sich auf eine Demodulationsschaltung eines Kommunikationssteuersystemes nach dem Oberbegriff des Anspruches 1.
Fig. 1 zeigt ein pulsweitenmoduliertes Bitmuster, das durch ein PWM-(Pulsweitenmodulation)Bitformat gemäß einer Datenkommunikationsnetzwerkschnittstelle J1850 der Klasse B zum Beispiel definiert ist. Der Bereich eines Bit der Daten, die über eine Doppeldrahtbusleitung übertragen werden, besteht aus drei segmentierten Gebieten (hier im folgenden als "Zeit" bezeichnet). Bit 0 wird, wie in Fig. 1(a) gezeigt ist, durch einen H-Pegel zu der ersten Zeit 63 und der zweiten Zeit 64 und durch einen L- Pegel zu der dritten Zeit 65 ausgedrückt. Bit 1 wird andererseits durch einen H-Pegel zu der ersten Zeit 63 und einen L- Pegel zu der zweiten Zeit 64 und der dritten Zeit 65 gegeben, wie in Fig. 1(b) gezeigt ist.
Das Symbol SOF (Start eines Rahmens), das einen Übertragungsstart bezeichnet, wie in Fig. 1(c) gezeigt ist, wird durch eine Gesamtheit von sechs Zeiten als ein Muster mit der ersten, zweiten, dritten und vierten Zeit 63-66 auf dem H-Pegel und der fünften und der sechsten Zeit 67 und 68 auf dem L-Pegel ausgedrückt. Das Symbol EOD (Ende der Daten), das das Ende der Übertragung bedeutet, wie in Fig. 1(d) gezeigt ist, wird durch drei Zeiten einschließlich der ersten, zweiten und dritten Zeit 63, 64 und 65 alle auf dem L-Pegel dargestellt. Weiter wird das Symbol EOF (Ende des Rahmens), das das Ende des Nachrichtenrahmens anzeigt, durch sechs Zeiten dargestellt, die die erste, zweite, dritte, vierte, fünfte und sechste Zeit 63, 64, 65, 66, 67 und 68 alle auf dem L-Pegel bezeichnen.
Die PWM-Symbole und die PWM-Daten, die somit der Pulsweitenmodulation unterworfen werden, werden in einem Nachrichtenrahmenformat von SAE. J1850 zum Beispiel übertragen und empfangen, wie in Fig. 2 gezeigt ist. Es sei angenommen, daß ein Übertragungsrahmen abgeschickt wird. Zuerst wird das Übertragungsstartsymbol SOF abgeschickt, es wird gefolgt von den Daten 43, indem ein PWM-Wert des Bit 0 oder 1 vorgesehen wird, und dann von dem Übertragungsendsymbol EOD, das das Ende der Übertragung anzeigt. In dem Fall, in dem kein Fehler in dem Symbol und den Daten, die so übertragen werden, erfaßt wird, führt die empfangende Partei eine Pulsweitenmodulation durch und schickt eine spezielle Adresse zurück, die ihr zugeordnet ist, als eine IFR (Antwort im Rahmen). Ein Ende des Rahmensignales EOF, das das Ende eines Nachrichtenrahmens bezeichnet, wird abgeschickt, wodurch ein Nachrichtenrahmen beendet wird.
Nun wird ein Verfahren zum Demodulieren der PWM-Symbole und der PWM-Daten, die in Fig. 1 gezeigt sind, an dem empfangenden Ende erläutert. Das Bit 0 und das Bit 1, das die in Fig. 1(a) und 1(b) gezeigten PWM-Daten vorsieht, bestehen aus drei Zeiten. Die Daten werden an vorbestimmten Abtastpunkten t&sub1;, t&sub2; und t&sub3; an den Zeiten 63, 64 und 65 abgetastet, und es sei angenommen, daß die erste Zeit 63 auf dem H-Pegel, die zweite Zeit 64 auf dem H- Pegel und die dritte Zeit 65 auf dem L-Pegel sind, dann wird das Bit 0 als ein Demodulationswert erhalten. In Hinblick auf das Bit 1 wird eine ähnliche Abtasttätigkeit an den Abtastpunkten t&sub1;, t&sub2; und t&sub3; durchgeführt, so daß in dem Fall, in dem die erste Zeit 63 auf dem H-Pegel, die zweite Zeit 64 auf dem L-Pegel und die dritte Zeit 65 auf dem L-Pegel sind, ein Bit 1 Demodulationswert erhalten wird.
Jetzt wird die Erläuterung der Demodulation der PWM-Daten und des PWM-Symboles an dem empfangenden Ende gegeben. Wie in Fig. 1(a) und 1(b) gezeigt ist, bedeckt die 1-Bitbreite 24 Takte, und jeder Zeitbereich 63, 64 oder 65 ist aus 8 Takten zusammengesetzt. Der erste Abtastpunkt t&sub1; ist an dem vierten Takt von dem Datenanstiegspunkt, der zweite Abtastpunkt t&sub2; an dem zwölften Takt und der dritte Abtastpunkt t&sub3; an dem zwanzigsten Takt, wobei jede Abtastung in der Mitte eines Zeitbereiches durchgeführt wird.
Dieses ist auch der Fall mit dem Übertragungsstartsymbol SOF, dem Übertragungsendsymbol EOD und dem Rahmenendsymbol EOF. Das Übertragungsstartsymbol SOF und das Rahmenendsymbol EOF bestehen aus sechs Zeiten mit 48 Takten über die PWM-Symbolbreite. Wie an den Abtastpunkten t&sub1;, t&sub2;, ... t&sub6; gezeigt ist, sind der erste, zweite, ... sechste Abtastpunkt t&sub1;, t&sub2;, ... t&sub3; an dem 4., 12., 20., 28., 36. bzw. 44. Takt von dem Anstiegspunkt des PWM- Symboles gesetzt, und ein Demodulationswert wird durch Abtasten an der Mitte eines jeden Einzeitbereiches erhalten. In Hinblick auf das Übertragungsendsymbol EOD wird auf der anderen Seite wie bei den Bit 0 und 1, die in Fig. 1(a) und 1(b) gezeigt sind, ein Demodulationswert durch Abtasten an der Mitte des Einzeitbereiches der Abtastpunkte t&sub1;, t&sub2; und t&sub3; erhalten.
Die Doppeldrahtbusleitung weist eine Streukapazität auf. In dem Fall, in dem ein Übertragungswert mit einem PWM-Symbol und PWM- Wert auf einer Zweidrahtbusleitung abgeschickt wird, wird die Potentialänderung auf der der Zweidrahtbusleitung durch die Streukapazität, den Hochziehwiderstand und den Herunterziehwiderstand gedämpft, wodurch der H- und L-Pegel des PWM-Symboles und des PWM-Wertes einer Änderung unterliegen. Als Konsequenz kann die Mitte eines jeden Zeitbereiches des PWM-Symboles und des PWM-Wertes nicht mehr mit einem Abtastpunkt zusammenfallen, in welchem Fall die abgetasteten Demodulationsdaten wahrscheinlich ungenau sind. Zum Vermeiden dieses Problemes ist es die gegenwärtige Praxis, einen Übertragungswert einschließlich eines PWM-Symboles und PWM-Wertes auf die zwei Zweidrahtbusleitung mittels eines Treibers unter Benutzung eines Transistors mit einer großen Treiberfähigkeit abzuschicken.
Fig. 3 ist ein Blockschaltbild, das eine Konfiguration des Empfängers und des Treibers zum Verbinden des Kommunikationssteuersystemes mit der Zweidrahtbusleitung zeigt. Ein Übertragungswert 42, der den pulsweitenmodulierten PWM-Wert zum Beispiel von dem nicht gezeigten Kommunikationssteuersystem vorsieht, wird durch einen Inverter 40 an das Gate eines P-Kanal-MOS-Transistors 38 einerseits und direkt an das Gate eines N-Kanal-MOS-Transistors 39 andererseits angelegt. Die Drain der Transistoren 38, 39 ist mit einer nicht invertierten Zweidrahtbusleitung 36 (hier im folgenden als Bus&spplus; bezeichnet) und einer invertierten Zweidrahtbusleitung 37 (hier im folgenden als Bus&supmin; bezeichnet) verbunden. Die Source des Transistors 38 ist mit einer Spannungsversorgung V verbunden, und die Source des Transistors 39 liegt auf Masse. Die Bus&spplus;-Seite liegt auf Masse durch einen Herunterziehwiderstand 69, und die Bus&supmin;-Seite ist mit der Spannungsversorgung V durch einen Hochziehwiderstand 70 verbunden. Ein Empfänger enthält andererseits einen Komparator zur Differentialtätigkeit, wobei der positive Eingangsanschluß + mit dem Bus&spplus; 36 und der negative Eingangsanschluß mit dem Bus&supmin; 37 verbunden ist. Die zu demodulierenden Daten, die ein Ausgang des Empfängers 41 sind, werden an das nicht gezeigte Kommunikationssteuersystem angelegt. Der Bus&spplus; 36 hält eine Streukapazität 71, und der Bus&supmin; 37 hält eine Streukapazität 72.
Nun wird der Betrieb des Treibers und des Empfängers unter Bezugnahme auf das Zeitablaufdiagramm für Signale an verschiedenen Teilen in Fig. 4 erläutert. Die Übertragungsdaten 42, die von dem Kommunikationssteuersystem zu dem Bus&spplus; 36 und Bus&supmin; 37 zu senden sind, werden an die Gates der Transistoren 38, 39 angelegt, die Treiber vorsehen. Wenn die Übertragungsdaten von dem L- zu dem H-Pegel invertiert sind, wie in Fig. 4(a) gezeigt ist, schaltet der Transistor 38 ein, und der Bus&spplus; 36 wird auf das Potential des H-Pegels gehoben, wie in Fig. 4(b) gezeigt ist. Bei dem Vorgang hängt eine Verzögerungszeit 36ta von der Treiberfähigkeit des Transistors 38 ab. Dann schaltet in dem Fall, in dem die Übertragungsdaten von dem H- zu dem L-Pegel invertiert werden, wie in Fig. 4(a) gezeigt ist, der Transistor 38 ab, und der Bus&spplus; 36 wird das Potential auf dem L-Pegel, wie in Fig. 4(b) gezeigt ist. In dem Vorgang wird eine Verzögerungszeit 36tb durch die Werte des Hochziehwiderstandes 69 und die Streukapazität 71 bestimmt. Je größer die Streukapazität 71 ist, desto länger ist die Verzögerungszeit 36tb.
Ebenfalls schaltet der Transistor 39 ein, wenn die Übertragungsdaten 42 von dem H- zu dem L-Pegel invertiert werden, wie in Fig. 4(a) gezeigt ist, und der Bus&supmin; 37 nimmt das Potential des L- Pegels an, wie in Fig. 4(c) gezeigt. Bei diesem Vorgang hängt die Verzögerungszeit 37ta von der Treiberfähigkeit des Transistors 39 ab. Dann sei angenommen, daß die Übertragungsdaten 42 von dem H- zu dem L-Pegel invertiert werden, wie in Fig. 4(a) gezeigt ist, der Transistor 39 schaltet ab, und der Bus&supmin; 37 wird das Potential des H-Pegels, wie in Fig. 4(c) gezeigt ist. In dem Vorgang wird die Verzögerungszeit 37tb durch die Werte des Hochziehwiderstandes 70 und die Streukapazität 72 bestimmt. Die Potentiale des Busses&spplus; 36 und des Busses&supmin; 37, die so geändert sind, werden an den Empfänger 41 angelegt, und die zu demodulierenden Daten 5, die einen Ausgang des Empfängers, der einen Komparator für Differentialoperation darstellt, vorsehen, wie in Fig. 4(d) gezeigt ist, werden invertiert, wenn der Bus&spplus; 36 und der Bus&supmin; 37 jeweils ein vorbestimmtes Potential erreichen, wobei der Ausgang an eine Demodulationsschaltung in dem Kommunikationssteuersystem angelegt wird.
Nun wird der Betrieb zum Demodulieren des Ausganges des Empfängers 41 erläutert. Es sei angenommen, daß die Übertragungsdaten 42 als das Übertragungsstartsymbol SOF, die Bit 0 und 1 in diese Reihenfolge gesendet werden, wie in Fig. 5(a) gezeigt ist. Wenn die Übertragungsdaten 42 an die Transistoren 38, 39 angelegt werden, die Treiber darstellen, wird das Potential an dem Bus&spplus; 36 geändert, wie in Fig. 5(b) gezeigt ist, unter dem Einfluß der Streukapazität 71, 72 und der Widerstände 69, 70, wie oben beschrieben wurde, während das Potential an dem Bus&supmin; 37 einen entgegengesetzten Pegel annimmt. Die zu demodulierenden Daten 5, die von dem Komparator erzeugt werden, der den Empfänger 41 vorsieht, werden zu einem Zeitpunkt invertiert, der in Fig. 5(c) gezeigt ist, und sie werden an die Demodulationsschaltung (nicht gezeigt) angelegt. Als Resultat tastet, wie in Fig. 5(d) gezeigt ist, das Übertragungsstartsymbol SOF die zu demodulierenden Daten 5 an den Abtastpunkten t&sub1;, t&sub2;, ... t&sub6; innerhalb seines Bereiches ab, das Bit 0 an den Abtastpunkten t&sub1;, t&sub2; und t&sub3; an seinem Bereich bzw. das Bit 1 an den Abtastpunkten t&sub1;, t&sub2;, t&sub3; innerhalb seines Bereiches.
In dem Fall, in dem das Übertragungsstartsymbol SOF, das Bit 0 und das Bit 1, die an die Demodulationsschaltung angelegt sind, an den Abtastpunkten aufgrund des Abtasttaktes demoduliert werden, wie in Fig. 5(d) gezeigt ist, wie oben beschrieben wurde, wird die Potentialänderung der Zweidrahtbusleitung unter dem Einfluß der Streukapazität, des Herunterziehwiderstandes und des Hochziehwiderstandes der Zweidrahtbusleitung gedämpft. Wenn die Breite des H-Pegelabschnittes der Bit 0 und 1 und das an die Demodulationsschaltung angelegte Übertragungsstartsymbol SOF mehr als ein vorbestimmter Wert beträgt, unterscheiden sich daher, wie in Fig. 5(d) gezeigt ist, der Abtastpunkt t&sub5; in dem Übertragungsstartsymbol-SOF-Abschnitt, der Abtastpunkt t&sub3; in dem Bit-0-Abschnitt und der Abtastpunkt t&sub2; in dem Bit-1-Abschnitt von dem Übertragungsstartsymbol SOF, dem Bit 0 und dem Bit 1, die auf die Zweidrahtbusleitung gesendet wurden. Das resultierende Problem ist, daß das demodulierte PWM-Symbol und die PWM- Daten wahrscheinlich unbestimmt sind, selbst wenn ein Treiber mit einer großen Treiberfähigkeit vorhanden ist.
Bei dem oben erwähnten Stand der Technik besteht der Treiber aus dem P-Kanal-MOS-Transistor und dem N-Kanal-MOS-Transistor. Jedoch treten in dem Fall, in dem der Treiber aus bipolaren Transistoren besteht, die gleichen Probleme auf.
Eine Demodulationsschaltung gemäß dem Oberbegriff des Anspruches 1 ist aus Patents Abstracts of Japan bezüglich JP 01-122 214 A bekannt.
Es ist eine Aufgabe der Erfindung, eine Demodulationsschaltung des Kommunikationssteuersystemes vorzusehen, die hoch in der Zuverlässigkeit der demodulierten Daten ist und die in der Lage ist, das PWM-Symbol und die PWM-Daten, die zu demodulieren sind, aufzustellen, ohne daß sie durch die Streukapazität, den Herabziehwiderstand und den Hochziehwiderstand der Busleitung beeinflußt wird.
Diese Aufgabe wird gelöst durch eine Demodulationsschaltung nach Anspruch 1.
Weitere Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
Die obigen und weiteren Aufgaben und Merkmale der Erfindung werden vollständig aus der folgenden detaillierten Beschreibung mit den begleitenden Zeichnungen ersichtlich, von denen:
Fig. 1(a) bis 1(e) Muster des Symboles und der Daten zeigen, die der Pulsweitenmodulation unterworfen sind;
Fig. 2 ein Bild ist, das ein Format des Nachrichtenrahmens der SAE. J1850 zeigt;
Fig. 3 ein Blockschaltbild ist, das eine Konfiguration des Empfängers und des Treibers für die Übertragungsdaten zeigt;
Fig. 4 ein Zeitablaufdiagramm für die von dem Empfänger empfangenen Übertragungsdaten ist;
Fig. 5 ein Zeitablaufdiagramm für Signale an verschiedenen Teilen ist, das das herkömmliche Abtasten der Übertragungsdaten zeigt;
Fig. 6 ein Blockschaltbild ist, das eine Konfiguration einer Demodulationsschaltung für das Kommunikationssteuersystem gemäß der Erfindung zeigt;
Fig. 7 ein Blockschaltbild ist, das eine Konfiguration eines Flankendetektors mit einem Anstiegsdetektor und einem Abfalldetektor in Fig. 6 zeigt;
Fig. 8 ein Zeitablaufdiagramm ist, das die Weise zeigt, in der die ansteigenden und abfallenden Kanten der Übertragungsdaten an dem Flankendetektor erfaßt werden;
Fig. 9 ein Zeitablaufdiagramm für Signale an verschiedenen Teilen eines Abtastzählers in Fig. 6 ist;
Fig. 10 ein Blockschaltbild ist, das eine Konfiguration einer Abtasttakteinstelleinheit in Fig. 6 zeigt;
Fig. 11 ein Blockschaltbild ist, das eine Konfiguration der H- Pegelseite der Abtasttakteinstelleinheit in Fig. 6 zeigt;
Fig. 12 ein Zeitablaufdiagramm für Signale an verschiedenen Teilen der Demodulationseinheit in Fig. 6 ist;
Fig. 13 ein Blockschaltbild ist, das eine Konfiguration der H- Pegelseite der Selektorsteuerung in Fig. 6 zeigt;
Fig. 14 ein Blockschaltbild ist, das eine Konfiguration der Demodulationseinheit in Fig. 6 zeigt; und
Fig. 15 ein Zeitablaufdiagramm für verschiedene Signale bei der Demodulierung der Übertragungsdaten an der Demodulationseinheit ist.
Die Erfindung wird im Einzelnen unter Bezugnahme auf die begleitenden Zeichnungen erläutert, die eine Ausführungsform zeigen.
Fig. 6 ist ein Blockschaltbild, das die Konfiguration einer Demodulationsschaltung des Kommunikationssteuersystemes gemäß der Erfindung zeigt. Zu demodulierende Daten 5 werden an eine Demodulation 4 und einen Anstiegsdetektor 1a und einen Abfalldetek tor 1b eines Flankendetektors 1 angelegt. Ein Takt 6, der einen Referenztakt vorsieht, wird an die Taktanschlüsse von Abtastzählern 2a, 2b, 2c, 2d, 2e, die einen 6-Basis-, einen 7-Basis-, einen Oktal-, einen 9-Basis- bzw. einen Dezimalzähler eines Zählers 2 darstellen, einen Anstiegsdetektor 2a, einen Abfalldetektor 2b und die ersten Eingangsanschlüsse von drei Eingangs-UND- Schaltungen 9, 10 angelegt. Ein Anstiegserfassungssignal 15a des Anstiegsdetektors 1a wird an einen Eingangsanschluß einer ODER- Schaltung 8 und einen Setzanschluß S eines SR-Flip-Flop 7 angelegt. Ein Abfallerfassungssignal 15b des Abfalldetektors 1b wird an den anderen Eingangsanschluß der ODER-Schaltung 8 und einen Rücksetzanschluß R des SR-Flip-Flop 7 angelegt. Das Ausgangssignal eines Ausgangsanschlusses Q des SR-Flip-Flop 7 wird an den zweiten Eingangsanschluß der drei Eingangs-UND-Schaltung und die Selektorsteuerung 13 angelegt.
Das Ausgangssignal 21 der ODER-Schaltung 8 wird an die Steueranschlüsse der Abtastzähler 2a, 2b, 2c, 2d und 2e angelegt. Das Ausgangssignal an einem Ausgangsanschluß #Q des SR-Flip-Flop 7 wird an den zweiten Eingangsanschluß der Dreieingangs-UND- Schaltung 10 und die Selektorsteuerung 13 angelegt. Ein Vergleichsabschnittsteuersignal 23 der Vergleichsabschnittsteuerung 22 wird an die dritten Eingangsanschlüsse der Dreieingangs-UND- Schaltungen 9, 10 und die Selektorsteuerung 13 angelegt. Ein H- Pegelabschnittstakt 9a, der von der Dreieingangs-UND-Schaltung 9 erzeugt wird, wird an einen H-Pegelzähler 11a angelegt, und ein L-Pegelabschnittstakt 10a, der von der Dreieingangs-UND- Schaltung 10 erzeugt wird, an einen L-Pegelzähler 11b. Das Ausgangssignal des H-Pegelzählers 11a wird an einen H- Pegelweitenkomparator 12a angelegt, und das Ausgangssignal des L-Pegelzählers 11b an einen L-Pegelweitenkomparator 12b.
Die Ausgangssignal des H-Pegelweitenkomparators 12a und des L- Pegelweitenkomparators 12b werden an die Selektorsteuerung 13 angelegt. Das von der Selektorsteuerung 13 erzeugte Auswahlsi gnal wird an den Selektionssignalanschluß des Abtasttaktselektors 14 angelegt. Ein Fehlersignal 27 wird von der Selektorsteuerung 13 erzeugt. Zählausgänge 16, 17, 18, 19 und 20 der Abtastzähler 2a, 2b, 2c, 2d und 2e werden an den Eingangsanschluß es Abtastselektors 14 angelegt. Ein 3-Zählertakt 29, ein 6- Zählertakt 30, ein 9-Zählertakt 31 und ein Abtasttakt 25, die von dem Abtasttaktselektor 14 erzeugt werden, werden an die Demodulationseinheit 4 angelegt. Demodulierte PWM-Daten 32 und PWM-Symbole 33, 34, 35 werden von der Demodulationseinheit 4 erzeugt. Der H-Pegelzähler 11a, der L-Pegelzähler 11b, der H- Pegelweitenkomparator 12a, der L-Pegelweitenkomparator 12b, die Selektorsteuerung 13 und der Abtasttaktselektor 14 stellen eine Abtasttakteinstelleinheit 3 dar.
Fig. 7 ist ein Blockschaltbild, das die Konfiguration des Flankendetektors 1 zeigt. Zu demodulierende Daten 5 werden an einen Eingangsanschluß D eines D-Flip-Flop 111 auf der einen Seite und durch einen Inverter 112 an den Eingangsanschluß D eines D-Flip- Flop 113 auf der anderen Seite angelegt. Ein Takt 6 wird andererseits an die Taktanschlüsse T der D-Flip-Flops 111, 112 und an einen Taktanschluß T (T) eines D-Flip-Flops 116 (117) durch einen Inverter 114 (115) zur gleichen Zeit angelegt. Ein Ausgangssignal an dem Ausgangsanschluß Q des D-Flip-Flops 111 (113) wird an den Eingangsanschluß D des D-Flip-Flops 116 (117) angelegt. Ein Ausgangssignal an dem Ausgangsanschluß #Q des D-Flip- Flops 111 (113) wird an einen Eingangsanschluß der UND-Schaltungen 118 (119) angelegt. Ein Ausgangssignal an dem Ausgangsanschluß Q des D-Flip-Flops 116 (117) wird an den anderen Eingangsanschluß der UND-Schaltung 118 (119) angelegt. Ein Anstiegsflankenerfassungssignal 15a wird von der UND-Schaltung 118 erzeugt, und ein Abfallflankenerfassungssignal 15b von der UND- Schaltung 119.
Fig. 8 ist ein Zeitablaufdiagramm für Signale an verschiedenen Teilen des Flankendetektors 1. Der Betrieb des Flankendetektors 1 wird unter Bezugnahme auf Fig. 8 erläutert. Wenn die zu demodulierenden Daten, die in Fig. 8(a) gezeigt sind, und der in Fig. 8(b) gezeigte Takt an den Flankendetektor 1 angelegt werden, wird ein Anstiegsflankenerfassungssignal 15(a) synchron mit dem Anstieg der zu demodulierenden Daten von der UND-Schaltung 118 erzeugt, wie in Fig. 8(c) und 8(d) gezeigt ist, und ein Abfallflankenerfassungssignal 15b synchron mit dem Abfall von der UND-Schaltung 119. Die Anstiegs- und Abfallflankenerfassungssignale 15a, 15b werden an die ODER-Schaltung 8 angelegt (siehe Fig. 6), das Ausgangssignal 21 davon wird an den Zähler 2 als ein Flankenerfassungssignal angelegt.
Ein Zeitablaufdiagramm für Signale an verschiedenen Teilen des Zählers 2 ist in Fig. 9 gezeigt, unter Bezugnahme darauf wird der Betrieb des Zählers 2 beschrieben. Der Abtastzähler 2a ist ein 6-Basiszähler zum Zählen der Anstiegspunkte des Taktes 6, der in Fig. 9(a) gezeigt ist, und erzeugt einen Zählausgang 16, der in Fig. 9(b) gezeigt ist, jedes Mal wenn sechs Takte gezählt sind. Der Abtastzähler 2b ist ein 7-Basiszähler, der die Abfallpunkte des Taktes 6 zählt und einen Zählausgang 17 erzeugt, der in Fig. 9(c) gezeigt ist, jedes Mal, wenn sieben Takte gezählt sind. Der Abtastzähler 2c ist ein Oktalzähler, der die Anstiegspunkte des Taktes 6 zählt zum Erzeugen eines Zählausganges 18, der in Fig. 9(d) gezeigt ist, jedes Mal, wenn acht Takte gezählt sind. Der Abtastzähler 2d ist ein 9- Basiszähler, der die Abfallpunkte des Taktes 6 zählt und einen Zählausgang 19 erzeugt, der in Fig. 9(e) gezeigt ist, jedes Mal, wenn neun Takte gezählt sind. Der Abtastzähler 2ceist ein Dezimalzähler, der die Anstiegspunkte des Taktes 6 zählt und ein Zählausgang 20 erzeugt, der in Fig. 9(f) gezeigt ist, jedes Mal, wenn zehn Takte gezählt sind.
Die Abtastzähler 2a, 2b, 2c, 2d und 2e werden durch den in Fig. 9(g) gezeigten Flankenerfassungsausgang 21 initialisiert, und die Abtastzähler 2a, 2b, 2c, 2d und 2e beginnen zu zählen, nach dem der Initialwert davon auf die Zahl der Takte (3, 4, 4, 5, 5) gesetzt ist. Die Zählausgänge 16, 17, 18, 19 und 20 der Abtastzähler 2a, 2b, 2c, 2d und 2e werden an den Abtasttaktselektor 14 der Abtasteinstelleinheit 3 angelegt.
Fig. 10 ist ein Blockschaltbild, das eine spezielle Konfiguration der Abtasttakteinstelleinheit 3 zeigt. Die Abtasttakteinstelleinheit 3 enthält eine H-Pegelabtasttakteinstelleinheit 24a, eine L-Pegelabtasttakteinstelleinheit 24b und den Abtasttaktselektor 14. Die H-Pegelabtasttakteinstelleinheit 24a enthält wiederum den H-Pegelzähler 11a (siehe Fig. 6), den H- Pegelweitenkomparator 12h und die H-Pegelseite der Selektorsteuerung 13, und die L-Pegelabtasttakteinstelleinheit 24b enthält einen L-Pegelzähler 11b, einen L-Pegelweitenkomparator 12b und die L-Pegelseite der Selektorsteuerung 13.
Der Takt 6, die Zählausgänge 16, 17, 18, 19, 20 der Abtastzähler 2a, 2b, 2c, 2d, 2e und das Anstiegsflankenerfassungssignal 15a und der H-Pegelabschnittstakt 9a werden an die H-Pegelabtasttakteinstelleinheit 24a angelegt. Ebenfalls werden der Takt 6, die Taktausgänge 16, 17, 18, 19, 20 und der L-Pegelabschnittstakt 10a an die L-Pegelabtasttakteinstelleinheit 24b angelegt. Das H-Pegelabschnittstaktsignal 9a wird an den ersten Eingangsanschluß einer Dreieingangs-UND-Schaltung 200 des Abtasttaktselektors 14 angelegt, und das L-Pegelabschnittstaktsignal 10a an den ersten Eingangsanschluß einer Dreieingangs-UND-Schaltung 201. Der zweite Eingangsanschluß der Dreieingangs-UND-Schaltung 200 wird mit einem Ausgangssignal 134a der H-Pegelabtasttakteinstelleinheit 24a beliefert, und der zweite Eingangsanschluß der Dreieingangs-UND-Schaltung 201 mit einem Ausgangssignal 134b der L-Pegelabtasttakteinstelleinheit 24b.
Die H-Pegelabtasttakteinstelleinheit 24a erzeugt einen 3-Zähltakt 29, einen 6-Zähltakt 30 und einen 9-Zähltakt 31. Das Vergleichsabschnittsteuersignal 23 der Vergleichsabschnittsteue rung 22 wird an eine UND-Schaltung 202 von einem Eingangsanschluß des Abtasttaktselektors 4 einerseits und an den dritten Eingangsanschluß der Dreieingangs-UND-Schaltungen 200, 201 durch einen Inverter 203 angelegt. Der andere Eingangsanschluß der UND-Schaltung 202 wird dem Taktausgang 18 des Abtastzählers 2c beliefert. Der Ausgang der Dreieingangs-UND-Schaltungen 200, 201 und der UND-Schaltung 202 wird an eine ODER-Schaltung 204 angelegt, die wiederum den Abtasttakt 25 erzeugt. Das von der H-(L-) Pegelabtasttakteinstelleinheit 24a (24b) erzeugte Fehlersignal wird an die Eingangsanschlüsse einer ODER-Schaltung 205 getrennt angelegt, und ein Fehlersignal 27 wird von der ODER-Schaltung 205 erzeugt.
Fig. 11 ist ein Blockschaltbild, das eine Konfiguration einer H-Pegelabtasttakteinstelleinheit 24a zeigt. Ein Register RES speichert darin die Zahl der Takte D0, D1, D2, D3, D4, D5, die den Daten entsprechen, die eine vorbestimmte Zeitweite des H- Pegelabschnittes auf dem Kommunikationssystem aufweisen. Diese Zeitweitendaten D0, D1, D2, D3, D4, D5 werden an Eingangsanschlüsse A der Volladdierer 300, 301, 302, 303, 304, 305 angelegt, die den H-Pegelweitenkomparator 12a bilden. Der H- Pegelabschnittakt 9a wird an den Taktanschluß T eines T-Flip- Flop 310 in der ersten Stufe von den T-Flip-Flops 310, 311, 312, 313, 314, 315 angelegt, die den H-Pegelzähler 11a bilden. Das Ausgangssignal an dem Ausgangsanschluß Q der T-Flip-Flops 310, 311, 312, 313, 314, 315 wird an einen Eingangsanschluß B der Volladdierer 300, 301, 302, 303, 304, 305 durch Inverter 321, 322, 323, 324, 325 bzw. 326 angelegt.
Das Ausgangssignal an einem Summenanschluß SO der Volladdierer 300, 301, 302, 303, 304, 305 wird an die Selektorsteuerung 13a durch Inverter 327, 328, 329, 330, 331, 332 getrennt angelegt. Ein Übertragsausgangssignal C50, das von einem Übertragsausgangsanschluß C0 des Volladdierers 305 erzeugt wird, wird an die Selektorsteuerung 13a und einen Übertragseingangsanschluß C des Volladdierers 300 angelegt. Das Übertragsausgangssignal an dem Übertragsausgangsanschluß C0 der Volladdierer 300, 301, 302, 303, 304 wird an den Übertragseingangsanschluß C der Volladdierer 301, 302, 303, 304 bzw. 305 angelegt. Die Selektorsteuerung 13a erzeugt Auswahlsignale SA, SB, SC, SD und einen Fehlerausgang 136. Der Fehlerausgang 136 wird an einen Eingangsanschluß D eines D-Flip-Flops 335 angelegt, von dem ein Taktanschluß T mit einem H-Pegelabschnittakt 9a durch einen Inverter 336 beliefert wird. Ein Fehlersignal 27a für den H-Pegelabschnitt wird von dem. Ausgangsanschluß Q des D-Flip-Flops 335 erzeugt.
Die Zählausgänge 16, 17, 18, 19 von den Abtastzählern 2a, 2b, 2c, 2d, 2e (siehe Fig. 6) werden an einen Eingangsanschluß von NAND-Schaltungen 133a, 133b, 133c, 133d, 133e eines Abtastselektors 133 angelegt, und an deren anderen Eingang werden die Auswahlsignale SA, SB, SC, SD, SE angelegt. Das Ausgangssignal der NAND-Schaltungen 133a, 133b, 133c, 133d, 133e wird an jeden Eingangsanschluß einer Fünfeingangs-ODER-Schaltung 133f angelegt, das wiederum einen Abtasttakt 134a für den H-Pegelabschnitt erzeugt. Dieser Abtasttakt 134a und das Anstiegsflankenerfassungssignal 15a, werden an einen Abtasttaktzähler 28 angelegt. Der Abtasttaktzähler 28 erzeugt ein Abtasttakt 29, jedes Mal wenn drei Abtasttakte 134a gezählt sind, einen Abtasttakt 30, jedes Mal wenn sechs Abtasttakte 134a gezählt sind, und einen Abtasttakt 31, jedes Mal wenn neun Abtasttakte 134a gezählt sind. Die H-Pegelabtasttakteinstelleinheit 24a wird im größeren Detail beschrieben.
Das Register RES speichert Zeitweitendaten für den H-Pegelabschnitt. In dem Fall unter Betrachtung ist die H-Pegelzeitweite des Übertragungsstartsymboles SOF, das das erste PWM-Symbol des Nachrichtenrahmens vorsieht, auf zum Beispiel 32 Takte gesetzt [0, 1, 0, 0, 0, 0 ] ( bezeichnet die Binärnotation). Auf der Basis der Erfassung der H-Pegelzeitweite des Übertragungs startsymboles SOF wird der H-Pegelabtastpunkt der folgenden PWM- Daten des Bit 0 und Bit 1 reguliert.
In Fig. 6 werden, wie oben beschrieben wurde, das Anstiegsflankenerfassungssignal 15a und das Abfallflankenerfassungssignal 15b von dem Flankendetektor 1 an das SR-Flip-Flop 7 angelegt, dessen Ausgang zusammen mit dem Vergleichsabschnittsteuersignal 23 von der Vergleichsabschnittsteuerung 22 und der Takt 6 an und durch die UND-Schaltung 9 angelegt, wodurch ein H-Pegelabschnittakt 9a erzeugt wird, der an den H-Pegelzähler 11a in Fig. 11 anzulegen ist.
Die Erläuterung wird weiter unter Bezugnahme auf die Zeitablaufdiagramme für das Signal an verschiedenen Teilen in Fig. 12(a) bis 12(r) gegeben. Fig. 12(a) zeigt die Signalform der zu demodulierenden Daten 5 einschließlich des PWM-Symboles und der PWM-Daten. Das Anstiegsflankenerfassungssignal 15a wird, wie in Fig. 12(b) gezeigt ist, erfaßt und als führende Flanke der zu demodulierenden Daten 5 an dem Flankendetektor 1 erzeugt. Das Abfallflankenerfassungssignal 15(b) wird andererseits erfaßt und als nachlaufende Flanke der zu demodulierenden Daten 5 erzeugt, wie in Fig. 12(c) gezeigt ist. Dieses Signal wird an das SR- Flip-Flop 7 angelegt, das in Fig. 6 gezeigt ist, und das Signal an dem Ausgangsanschluß Q des SR-Flip-Flops 7 wird, wie in Fig. 12f gezeigt ist, H nach der Erfassung der ansteigenden Flanke und L nach Erfassung der fallenden Flanke.
Der Ausgangsanschluß #Q wird ein invertierter Ausgang des in Fig. 12g gezeigten Ausgangsanschlusses Q. Das Vergleichsabschnittsteuersignal 23 der Vergleichsabschnittsteuerung 22 wird auf solche Weise bestimmt, daß wie in Fig. 12(e) gezeigt ist, der Abschnitt zwischen dem ersten Anstieg zu dem zweiten Anstieg in dem Nachrichtenrahmen auf dem H-Pegel ist, d. h. auf solche Weise, daß der Abschnitt des Übertragungsstartsymboles SOF auf dem H-Pegel ist. Als Resultat entspricht die Zahl von Takten für den Abschnitt, der mit dem H-Pegel des Übertragungsstartsymboles SOF verknüpft ist, das an den H-Pegelzähler 11a angelegt ist, der Dauer, während der die Logik der UND-Schaltung 9 in Fig. 6 wahr ist, die mit dem Takt 6 beliefert wird, wobei das Vergleichsabschnittsteuersignal 23 den Abschnitt des Übertragungsstartsymboles SOF darstellt und das Signal an dem Ausgangsanschluß Q des SR-Flip-Flops 7 den H-Pegelabschnitt der zu demodulierenden Daten 5 darstellt. Als Resultat wird wie in Fig. 12(h) gezeigt ist, der Takt 6 von der UND-Schaltung 9 als der H- Pegelabschnittakt 9a nur für den H-Pegelabschnitt erzeugt, an dem das Übertragungsstartsymbol SOF auf dem H-Pegel ist. Mit anderen Worten, die Zahl von der UND-Schaltung 9 erzeugten Takte kann als eine Zeitweite des H-Pegelabschnittes des Übertragungsstartsymboles SOF erkannt werden.
Ebenfalls für den L-Pegelabschnitt des Übertragungsstartsymboles SOF kann die Zeitweite des L-Pegelabschnittes bei einer ähnlichen Tätigkeit mit einer Konfiguration ähnlich zu der Takterkennung für den oben beschriebenen H-Pegelabschnitt erkannt werden. Die Zahl der Takte für den L-Pegelabschnitt des Übertragungsstartsymboles SOF, das an den L-Pegelzähler 11b angelegt ist, entspricht der Dauer, während der die Logik der UND-Schaltung 10 in Fig. 6 wahr ist, die mit dem Takt 6 beliefert wird, wobei ein Vergleichsabschnittsteuersignal 23 den Abschnitt des Übertragungsstartsymboles SOF darstellt und ein Signal an dem Ausgangsanschluß #Q des SR-Flip-Flops 7 den L-Pegelabschnitt der zu demodulierenden Daten 5 darstellt. Wie in Fig. 12(i) gezeigt ist, wird der L-Pegelabschnittstakt 10a von der UND-Schaltung 10 erzeugt, und der Takt 6 wird von der UND-Schaltung 10 nur für den Abschnitt erzeugt, in dem das Übertragungsstartsymbol SOF auf dem L-Pegel ist. Die Zeitweite des L-Pegelabschnittes des Übertragungsstartsymboles SOF kann durch Zählen der Zahl von Takten erkannt werden, die von der UND-Schaltung 10 erzeugt werden.
Die Konfiguration und das Betriebsprinzip der H-Pegelabtasttakteinstelleinheit 24a und der L-Pegelabtasttakteinstelleinheit 24b, die in Fig. 10 gezeigt sind, sind ähnlich. Daher wird die Erläuterung unten bezüglich der H-Pegelabtasttakteinstelleinheit 24a gegeben, die in Fig. 11 gezeigt ist.
Wenn der H-Pegelabschnittstakt 9a, der nur für den H-Pegelabschnitt des Übertragungsstartsymboles SOF erzeugt wird, an den H-Pegelzähler 11a angelegt wird, zählt der H-Pegelzähler 11a den Takt, wobei der Takt durch die Inverter 321, 322, ..., 326 an die Volladdierer 300, 301, ..., 305 des H-Pegelweitenkomparators 12a angelegt wird. Dann sieht der Zählwert, der aus dem Betrieb des H-Pegelzählers 11a resultiert, die Zeitweite des H-Pegelabschnittes des Übertragungsstartsymboles SOF vor. Das Register weist darin gespeichert einen Referenzwert der Zeitweite für 32 < D> "0,1, 0,0, 0,0 " auf, wie zuvor beschrieben wurde, in dem Fall zum Beispiel, indem die SAE. J1850-Norm angewendet wird. < D> bezeichnet eine Dezimalzahl und eine Binärzahl. Die Daten in dem Register REF werden an die 6-Bitvolladdierer 300, 301, 302, 303, 304, 305 des H-Pegelweitenkomparators 12a angelegt.
Als Resultat addieren die Volladdierer 300, 301, 302, 303, 304, 305 das Komplement des H-Pegelzählers 11a zu dem Referenzwert in dem Register RES, und das Übertragssignal an dem Übertragsausgangsanschluß CO des signifikantesten Volladdierers 305 wird an den Übertragseingangsanschluß C des am wenigsten signifikanten Volladdierer 300 angelegt. Signale 500, 510, 520, 530, 540, S50, die durch Anlegen eines jeden Ausganges SO der Volladdierer 300, 301, ..., 305 durch die Inverter 327, 328, 329, 330, 331, 332 erzeugt werden, werden an die Selektorsteuerung 13a angelegt. Mit anderen Worten, die 6-Bitvolladdierer 300, 301, 302, 303, 304, 305 des H-Pegelweitenkomparators 12a werden zum Subtrahieren des Zählwertes für den H-Pegelabschnitt des Übertragungsstartsymboles SOF des H-Pegelzählers 11a von dem Referenzwert in dem Register RES betätigt und zum Anlegen des Resultates der Subtraktion an die Selektorsteuerung 13a. In dem Fall, in dem die Differenz positiv ist, wird der Übertragsausgangsanschluß CO des signifikantesten Volladdierers 305 des H-Pegelzählers 11a gleich H, während wenn die Differenz negativ ist, er den L-Pegel annimmt. Auf diese Weise werden Differenzsignale S00, S10, S20, S30, S40, S50 und das Übertragungsausgangssignal C50 des signifikantesten Volladdierers 305 nach der Subtraktion an die Selektorsteuerung 13a angelegt.
Fig. 13 ist ein Blockschaltbild, das eine Konfiguration der Selektorsteuerung 13a zeigt. Die Selektorsteuerung 13a enthält einen Dekodersatz 131 mit UND-Schaltungen A1, A2, ..., A24 und einen Selektorsatz 132 mit ODER-Schaltungen O1, S2, O3, O4, O5 und UND-Schaltungen A30, A31, A32, A33, A34. Das Differenzsignal 500 wird an einen Eingangsanschluß der UND-Schaltung A7, A9, All, A13 einerseits und durch einen Inverter I1 an einen Eingangsanschluß der UND-Schaltungen A6, A8, A10, A12 andererseits angelegt. Das Differenzsignal 510 wird an einen Eingangsanschluß der UND-Schaltungen A3, A5 einerseits und durch einen Inverter I2 an einen Eingangsanschluß der UND-Schaltung A2, A4 zur gleichen Zeit angelegt. Das Differenzsignal S20 wird an den anderen Eingangsanschluß der UND-Schaltungen A4, A5 einerseits und durch einen Inverter I3 an den anderen Eingangsanschluß der UND- Schaltungen A2, A3 andererseits angelegt. Das Differenzsignal S30 wird an den ersten Eingangsanschluß der Dreieingangs-UND- Schaltung 40 einerseits und durch einen Inverter I4 an den ersten Eingangsanschluß der Dreieingangs-UND-Schaltung A1 zur gleichen Zeit angelegt. Das Differenzsignal S40 wird durch einen Inverter I5 an den zweiten Eingangsanschluß der Dreieingangs- UND-Schaltung A1 angelegt. Das Differenzsignal S50 wird durch einen Inverter I6 an den dritten Eingangsanschluß der Dreieingangs-UND-Schaltungen A1, A40 angelegt.
Das Ausgangssignal der UND-Schaltung A2 wird an den anderen Eingangsanschluß der UND-Schaltungen A6, A7 angelegt, das Ausgangssignal der UND-Schaltung A3 an den anderen Eingangsanschluß der UND-Schaltungen A8, A9, das Ausgangssignal der UND-Schaltung A4 an den anderen Eingangsanschluß der UND-Schaltungen A10, All und das Ausgangssignal der UND-Schaltung A5 an den anderen Eingangsanschluß der UND-Schaltungen A12, A13. Das Ausgangssignal der UND-Schaltung A6 wird an einen Eingangsanschluß der UND- Schaltungen A14, A22 angelegt, das Ausgangssignal der UND- Schaltung A7 an einen Eingangsanschluß der UND-Schaltungen A15, A23 und das Ausgangssignal der UND-Schaltung A8 an einen Eingangsanschluß der UND-Schaltungen A16, A24. Das Ausgangssignal der UND-Schaltungen A9, A10, A11, A12, A13 wird an einen Eingangsanschluß der UND-Schaltungen A17, A18, A19, A20, A21 getrennt voneinander angelegt. Das Ausgangssignal der Dreieingangs-UND-Schaltung A1 wird an den anderen Eingangsanschluß der UND-Schaltungen A14, A15, A16, ..., A21 entsprechend angelegt. Das Ausgangssignal der Dreieingangs-UND-Schaltung A40 wird an den anderen Eingangsanschluß der UND-Schaltungen A22, A23 bzw. A24 angelegt.
Ein Ausgangssignal 131a der UND-Schaltung A14 wird an den ersten Eingangsanschluß der Dreieingangs-ODER-Schaltung U3 angelegt. Ein Ausgangssignal 131b der UND-Schaltung A15 wird an den zweiten Eingangsanschluß der Dreieingangs-ODER-Schaltung O3 angelegt. Ein Ausgangssignal 131c der UND-Schaltung A16 wird an einen Eingangsanschluß der UND-Schaltung A32 und an den ersten Eingangsanschluß der Viereingangs-ODER-Schaltung O2 zu der gleichen Zeit angelegt. Ein Ausgangssignal 131d der UND-Schaltung A17 wird an den ersten Eingangsanschluß der Viereingangs-ODER- Schaltung O4 und an den zweiten Eingangsanschluß der Viereingangs-ODER-Schaltung O2 zur gleichen Zeit angelegt. Ein Ausgangssignal 131e der UND-Schaltung A18 wird an den zweiten Eingangsanschluß der Viereingangs-ODER-Schaltung O4 einerseits und an den dritten Eingangsanschluß der Viereingangs-ODER-Schaltung O2 andererseits angelegt. Ein Ausgangssignal 131f der UND- Schaltung A19 wird an den dritten Eingangsanschluß der ODER- Schaltung O4 und den vierten Eingangsanschluß der Viereingangs- ODER-Schaltung O2 angelegt. Ein Ausgangssignal der UND-Schaltung A20 wird an den vierten Eingangsanschluß der Viereingangs-ODER- Schaltung D4 und an den ersten Eingangsanschluß der Viereingangs-ODER-Schaltung O1 angelegt. Ein Ausgangssignal 131h der UND-Schaltung A21 wird an den ersten Eingangsanschluß der Viereingangs-ODER-Schaltung O5 und ebenfalls an den zweiten Eingangsanschluß der Viereingangs-ODER-Schaltung O1 zur gleichen Zeit angelegt. Ein Ausgangssignal 131i der UND-Schaltung A22 wird an den zweiten Eingangsanschluß der Viereingangs-ODER- Schaltung O5 und ebenfalls an den dritten Eingangsanschluß der Viereingangs-ODER-Schaltung O1 zur gleichen Zeit angelegt. Ein Ausgangssignal 131j der UND-Schaltung A23 wird an den dritten Eingangsanschluß des Viereingangs-ODER-Schaltung O5 einerseits und an den vierten Eingangsanschluß der Viereingangs-ODER- Schaltung O1 andererseits angelegt. Ein Ausgangssignal 131k der UND-Schaltung A24 wird an den vierten Eingangsanschluß der Viereingangs-ODER-Schaltung O5 angelegt.
Das Ausgangssignal der Viereingangs-ODER-Schaltung O5 wird an einen Eingangsanschluß der UND-Schaltung A34 angelegt, und das Ausgangssignal der Viereingangs-ODER-Schaltung O4 wird an einen Eingangsanschluß der UND-Schaltung A33 geliefert. Der andere Eingangsanschluß der UND-Schaltung A33, A34 wird mit dem Übertragsausgangssignal C50 beliefert und das Ausgangssignal der UND-Schaltung A32 wird an den dritten Eingangsanschluß der Dreieingangs-ODER-Schaltung O3 angelegt. Das Ausgangssignal der Viereingangs-ODER-Schaltung O2 wird an einen Eingangsanschluß der UND-Schaltung A31 angelegt, und das Ausgangssignal der Viereingangs-ODER-Schaltung O1 an einen Eingangsanschluß der UND-Schaltung A30. Das Übertragsausgangssignal C50 wird durch den Inverter I7 an den anderen Eingangsanschluß der UND- Schaltungen A30, A31, A32 angelegt. Die Auswahlsignale SA, SB, SC, SD, SE, die von den UND-Schaltungen A30, A31, der Viereingangs-ODER-Schaltung O3 und den UND-Schaltungen A33, A34 erzeugt werden, werden an ein Fünfeingangs-NOR-Schaltung 135 angelegt. Ein Fehlerausgang 136 wird von dem Fünfeingangs-NOR-Schaltung 135 erzeugt.
Als nächstes wird der Betrieb der Selektorsteuerung 13a erläutert. Der Ausgangswert der Ausgangssignale 131a, 131b, ..., 131k des Dekodersatzes 131 wird durch die Differenzsignale 500, 510, S20, S30, S40 bzw. S50 bestimmt. Ein H-Pegelsignal wird erzeugt, wenn das Resultat der Subtraktion derart ist, daß das Ausgangssignal 131a = "000000", das Ausgangssignal 131b = "000001", das Ausgangssignal 131c = "000010", das Ausgangssignal 131d = "000011", das Ausgangssignal 131e = "000100", das Ausgangssignal 131f = "000101", das Ausgangssignal 131g = "000110", das Ausgangssignal 131h = "000111", das Ausgangssignal 131i "001000", das Ausgangssignal 131j = "001001" und das Ausgangssignal 131k = "001010" sind (alle Zahlen ). Der Dekoderausgang wird durch den Selektorsatz 132 ausgewählt, und das resultierende Auswahlsignal SA nimmt einen H-Pegel an, wenn 500 bis S50 gleich "-001001" bis "-000110" (-9 bis -6 < D> ) sind, das Auswahlsignal SB nimmt einen H-Pegel für "-000101" bis "-000010" (-5 bis -2 < D> ) an, das Auswahlsignal 510 nimmt einen H-Pegel für "-000001" bis "000010" (-2 bis 2 < D> ) an, das Auswahlsignal SD nimmt einen H-Pegel für "000011" bis "000110" (3 bis 6 < D> ) an, und das Auswahlsignal SE nimmt einen H-Pegel für "000111" bis "001010" (7 bis 10 < D> ) an.
Die Auswahlsignale SA, SB, ..., SE, die als das Resultat der Subtraktion auf diese Weise ausgewählt sind, werden an den Abtastselektor 133 in Figur angelegt, und das Auswählen einer der 6-Basis-, 7-Basis-, Oktal-, 9-Basis- und Dezimalabtastzähler wird als ein Abtasttakt 134a für den H-Pegelabschnitt erzeugt. Der Abtasttaktzähler 28 zählt den Abtasttaktausgang 134a von dem Anstiegspunkt und erzeugt einen 3-Zähltakt 29 zum Zählen und Erzeugen von drei Takten, einen 6-Zähltakt 30 zum Zählen und Erzeugen von sechs Takten und einen 9-Zähltakt 31 zum Zählen und erzeugen von neun Takten.
In dem Fall, in dem die Auswahlsignale SA, SB, SC, SD, SE, die an das ODER-Schaltung 135 in Fig. 13 angelegt werden, nicht auf den H-Pegel sind, wird ein Fehlerausgang 136 erzeugt. Eine Erläuterung wird unter Bezugnahme auf Fig. 10 gegeben. Der H- Pegelabtasttakt 134a, der an der H-Pegelabtasttakteinstelleinheit 24a ausgewählt ist, und der L-Pegelabtasttakt 134b, der an der L-Pegelabtasttakteinstelleinheit 24b ausgewählt ist, werden an den Abtasttaktselektor 14 angelegt, so daß der H-Pegelabschnittstakt 9a auf den H-Pegel geht. In dem Fall ohne Vergleich, in dem kein Vergleichsabschnittssteuersignal 23 eingegeben wird, wird der H-Pegelabtastakt 134a als ein Abtasttakt 25 von dem Abtasttaktselektor 14 erzeugt.
In dem Fall, in dem das Vergleichsabschnittssteuersignal 23 in dem Vorgang des Vergleichens ist, wird andererseits der Zählausgang 18 des Oktalzählers 2c als der Abtasttakt 25 erzeugt. Ebenfalls wird das Fehlersignal 27 von der H-Pegelabtasttakteinstelleinheit 24a und der L-Pegelabtasttakteinstelleinheit 24b durch das ODER-Schaltung 205 erzeugt.
Fig. 14 ist ein Blockschaltbild, das eine Konfiguration der Demodulationseinheit 4 zeigt. Der von dem Abtasttaktselektor 14 (siehe Fig. 6) erzeugte 3-Zähltakt 29 wird an den ersten Eingangsanschluß der Viereingangs-UND-Schaltungen 500, 501 angelegt. Der 6-Zähltakt 30 wird an den ersten Eingangsanschluß einer Siebeneingangs-UND-Schaltung 502 und den ersten Eingangsanschluß einer Viereingangs-UND-Schaltung 503 angelegt. Der 9- Zähltakt 31 wird an den ersten Eingangsanschluß einer Siebeneingangs-UND-Schaltung 504 angelegt. Die zu demodulierenden Daten werden an einen Eingangsanschluß D eines D-Flip-Flops 505 in der ersten Stufe angelegt. Der Abtasttakt 25 wird an einen Taktanschluß T der D-Flip-Flops 505, 506, 507, 508, 509, 510 in jeder der ersten, zweiten, dritten, vierten, fünften bzw. sechsten Stufe angelegt.
Das Abfallflankenerfassungssignal 15a wird an einen Eingangsanschluß des NOR-Schaltungs 511 angelegt und ein Rücksetzsignal RST an den anderen Eingangsanschluß. Das Ausgangssignal wird an den Rücksetzanschluß der D-Flip-Flops 505, 506, 507, 508, 509 bzw. 510 angelegt. Das Ausgangssignal an einem Ausgangsanschluß Q des D-Flip-Flops 505 wird an den Eingangsanschluß D des Flip- Flops 506 angelegt. Das Ausgangssignal an einem Ausgangsanschluß #Q wird an den zweiten Eingangsanschluß der Viereingangs-UND- Schaltungen 500, 501, der Siebeneingangs-UND-Schaltung 502, der Viereingangs-UND-Schaltung 503 und der Siebeneingangs-UND- Schaltung 504 angelegt. Das Ausgangssignal an einem Ausgangsanschluß Q des D-Flip-Flops 506 wird an einen Eingangsanschluß D des D-Flip-Flops 507 angelegt und den dritten Eingangsanschluß der Viereingangs-UND-Schaltung 501, und das Ausgangssignal #Q an den dritten Eingangsanschluß der Viereingangs-UND-Schaltung 500 der Siebeneingangs-UND-Schaltung 502, der Viereingangs-UND- Schaltung 503 bzw. der Siebeneingangs-UND-Schaltung 504. Das Ausgangssignal an einem Ausgangsanschluß Q des D-Flip-Flops 507 wird an einen Eingangsanschluß D des D-Flip-Flops 508 angelegt und den vierten Eingangsanschluß der Viereingangs-UND- Schaltungen 500, 501 bzw. der Siebeneingangs-UND-Schaltung 502, und das Ausgangssignal an einem Ausgangsanschluß #Q an den vierten Eingangsanschluß der Siebeneingangs-UND-Schaltung 504 und der Viereingangs-UND-Schaltung 503.
Das Ausgangssignal an einem Ausgangsanschluß Q des D-Flip-Flops 508 wird an einen Eingangsanschluß D des D-Flip-Flops 509 und den fünften Eingangsanschluß der Siebeneingangs-UND-Schaltung 502 angelegt. Das Ausgangssignal an einem Ausgangsanschluß #Q des D-Flip-Flops 508 wird an den fünften Eingangsanschluß der Siebeneingangs-UND-Schaltung 504 angelegt. Das Ausgangssignal an einem Ausgangsanschluß Q des D-Flip-Flops 509 wird an einen Eingangsanschluß D des D-Flip-Flops 510 und den sechsten Eingangsanschluß der Siebeneingangs-UND-Schaltung 502 angelegt. Das Ausgangssignal an dem Ausgangsanschluß #Q wird an den sechsten Eingangsanschluß der Siebeneingangs-UND-Schaltung 504 angelegt. Ein Ausgangssignal an dem Ausgangsanschluß Q des D-Flip-Flops 510 wird an den siebten Eingangsanschluß der Siebeneingangs-UND- Schaltung 502 angelegt und das Ausgangssignal an einem Ausgangsanschluß #Q an den siebten Eingangsanschluß der Siebeneingangs- UND-Schaltung 504.
Das Ausgangssignal an der Viereingangs-UND-Schaltung 500 wird an einen Setzanschluß S eines SR-Flip-Flops 512 angelegt. Das Ausgangssignal an der Viereingangs-UND-Schaltung 501 wird an einen Rücksetzanschluß R angelegt, und die aus den PWM-Daten demodulierten Daten 32 werden von einem Ausgangsanschluß Q des SR- Flip-Flops 512 erzeugt. Das von dem PWM-Symbol demodulierte Symbol 33 wird von der Siebeneingangs-UND-Schaltung 502 erzeugt, und das von dem PWM-Symbol demodulierte Symbol 34 wird von der Viereingangs-UND-Schaltung 503 ausgegeben. Das von dem PWM- Symbol demodulierte Symbol 35 wird von der Siebeneingangs-UND- Schaltung 504 erzeugt.
Nun wird der Betrieb der Demodulationseinheit 4 unter Bezugnahme auf Fig. 12 erläutert. Wenn der in Fig. 12(1) gezeigte Abtasttakt an das 6-Bit-Schieberegister mit den D-Flip-Flops 505, 506, ..., 510 angelegt wird, wird die Verschiebetätigkeit durchgeführt, während die in Fig. 12(a) gezeigten zu demodulierenden Daten 5 abgetastet werden. Die D-Flip-Flops 505, 506, ..., 510 werden an jedem Abfallzeitpunkt der zu demodulierenden Daten 5 zurückgesetzt durch das Ausgangssignal der NOR-Schaltung 511, das mit dem Anstiegsflankenerfassungssignal 15a und einem externen Rücksetzsignal RST beliefert wird. Ebenfalls wird das Ausgangssignal der Viereingangs-UND-Schaltung 500, die mit den Aus gangssignalen an dem Ausgangsanschluß #Q des D-Flip-Flops 505 erster Stufe, des Ausgangsanschlusses #Q des D-Flip-Flops 506 zweiter Stufe und des Ausgangsanschlusses Q des D-Flip-Flops 507 dritter Stufe beliefert wird, an den Setzanschluß S des SR-Flip- Flops 512 angelegt. Das Ausgangssignal der Viereingangs-UND- Schaltung 501, das mit den Ausgangssignalen an dem Ausgangsanschluß #Q des D-Flip-Flops 505 erster Stufe, des Ausgangsanschlusses Q des D-Flip-Flops 506 zweiter Stufe und des Ausgangsanschlusses Q des D-Flip-Flops 507 dritter Stufe und dem Drei- Zähltakt 29 beliefert wird, wird an den Rücksetzanschluß R des SR-Flip-Flops 512 angelegt, wodurch die demodulierten Daten 32 an dem Ausgangsanschluß Q des SR-Flip-Flops 512 erzeugt werden.
Es sei jetzt angenommen, daß die zu demodulierenden Daten 5, die in Fig. 12(a) gezeigt sind, angelegt sind. Das Anstiegsflankenerfassungssignal 15a, das in Fig. 12(b) gezeigt ist, wird an der ansteigenden Flanke des Übertragungsstartsymboles SOF erzeugt, das in Fig. 12(a) gezeigt ist, und die D-Flip-Flops 505, 506, ..., 510, die ein 6-Bit-Schieberegister darstellen, werden gesetzt, und die Abtasttätigkeit wird durch den nächsten Abtasttakt 25, der in Fig. 12(1) gezeigt ist, gestartet, wodurch die Schiebetätigkeit gestartet wird.
An dem Zeitpunkt, wenn der Abtasttakt 25 mit der Zahl von drei angelegt ist, nimmt das 6-Bit-Schieberegister den Wert "001000" in der ersten bis sechsten Stufe davon an. Es sei angenommen, daß der Drei-Zähltakt 29 in Fig. 12(m) zu dieser Zeit angelegt ist, das Ausgangssignal der Viereingangs-UND-Schaltung 500 steigt auf den H-Pegel, das an den Setzanschluß S des SR-Flip- Flops 512 angelegt ist, wodurch der Ausgangsanschluß Q des SF- Flip-Flops 512 auf den H-Pegel steigt. Das Bit 1 der zu demodulierenden PWM-Daten 5 wird zum Erzeugen eines Demodulationswertes "1" demoduliert, wie in Fig. 12(0) gezeigt ist. Dann bewirkt die steigende Flanke des Bit 0, das die Flip-Flops 505, 506, ..., 510 wieder zurückgesetzt werden, und nach dem Abtasten mit dem nächsten Abtasttakt 25 wird die Schiebetätigkeit gestartet.
Wenn der Abtasttakt 25 in der Zahl von 3 angelegt ist, nehmen die Flip-Flops 505, 506, ..., 510 den Wert "011000" in der ersten bis sechsten Stufe davon an. Zu diesem Zeitpunkt wird der Drei-Zähltakt 29, der in Fig. 12(m) gezeigt ist, angelegt, mit dem Resultat, daß, wie in Fig. 12(r) gezeigt ist, das Ausgangssignal der UND-Schaltung 501 ansteigt und an den Rücksetzanschluß R des SR-Flip-Flops 512 angelegt wird. Das SR-Flip-Flop 512 wird zurückgesetzt, und der Ausgangsanschluß Q davon fällt auf den L-Pegel, so daß das Bit 0 der zu demodulierenden PWM- Daten 5 demoduliert wird, und der demodulierte Wert "0" wird erzeugt, wie in Fig. 12(0) gezeigt ist.
Als nächstes wird die Demodulation des Übertragungsstartsymboles SOF, das ein Demodulationssyinbol darstellt, unter Bezugnahme auf Fig. 12 erläutert. Nach Anlegend es PWM-Symboles, das das Übertragungsstartsymbol SOF darstellt, das in Fig. 12(a) gezeigt ist, wird das Anstiegsflankenerfassungssignal 15a erzeugt, wie · in Fig. 12(b) gezeigt ist. Die D-Flip-Flops 505, 506, ..., 510 werden zurückgesetzt, und nach dem Abtasten des nächsten Abtasttaktes 29 wird die Verschiebetätigkeit gestartet. Wenn der Abtasttakt 29 in der Zahl von 6 angelegt ist, nehmen die D-Flip- Flops 505, 506, ..., 510 in der ersten bis sechsten Stufe davon "001111" an. Zu dieser Zeit wird der in Fig. 12(n) gezeigte 6- Zähltakt 30 angelegt, und das Ausgangssignal der Viereingangs- UND-Schaltung 502 wird als ein Demodulationswert des Übertragungsstartsymboles SOF erzeugt, wie in Fig. 12(p) gezeigt ist.
Ebenfalls werden der Demodulationswert für das Übertragungsendsymbol EOD und das Rahmenendsymbol EOF einer Nachricht durch ähnliche Tätigkeit erhalten.
Weiterhin wird die Erläuterung unter Bezugnahme auf die Zeitablaufdiagramme für Signale an verschiedenen Teilen gegeben, die in Fig. 15(a) bis 15(h) gezeigt sind. Wenn das PWM-Symbol und die PWM-Daten, die auszusenden sind, wie in Fig. 15(a) gezeigt ist, von dem Treiber von Fig. 3 an den Bus&spplus; 36, den Bus&supmin; 37 angelegt werden, unterliegt das Potential an Bus&spplus; und Bus&supmin; einer Änderung, wie in Fig. 15(b) gezeigt ist, unter dem Einfluß der Streukapazitäten 71, 72, des Herunterziehwiderstandes 69 und des Hochziehwiderstandes 70. Der Ausgang des Empfängers 41, d. h. die zu demodulierenden Daten 5, die empfangen sind, werden an den Demodulator als ein PWM-Symbol und PWM-Daten zu dem Zeitpunkt angelegt, wie in Fig. 15(c) gezeigt ist.
Es sei zum Beispiel angenommen, daß das Ausgangssignal 134a an der H-Pegelabtasttakteinstelleinheit 24a, die in Fig. 10 gezeigt ist, den in Fig. 6 gezeigten Abtastzähler 2d gemäß dem Resultat des Vergleiches für den H-Pegelabschnitt auswählt und daß das Ausgangssignal 134b der L-Pegelabtasttakteinstelleinheit 24b, die in Fig. 10 gezeigt ist, den in Fig. 6 gezeigten Abtastzähler 2b gemäß dem Resultat des Vergleiches für den L- Pegelabschnitt auswählt, dadurch wird der Zählausgang 17 des Septalzählers 2b zu dem Zeitpunkt erzeugt, wie in Fig. 9(f)gezeigt ist. Dann sind die in Fig. 15(e) und (15(f) gezeigten Zeiten involviert.
Der in Fig. 15(g) gezeigte Abtasttakt 25 wird der Zählausgang 19 des 9-Basiszählers 2(d), wie in Fig. 15(e) gezeigt ist, für den H-Pegelabschnitt mit den PWM-Daten des Bit 0 und der Zählausgang 17 des 7-Basiszählers 2b, wie in Fig. 15(f) gezeigt ist, für den L-Pegelabschnitt. Die Dauer des Abtasttaktes 25 ist so reguliert, wie in Fig. 15(g) gezeigt ist, durch die H- und L-Pegel. Auf ähnliche Weise wird der Zählausgang 19 des 9- Basiszählers 2d, wie in Fig. 15(e) gezeigt ist, für den H- Pegelabschnitt mit den PWM-Daten des Bit 1 erzeugt, und der Zählausgang 17 des 7-Basiszählers 2b, wie in Fig. 15(f) gezeigt ist, für den L-Pegelabschnitt mit den PWM-Daten des Bit 1. Die PWM-Daten werden somit abgetastet zu der Abtastzeit, wie in Fig. 15(g) gezeigt ist, wodurch der "1"-Demodulationswert 32 erzeugt wird, wie in Fig. 15(h) gezeigt ist. Auf diese Weise wird die Dauer zum Abtasten der zu demodulierenden Daten 5 gemäß dem Resultat des Vergleiches zwischen der Referenzzeitweite des H- Pegels des Übertragungsstartsymboles SOF und der Zeitweite der H-Pegelmessung reguliert. Selbst wenn somit die Potentialänderung in den zu demodulierenden Daten abgedämpft wird, können die Demodulationsdaten bestimmt werden.
Gemäß der Ausführungsform unter Betrachtung wird eine Mehrzahl von Abtastzählern 2a, 2b, 2c, 2d, 2e ausgewählt zum Regulieren der Dauer des Abtasttaktes 25. Ein ähnlicher Effekt wird erhalten, indem ein gewöhnlicher Zähler variabler Länge zum Erzeugen eines binären bis n-Basiszählers und durch Schalten der Steuerung der Zähler durch das Steuersignal einer Selektorsteuerung erhalten werden.
Ebenfalls wird gemäß der Ausführungsform das Vergleichsabschnittsteuersignal 23 der Vergleichsabschnittsteuerung 22 in dem Übertragungsstartsymbol SOF für Abschnittsvergleich gesetzt. Statt dessen kann der Vergleichsabschnitt an eine geeignete Position des PWM-Symboles oder PWM-Daten gesetzt werden. In solch einem Falle wird ein ähnlicher Effekt einfach durch Ändern des Referenzwertes des Registers in dem Abtasttaktzähler 28 in Fig. 11 und dem Dekodersatz 131 und dem Selektorsatz 132 in Fig. 13 erhalten.
Weiterhin kann ungleich der Ausführungsform und der Betrachtung, bei der ein Referenzwert für den Abschnitt des Übertragungsstartsymboles SOF in einem Nachrichtenrahmen verglichen wird, ein spezielles PWM-Symbol zum Bestimmen der Demodulationsabtastung bestimmt werden mit einem ähnlichen Effekt durch ein Kommunikationssystem getrennt von dem Nachrichtenrahmen, und der Abtastzeitpunkt kann für die Demodulation mit dem speziellen PWM-Symbol als eine Referenz reguliert werden.
Gemäß der oben beschriebenen Ausführungsform wird, wie in Fig. 13 gezeigt ist, das Objekt des Dekodierens mit dem Resultat des Subtrahierens nur in dem Bereich von -10 bis 10 Takten dekodiert und in dem Fall, in dem das Resultat unterschiedlich ist, wird ein Fehlerausgang 136 erzeugt. Das Objekt des Dekodierens kann jedoch geeignet innerhalb eines Bereiches bestimmt werden, der durch das spezielle Kommunikationssystem erlaubt ist. Ebenfalls kann der Bereich, der durch den Selektorsatz 132 auswählbar ist, geeignet auf eine ähnliche Art und Weise mit gleichem Effekt bestimmt werden.
Es somit aus der vorangehenden Beschreibung zu verstehen, daß gemäß der Erfindung die zu demodulierenden Daten, die ein PWM- Symbol und PWM-Daten enthalten, auf solche Weise konfiguriert sind, daß die Dauer der Abtastzeit zum Demodulieren geregelt wird und verschiedene Abtastzeiten dem H-Pegelabschnitt und dem L-Pegelabschnitt zugeordnet werden. Daher können selbst für zu demodulierende Daten, bei denen die Pegeländerung unter dem Einfluß der Streukapazität, des Herabziehwiderstandes und des Hochziehwiderstandes der Zweidrahtbusleitung gedämpft sind, die Demodulationsdaten bestimmt werden, wodurch sehr zuverlässige Demodulationsdaten erzeugt werden.
Da diese Erfindung in mehreren Formen ausgeführt werden kann, ist die vorliegende Ausführungsform dafür darstellend und nicht beschränkend, da der Umfang der Erfindung durch die beigefügten Ansprüche definiert ist, anstatt durch die vorangehende Beschreibung, und alle Änderungen, die Grenzen und Schranken der Ansprüche fallen sollen daher von den Ansprüchen umfaßt sein.

Claims

1. Demodulationsschaltung eines Kommunikationssteuersystemes zum Abtasten und Demodulieren von Objektdaten (5) mit einem signifikanten Symbol (SOF) und einem Ein-Bit-Wert (Bit[1], Bit[0]), die jeweils durch einen Abschnitt ersten Pegels und einen Abschnitt zweiten Pegels von entsprechenden vorbestimmten Zeitweiten dargestellt werden, mit:

einem Zeitweitenmeßmittel (1, 9, 19, 11a, 11b) zum Messen einer Zeitweite der Objektdaten;

einem Vergleichsmittel (12a, 12b) zum Vergleichen der gemessenen Zeitweite mit einer vorbestimmten Referenzzeitweite;

einem Abtastzeiteinstellmittel (13, 14) zum Einstellen der Abtastzeit der Objektdaten gemäß dem Resultat des Vergleiches und einem Demodulationsmittel (4) zum Demodulieren durch Abtasten der Objektdaten (5) zu der Abtastzeit, die durch das Abtastzeiteinstellmittel eingestellt ist;

dadurch gekennzeichnet,

daß das Zeitweitenmeßmittel derart gebildet ist, daß die Zeitweite eines ausgewählten des Abschnittes ersten Pegels und des Abschnittes zweiten Pegels, eines ausgewählten des Symboles und des Ein-Bit-Wertes gemessen wird, und

daß das Vergleichsmittel derart gebildet ist, daß die gemessene Zeitweite des ausgewählten des Abschnittes ersten Pegels und des Abschnittes zweiten Pegels mit einer vorbestimmten Referenzzeitweite (D0-D5) für den ausgewählten des Abschnittes ersten Pegels und des Abschnittes zweiten Pegels verglichen wird.

2. Demodulationsschaltung nach Anspruch 1, bei der das Zeitweitenmeßmittel aufweist:

ein Mittel (1) zum Erfassen der ansteigenden Flanke und der abfallenden Flanke des Abschnittes ersten Pegels und/oder des Abschnittes zweiten Pegels des ausgewählten des Symboles und des Ein-Bit-Wertes; und

ein Mittel (9, 10, 11a, 11b) zum Messen der Zeitweite des ausgewählten des Abschnittes ersten Pegels und des Abschnittes zweiten Pegels des ausgewählten des Symboles und des Ein-Bit-Wertes auf der Grundlage des Resultates der Flankenerfassung.

3. Demodulationsschaltung nach Anspruch 1 oder 2, bei der das Abtastzeiteinstellmittel aufweist:

ein Mittel (RES) zum Speichern eines Referenzwertes entsprechend der Zahl von Taktperioden für den Abschnitt ersten Pegels;

ein Mittel (11a) zum Zählen der Taktperioden für den Abschnitt ersten Pegels;

ein Mittel (12a) zum Subtrahieren des Taktzählwertes von dem Referenzwert; und

ein Mittel (13a, 133) zum Steuern des Zählwertes zum Bestimmen der Abtastzeit zu einem vorbestimmten Wert auf der Grundlage des Resultates der Subtraktion.

4. Demodulationsschaltung nach einem der Ansprüche 1 bis 3, bei der das Abtastzeiteinstellmittel aufweist:

ein Mittel (RES) zum Speichern eines Referenzwertes der Zahl der Taktperioden für den Abschnitt zweiten Pegels;

ein Mittel (11b) zum Zählen der Taktperioden für den Abschnitt zweiten Pegels;

ein Mittel (12b) zum Subtrahieren des Taktzählwertes von dem Referenzwert; und

ein Mittel zum Steuern des Zählwertes zum Bestimmen der Abtastzeit zu einem vorbestimmten Wert auf der Grundlage des Resultates der Subtraktion.

5. Demodulationsschaltung nach einem der Ansprüche 1 bis 4, bei der das Demodulationsmittel (4) ein Mittel (505-510) aufweist zum Abtasten des Abschnittes ersten Pegels und des Abschnittes zweiten Pegels durch eine getrennte Abtastzeit auf der Grundlage der Abtastzeit, die durch das Abtastzeiteinstellmittel eingestellt ist.