JP2004233235A

JP2004233235A - ノイズ検知回路および情報処理装置

Info

Publication number: JP2004233235A
Application number: JP2003023196A
Authority: JP
Inventors: Tatsuto Hamano; 達人浜野; Masayuki Samejima; 公志鮫島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-01-31
Filing date: 2003-01-31
Publication date: 2004-08-19

Abstract

【課題】電気的ノイズの振幅や時間幅を詳細に識別することが可能なノイズ検知回路を提供する。
【解決手段】入力端子に接続された信号遅延素子１２０と、入力端子からの入力信号に対応する疑似信号を発生する疑似信号発生回路１１０と、信号遅延素子１２０の出力に対して並列に接続されたシュミット特性を互いに異にする複数のバッファ手段１３１，１３４と、複数のバッファ手段の各々の出力をトリガとして疑似信号発生回路１１０からの疑似信号をラッチする複数のラッチ手段１３７，１３８と、複数のラッチ手段の出力をノイズ振幅情報として出力する出力端子１０２，１０３とを備える。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩの情報処理装置に適用するノイズ検知回路および情報処理装置に関するものである。
【０００２】
【従来の技術】
従来の技術によるノイズ検知回路は、入力信号に等価な疑似信号を発生する疑似信号発生回路と、入力信号と擬似信号を比較し、信号波形の一致・不一致の情報を出力する信号比較器とを備えるものである。この場合、専用の測定機器は必要とせず、測定点の配線負荷容量がシステム実配線負荷と等価の状態でノイズ検知が可能であり、さらに、複数のシステム信号に対するノイズの有無と存在箇所を前もって特定できる（特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−１８３４２９号公報（第３−４頁、図１−２）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記の従来の技術では、電気的ノイズの有無と存在個所を明確にできるが、電気的ノイズの振幅や時間幅を詳細に識別することは不可能である。
【０００５】
本発明は上記従来の課題を解決するもので、ノイズの振幅や時間幅を詳細に識別することが可能なノイズ検知回路を提供することを目的とする。
【０００６】
また、ノイズ検知回路を搭載した情報処理装置につき、検知したノイズ情報により入力信号のノイズを除去し、また、ノイズ除去で生じる信号遅延にかかわらず動作の安定化できる情報処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００８】
第１の解決手段として、本発明によるノイズ検知回路は、入力端子に接続された信号遅延素子と、前記入力端子からの入力信号に対応する疑似信号を発生する疑似信号発生回路と、前記信号遅延素子の出力に対して並列に接続されたシュミット特性を互いに異にする複数のバッファ手段と、複数の前記バッファ手段の各々の出力をトリガとして前記疑似信号発生回路からの前記疑似信号をラッチする複数のラッチ手段と、複数の前記ラッチ手段の出力をノイズ振幅情報として出力する出力端子とを備えた構成とされている。
【０００９】
この構成による作用は次のとおりである。
【００１０】
疑似信号発生回路は、入力信号に対応する疑似信号を発生するが、外部から入力されてくる入力信号にはノイズが重畳されているのに対して、疑似信号にはノイズが乗っていない。入力信号を疑似信号と波形比較する。その比較のために、シュミット特性が異なる複数のバッファ手段と、各バッファ手段の出力をトリガとして疑似信号をラッチする複数のラッチ手段とをもたせている。
【００１１】
シュミット付バッファは、スレッショルドレベルとして上限値と下限値の２つをもち、入力信号が上昇して上限値を上回るタイミングで出力データを反転して“１”とし、入力信号が降下して下限値を下回るタイミングで出力データを反転して“０”とするヒステリシス動作を行うバッファである。ノイズが乗った入力信号の波形を方形波に整形する。スレッショルドレベルの下限値と上限値との差分がヒステリシス電圧であり、ヒステリシス電圧が大きいほどノイズに強い。
【００１２】
ヒステリシス電圧が小さいバッファは振幅の小さいノイズを検出し、ヒステリシス電圧が大きいバッファは振幅の大きいノイズも検出する（小さいノイズも検出する）。すなわち、シュミット特性を異にする複数のバッファは、入力信号に重畳しているノイズの振幅の違いを識別する。複数のシュミット付バッファによる検出信号が疑似信号ラッチのためのトリガ信号とされ、ラッチ手段でラッチした結果をノイズ振幅情報として出力端子から出力する。したがって、この発明によれば、ノイズの有無だけでなく、ノイズの振幅についても識別することができる。
【００１３】
そして、このノイズ検知回路を情報処理装置の実装システムに組み込むことにより、専用の測定機器は必要とせずに、また、測定機器の探針接続を不要として、簡易にノイズ検出が可能となる。さらに、測定点の配線負荷容量をシステム実配線負荷と等価とでき、ノイズ検知を有利にできる。
【００１４】
第２の解決手段として、本発明によるノイズ検知回路は、入力端子からの入力信号に対して互いに異なる遅延を与える複数の遅延回路と、前記複数の遅延回路による各遅延信号と前記入力端子からの入力信号との論理積をとる複数の論理積回路と、複数の前記論理積回路の出力をラッチする複数のラッチ手段と、複数の前記ラッチ手段の出力をノイズ時間幅情報として出力する出力端子とを備えた構成とされている。ここでのノイズの検出は、入力信号に重畳されているノイズについてではなく、ノイズ自体の時間幅の検出を行うものである。
【００１５】
この構成による作用は次のとおりである。入力端子から入力されてくるノイズ信号に対して複数の遅延回路で異なる遅延を与え、各遅延信号とノイズ信号との論理積をとることで、ノイズ信号の時間幅を識別している。時間幅が十分に小さくて無視してよいノイズ信号は、遅延信号の遅延時間が小さいと、対応する論理積信号は有効とはならない。時間幅が小さいノイズ信号は、遅延時間が小さい遅延信号に対応する論理積信号を有効化するが、遅延時間が大きい遅延信号に対応する論理積信号は有効とはならない。時間幅が大きいノイズ信号は、遅延時間が大きい遅延信号に対応する論理積信号を有効化する（遅延時間が小さい遅延信号に対応する論理積信号も有効化する）。すなわち、遅延時間を異にする複数の遅延回路は、入力されてくるノイズ信号の時間幅の違いを識別する。論理積信号をラッチ手段でラッチした結果をノイズ時間幅情報として出力端子から出力する。したがって、この発明によれば、ノイズの有無だけでなく、ノイズの時間幅についても識別することができる。
【００１６】
そして、このノイズ検知回路を情報処理装置の実装システムに組み込むことにより、専用の測定機器は必要とせずに、また、測定機器の探針接続を不要として、簡易にノイズ検出が可能となる。さらに、測定点の配線負荷容量をシステム実配線負荷と等価とでき、ノイズ検知を有利にできる。
【００１７】
なお、上記の第２の解決手段における前記複数の遅延回路は、前記入力端子にシリーズに接続された複数段の信号遅延素子から構成することができる。各信号遅延素子の遅延時間を同一にしておくと（基本遅延時間）、論理積信号を生成すべき入力側の遅延信号として信号遅延素子群の何段目からとるかによって、基本遅延時間の整数倍の遅延時間の遅延信号を容易に作成することができる。１段目の信号遅延素子の遅延時間τに対して、２段目の信号遅延素子の遅延時間は２×τ、ｎ段目の信号遅延素子の遅延時間はｎ×τとなる。
【００１８】
また、ノイズ検知回路を備えた情報処理装置についての本発明は、次のような手段を講じることにより、上記の課題を解決する。
【００１９】
本発明による情報処理装置は、入力信号の入力端子と、前記入力端子からの入力信号に対してノイズ除去を行う互いに異なる遅延時間の複数のノイズフィルタと、複数の前記ノイズフィルタの出力を入力とする入力段セレクタと、前記入力端子からの信号を入力とし前記ノイズ時間幅情報を生成する上記のノイズ検知回路とを備え、前記ノイズ検知回路からのノイズ時間幅情報に基づいて前記入力段セレクタを制御するように構成されたものである。
【００２０】
この構成による作用は次のとおりである。ノイズフィルタは入力端子の信号ラインに乗って入力されてくるノイズ信号を除去する。時間幅の小さいノイズ信号は遅延時間の小さいノイズフィルタで除去され、時間幅の大きいノイズ信号は遅延時間の大きいノイズフィルタで除去される。入力段セレクタは複数のノイズフィルタからのノイズ除去された信号を入力するが、その複数のノイズ除去入力信号のいずれを選択して出力するかは、上記のノイズ時間幅の識別を行うノイズ検知回路からのノイズ時間幅情報によって決めるようにしている。すなわち、時間幅の小さいノイズ信号が入力端子から入力されてくるときは、そのノイズ信号を除去することとなった遅延時間の小さいノイズフィルタからの出力信号を、ノイズ信号の時間幅が小さいことを示すノイズ時間幅情報によって選択する。また、時間幅の大きいノイズ信号が入力端子から入力されてくるときは、そのノイズ信号を除去することとなった遅延時間の大きいノイズフィルタからの出力信号を、ノイズ信号の時間幅が大きいことを示すノイズ時間幅情報によって選択する。
【００２１】
入力信号にノイズが乗っていないのであれば、ノイズフィルタリングは不要で、ノイズフィルタを通さない入力信号を選択するのが信号遅延がなくて好ましい。ノイズが乗っているときは、ノイズフィルタリングを行う必要があるが、ノイズフィルタリングに伴う信号遅延はできるだけ小さい方がよい。そのノイズの時間幅が小さいのであれば、フィルタリングは遅延時間の小さいノイズフィルタで行えば十分であり、遅延時間の小さいノイズフィルタでのフィルタリングであるゆえに、信号遅延は小さいものですむ。一方、そのノイズの時間幅が大きいのであれば、フィルタリングは遅延時間の大きいノイズフィルタで行う。この場合、遅延時間の大きいノイズフィルタでのフィルタリングとなり、信号遅延は大きくなるが、ノイズフィルタリングを確実なものとして実現できる。
【００２２】
さらに進んで、本発明による情報処理装置は、上記の構成の情報処理装置において、前記入力端子、前記複数のノイズフィルタ、前記入力段セレクタの組を複数組備え、さらに、複数の前記入力段セレクタからの出力信号を入力とする論理回路を備え、前記ノイズ検知回路からのノイズ時間幅情報に基づいて複数の前記入力段セレクタを共通に制御するように構成されたものである。
【００２３】
この構成による作用は次のとおりである。複数の入力端子から入力した複数の入力信号を論理回路に入力し、論理回路で所要の論理演算処理を行わせる場合に、いずれの入力信号に乗るノイズも同じ要因で生じていることから、各ノイズの時間幅には互いに相関関係がある。ある入力信号で時間幅の小さいノイズが乗っているなら、他の入力信号においても同様に遅延時間の小さいノイズが乗る。また、ある入力信号で時間幅の大きいノイズが乗っているなら、他の入力信号においても同様に遅延時間の大きいノイズが乗る。また、ノイズが乗るタイミングも互いに同期している。論理回路の前段にある入力端子、複数のノイズフィルタ、入力段セレクタの組からなる入力回路部の複数組について、ノイズ時間幅の大小変化に即したノイズフィルタリングを同様に適用している。したがって、論理回路に入力される複数の入力信号のタイミングおよび波形品質が互いに対応した同様のものとなる。ノイズ状態が種々に変化しても、複数の入力信号どうしの時間的相対関係を常に互いに等しく保つことができる。その結果、論理回路での演算処理の動作を安定化させることができる。
【００２４】
さらに進んで、本発明による情報処理装置は、上記の構成の情報処理装置において、前記論理回路からの出力信号に対して互いに異なる遅延時間の遅延を与える複数の信号遅延素子と、複数の前記信号遅延素子の出力を入力とする出力段セレクタとを備え、前記ノイズ検知回路からのノイズ時間幅情報に基づいて複数の前記入力段セレクタおよび前記出力段セレクタを共通に制御し、前記ノイズフィルタでの信号遅延と前記信号遅延素子での信号遅延とを相殺するように構成されたものである。
【００２５】
この構成による作用は次のとおりである。入力段セレクタにおいて遅延時間の小さいノイズフィルタからの入力信号を選択したときは、出力段セレクタにおいては逆に遅延時間の大きい信号遅延素子が選択され、また、入力段セレクタにおいて遅延時間の大きいノイズフィルタからの入力信号を選択したときは、出力段セレクタにおいては逆に遅延時間の小さい信号遅延素子が選択され、ノイズフィルタでの信号遅延と信号遅延素子での信号遅延とを相殺する。入力段セレクタにおけるノイズフィルタがｎ個あるとすると、これに対応して出力段セレクタにもｎ個の信号遅延素子が設けられる。入力段セレクタにおいて、ｋ番目のノイズフィルタを選択したときは、出力段セレクタにおいて、（ｎ−ｋ）番目の信号遅延素子を選択する。基本の信号遅延素子の遅延時間をτ_０として、ｋ番目のノイズフィルタによる遅延時間はｋ×τ_０となり、（ｎ−ｋ）番目の信号遅延素子による遅延時間は（ｎ−ｋ）×τ_０となり、全体で遅延時間は、ｋ×τ_０＋（ｎ−ｋ）×τ_０＝ｎ×τ_０となる。これは、何番目のノイズフィルタ、信号遅延素子を選択するかにかかわりなく（ｋの値にかかわりなく）、常に同じ遅延時間となっていることを示している。すなわち、ノイズ状態が種々に変化しても、論理回路から出力端子を介して外部に出力される演算処理結果の出力信号の出力タイミングは、常に同じタイミングになる。その結果、ノイズのいかんにかかわりなく、情報処理装置の動作を安定化させることができる。
【００２６】
【発明の実施の形態】
以下、本発明にかかわるノイズ検知回路および情報処理装置の実施の形態を図面に基づいて説明する。
【００２７】
（実施の形態１）
図１は本発明の実施の形態１（請求項１相当）におけるノイズ検知回路の構成を示すブロック図である。
【００２８】
図１において、１００はノイズ検知回路、１０１はノイズ検知回路１００の入力端子、Ｓ１０１は入力端子１０１よりノイズ検知回路１００に入力されるノイズ信号、１０２はノイズ検知回路１００の第１出力端子、１０３はノイズ検知回路１００の第２出力端子である。
【００２９】
また、１１０は疑似信号発生回路、Ｓ１１０は疑似信号発生回路１１０で発生された疑似信号、１２０は信号遅延素子、Ｓ１２０は信号遅延素子１２０から出力される遅延ノイズ信号である。
【００３０】
さらに、１３０はノイズ振幅判定回路、１３１は第１のシュミット付バッファ（以下、第１バッファと記す）、Ｓ１３１は第１バッファ１３１から出力される第１トリガ信号、１３２は第１トリガ信号Ｓ１３１でデータラッチを行うフリップフロップ（以下、第１ＦＦと記す）、Ｓ１３２は第１ＦＦ１３２から出力される第１セット信号、１３３は第１セット信号Ｓ１３２でデータセットを行うセット式フリップフロップ（以下、第１セットＦＦと記す）、Ｓ１３３は第１セットＦＦ１３３から出力される第１検知信号、１３４は第１バッファ１３１とはシュミット特性の異なる第２のシュミット付バッファ（以下、第２バッファと記す）、Ｓ１３４は第２バッファ１３４から出力される第２トリガ信号、１３５は第２トリガ信号Ｓ１３４でデータラッチを行うフリップフロップ（以下、第２ＦＦと記す）、Ｓ１３５は第２ＦＦ１３５から出力される第２セット信号、１３６は第２セット信号Ｓ１３５でデータセットを行うセット式フリップフロップ（以下、第２セットＦＦと記す）、Ｓ１３６は第２セットＦＦから出力される第２検知信号である。第１ＦＦ１３２と第１セットＦＦ１３３とが第１ラッチ手段１３７を構成し、第２ＦＦ１３５と第２セットＦＦ１３６とが第２ラッチ手段１３８を構成している。
【００３１】
以下、上記のように構成された本実施の形態のノイズ検知回路１００のノイズ検知時の動作について説明する。なお、信号はＨｉｇｈレベルを“１”、Ｌｏｗレベルを“０”と表示するものとする。ここでのノイズ信号Ｓ１０１は、ノイズを重畳することがある入力信号のことである。
【００３２】
図１において、まず、ノイズ信号Ｓ１０１が入力端子１０１を介してノイズ検知回路１００に入力され、ノイズ振幅判定回路１３０の内部の信号遅延素子１２０に入力される。信号遅延素子１２０はノイズ信号Ｓ１０１を遅延させて遅延ノイズ信号Ｓ１２０を発生し、発生した遅延ノイズ信号Ｓ１２０は第１バッファ１３１および第２バッファ１３４に入力される。
【００３３】
第１バッファ１３１および第２バッファ１３４はそれぞれ第１トリガ信号Ｓ１３１および第２トリガ信号Ｓ１３４を発生し、それぞれ第１ラッチ手段１３７における第１ＦＦ１３２と第２ラッチ手段１３８における第２ＦＦ１３５へクロック入力する（反転入力）。
【００３４】
一方、ノイズ検知回路１００の内部の疑似信号発生回路１１０はノイズ信号Ｓ１０１に同期して疑似信号Ｓ１１０を発生し、発生した疑似信号Ｓ１１０はノイズ振幅判定回路１３０の内部の第１ＦＦ１３２と第２ＦＦ１３５とにデータ入力される。
【００３５】
次に、第１ＦＦ１３２は第１トリガ信号Ｓ１３１の立下がりエッジ（“１”→“０”）に同期して疑似信号Ｓ１１０をデータラッチすることで第１セット信号Ｓ１３２を発生し、第２ＦＦ１３５は第２トリガ信号Ｓ１３４の立下がりエッジ（“１”→“０”）に同期して疑似信号Ｓ１１０をデータラッチすることで第２セット信号Ｓ１３５を発生する。
【００３６】
さらに、第１セット信号Ｓ１３２は第１セットＦＦ１３３へ入力され、第１セットＦＦ１３３は入力された第１セット信号Ｓ１３２によりセット動作を行い、第１検知信号Ｓ１３３を発生する。
【００３７】
また、第２セット信号Ｓ１３５は第２セットＦＦ１３６へ入力され、第２セットＦＦ１３６は入力された第２セット信号Ｓ１３５によりセット動作を行い、第２検知信号Ｓ１３６を発生する。
【００３８】
以上のように、ノイズ振幅判定回路１３０の内部で発生した第１検知信号Ｓ１３３と第２検知信号Ｓ１３６の組は、ノイズ検知回路１００の第１出力端子１０２および第２出力端子１０３よりノイズ振幅情報として出力される。
【００３９】
次に、ノイズ検知回路１００における各信号の時間関係について、図面を参照して説明する。
【００４０】
図２は図１に示した各信号の信号波形図を、縦軸を振幅とし、横軸を時間として示したものである。
【００４１】
図２において、（ａ）はノイズ信号Ｓ１０１の波形図であり、（ｂ）は遅延ノイズ信号Ｓ１２０の波形図であり、（ｃ）は第１トリガ信号Ｓ１３１の波形図であり、（ｄ）は第２トリガ信号Ｓ１３４の波形図であり、（ｅ）は疑似信号Ｓ１１０の波形図であり、（ｆ）は第１セット信号Ｓ１３２の波形図であり、（ｇ）は第１検知信号Ｓ１３３の波形図であり、（ｈ）は第２セット信号Ｓ１３５の波形図であり、（ｉ）は第２検知信号Ｓ１３６の波形図である。
【００４２】
さらに、Ｖａは第１バッファ１３１がＬｏｗレベル出力するためのヒステリシス電圧における下限レベルであり、Ｖｂは第２バッファ１０２がＬｏｗレベル出力するためのヒステリシス電圧における下限レベルである。
【００４３】
また、ｔ１とｔ２とｔ３とｔ４は各々の時刻を示すものであり、Ｔ１はノイズ信号Ｓ１０１におけるノイズ発生区間を示すものであり、Ｔ２は遅延ノイズ信号Ｓ１２０におけるノイズ発生区間を示すものであり、τは信号遅延素子１２０による遅延時間量を示すものであり、Ｔ１＜ｔ４−ｔ１、Ｔ１＝Ｔ２、τ＜＜ｔ４−ｔ１であるとする。
【００４４】
図２において、まず、ノイズ信号Ｓ１０１は時刻ｔ１において“０”から“１”に変化し、時刻ｔ４において“１”から“０”に変化し、時刻ｔ１から時刻ｔ４の間の区間Ｔ１にノイズを含み、擬似信号Ｓ１１０は、ノイズ信号Ｓ１０１に同期して、時刻ｔ１において“０”から“１”に変化し、時刻ｔ４において“１”から“０”に変化し、時刻ｔ１から時刻ｔ４の間にノイズを含まない。
【００４５】
遅延ノイズ信号Ｓ１２０は時刻ｔ１＋τにおいて“０”から“１”に変化し、時刻ｔ４＋τにおいて“１”から“０”に変化し、ノイズ信号Ｓ１０１における区間Ｔ１から時間τだけ遅延した区間Ｔ２にノイズを含む。
【００４６】
次に、第１トリガ信号Ｓ１３１は第１バッファ１３１の持つレベルＶａの特性により、時刻ｔ１＋τにおいて“０”から“１”に変化し、時刻ｔ４＋τにおいて“１”から“０”に変化する。すなわち、時刻ｔ１＋τから時刻ｔ４＋τにかけては、遅延ノイズ信号Ｓ１２０はそのノイズ部分も含めて第１バッファ１３１のレベルＶａより大きいので、反転することなく“１”を保ち、時刻ｔ４＋τにおいてレベルＶａを下回るので反転して“０”となる。
【００４７】
一方、第２トリガ信号Ｓ１３４は第１バッファ１３４の持つレベルＶｂの特性により、時刻ｔ１＋τと時刻ｔ３において“０”から“１”に変化し、時刻ｔ２と時刻ｔ４＋τにおいて“１”から“０”に変化する。すなわち、時刻ｔ１＋τから時刻ｔ４＋τにかけては、遅延ノイズ信号Ｓ１２０のノイズ以外の部分はレベルＶｂよりも大きいが、ノイズ部分は時刻ｔ２でレベルＶｂを下回る結果、反転して“０”となり、同様に、ノイズ部分は時刻ｔ４＋τでもレベルＶｂを下回る結果、反転して“０”となる。
【００４８】
ここで、第１トリガ信号Ｓ１３１の立ち下がりエッジにて疑似信号Ｓ１１０をデータラッチしたものが第１セット信号Ｓ１３２であるが、第１トリガ信号Ｓ１３１が立ち下がる時刻ｔ４＋τでは疑似信号Ｓ１１０は“０”となっているので、第１セット信号Ｓ１３２は“１”に変化することなく“０”であり続ける。
【００４９】
一方、第２トリガ信号Ｓ１３４の立ち下がりエッジにて疑似信号Ｓ１１０をデータラッチしたものが第２セット信号Ｓ１３５であるが、第２トリガ信号Ｓ１３４が立ち下がる時刻ｔ２では疑似信号Ｓ１１０は“１”となっているので、第２セット信号Ｓ１３５は“０”から“１”に変化し、また、第２トリガ信号Ｓ１３４が立ち下がる時刻ｔ４＋τでは疑似信号Ｓ１１０は“０”となっているので、第２セット信号Ｓ１３５は“１”から“０”に変化する。
【００５０】
さらに、第１セット信号Ｓ１３２が“０”のまま変化しないので、第１セットＦＦ１３３はセット動作を行わず、第１検知信号Ｓ１３３は“０”のままである。一方、第２セット信号Ｓ１３５が“１”に変化するので第２セットＦＦ１３６はセット動作を行い、時刻ｔ４＋τ以降に第２検知信号Ｓ１３６は“１”となる。
【００５１】
すなわち、ノイズ信号Ｓ１０１に重畳されたノイズは、ノイズ信号Ｓ１０１のレベルを、レベルＶｂを下回りかつレベルＶａを上回る状態に変化させる程度の振幅のノイズであることが分る。
【００５２】
なお、第１検知信号Ｓ１３３と第２検知信号Ｓ１３６との組み合わせの違いに応じて、検知されるノイズ振幅情報の状況を図３（ａ）に示す。図３（ｂ）はそれぞれの場合に対応するノイズ信号Ｓ１０１の波形の一例を示す。
【００５３】
以上により、ノイズ有無の検知とノイズ振幅量の検知が可能となる。
【００５４】
なお、上記では、異特性を持つ２個のシュミット付きバッファを用いてノイズ検知を行う場合を例にとり説明したが、さらに、ｎ個の異特性シュミット付きバッファとそれに伴うフリップフロップと出力端子とをノイズ振幅判定回路に内蔵することで、ノイズ振幅量をｎ種類に細分して検知することが可能である。
【００５５】
（実施の形態２）
図４は本発明の実施の形態２（請求項２相当）におけるノイズ検知回路１００ａの構成を示すブロック図である。
【００５６】
図４において、４００はノイズ時間幅判定回路、４０１は第１の信号遅延バッファ（以下、第１遅延バッファと記す）、Ｓ４０１は第１遅延バッファ４０１から出力される第１遅延信号、４０２は第２の信号遅延バッファ（以下、第２遅延バッファと記す）、Ｓ４０２は第２遅延バッファ４０２から出力される第２遅延信号、４０３は２入力１出力の第１ＡＮＤ回路、Ｓ４０３は第１ＡＮＤ回路４０３から出力される第１ＡＮＤ信号、４０４は２入力１出力の第２ＡＮＤ回路、Ｓ４０４は第２ＡＮＤ回路４０４から出力される第２ＡＮＤ信号である。
【００５７】
なお、入力端子１０１、第１出力端子１０２、第２出力端子１０３、第１セットＦＦ１３３（第１ラッチ手段に相当）、第２セットＦＦ１３６（第２ラッチ手段に相当）、および、ノイズ信号Ｓ１０１、第１検知信号Ｓ１３３、第２検知信号Ｓ１３６については、実施の形態１に示した通りである。
【００５８】
以下、上記のように構成された本実施の形態のノイズ検知回路１００ａのノイズ検知時の動作について説明する。
【００５９】
図４において、まず、ノイズ信号Ｓ１０１が入力端子１０１を介してノイズ検知回路１００ａに入力され、第１遅延バッファ４０１と第１ＡＮＤ回路４０３と第２ＡＮＤ回路４０４に入力される。
【００６０】
第１遅延バッファ４０１は第１遅延信号Ｓ４０１を出力し、第１遅延信号Ｓ４０１は第２遅延バッファ４０２と第１ＡＮＤ回路４０３に入力され、第２遅延バッファ４０２は第２遅延信号Ｓ４０２を出力し、第２遅延信号Ｓ４０２は第２ＡＮＤ回路４０４に入力される。
【００６１】
ここで、第１ＡＮＤ回路４０３はノイズ信号Ｓ４０１と第１遅延信号Ｓ４０１とにより第１ＡＮＤ信号Ｓ４０３を出力し、第２ＡＮＤ回路４０４はノイズ信号Ｓ４０１と第２遅延信号Ｓ４０２とにより第２ＡＮＤ信号Ｓ４０４を出力する。
【００６２】
次に、第１セットＦＦ１３３は、第１ＡＮＤ信号Ｓ４０３によりセット動作を行って第１検知信号Ｓ１３３を出力し、第２セットＦＦ１３６は、第２ＡＮＤ信号Ｓ４０４によりセット動作を行って第２検知信号Ｓ１３６を出力する。
【００６３】
以上のように、ノイズ時間幅判定回路４００の内部で発生した第１検知信号Ｓ１３３および第２検知信号Ｓ１３６はノイズ検知回路１００ａの第１出力端子１０２および第２出力端子１０３よりノイズ時間幅情報として出力される。
【００６４】
次に、ノイズ検知回路４００における各信号の時間関係について、図面を参照して説明する。
【００６５】
図５は図４に示した各信号の信号波形図を、縦軸を振幅とし、横軸を時間として示したものである。
【００６６】
図５において、（ａ）はノイズ信号Ｓ１０１の信号波形であり、（ｂ）は第１遅延信号Ｓ４０１の信号波形であり、（ｃ）は第２遅延信号Ｓ４０２の信号波形であり、（ｄ）は第１ＡＮＤ信号Ｓ４０３の信号波形であり、（ｅ）は第２ＡＮＤ信号Ｓ４０４の信号波形であり、（ｆ）は第１検知信号Ｓ１３３の信号波形であり、（ｇ）は第２検知信号Ｓ１３６の信号波形である。
【００６７】
さらに、ｔ５、ｔ６は各々の時刻を示すものであり、τは第１遅延バッファ４０１および第２遅延バッファ４０２の信号遅延時間を示し、τ＜ｔ６−ｔ５を満たすものとする。
【００６８】
なお、本実施の形態２においては、実施の形態１と異なる波形を示すものとする。実施の形態１の図２に示すノイズ信号Ｓ１０１は、本来の信号にノイズが重畳したものであるが、本実施の形態２の場合には、ノイズそのものをノイズ信号Ｓ１０１とし、時間軸方向に拡大して図示する。
【００６９】
図５において、ノイズ信号Ｓ１０１は時刻ｔ５から時刻ｔ６の間で“１”レベルに達するノイズを含んでおり、第１遅延信号Ｓ４０１は時刻ｔ５＋τから時刻ｔ６＋τの間で“１”レベルに達するノイズを含んでおり、第２遅延信号Ｓ４０２は時刻ｔ５＋２τから時刻ｔ６＋２τの間で“１”レベルに達するノイズを含んでいる。
【００７０】
ここで、第１ＡＮＤ回路４０３に入力されるノイズ信号Ｓ１０１および第１遅延信号Ｓ４０１がともに“１”となる、時刻ｔ５＋τから時刻ｔ６の期間で、第１ＡＮＤ信号Ｓ４０３は“１”となる。そして、第１ＡＮＤ信号Ｓ４０３が“１”に変化するのに伴って、第１セットＦＦ１３３は時刻ｔ５＋τ以降でセット動作を行い、“１”となる。そして、第１ＡＮＤ信号Ｓ４０３が“１”に変化することに伴って時刻ｔ５＋τ以降で第１セットＦＦ１３３はセット動作を行い、第１検知信号Ｓ１３３は“１”となる。
【００７１】
一方、第２ＡＮＤ回路４０４に入力されるノイズ信号Ｓ１０１および第２遅延信号Ｓ４０２は同時に“１”となることはない。それは、第２遅延バッファ４０２の信号遅延時間２τがノイズ信号Ｓ１０１の時間幅よりも大きいためである。このため、第２ＡＮＤ回路４０４が出力する第２ＡＮＤ信号Ｓ４０４は反転せず、“０”のままである。そして、第２ＡＮＤ信号Ｓ４０４が“０”のままであるので第２セットＦＦ１３６はセット動作を行わず、第２検知信号Ｓ１３６は常に“０”となる。
【００７２】
以上の結果、第１検知信号Ｓ１３３が“１”で、第２検知信号Ｓ１３６が“０”であることから、ノイズ信号Ｓ１０１はτ以上かつ２τ未満の時間幅を持つノイズであることが明らかとなる。
【００７３】
なお、第１検知信号Ｓ１３３と第２検知信号Ｓ１３６との組み合わせの違いに応じて、検知されるノイズ時間幅情報の状況を図６（ａ）に示す。図６（ｂ）はそれぞれの場合に対応するノイズ信号Ｓ１０１の波形の一例を示す。
【００７４】
以上により、複数のシステム信号に対する誤動作要因となる電気的ノイズの有無と存在個所を前もって特定するだけでなく、電気的ノイズの時間幅を詳細に識別することが可能である。
【００７５】
なお、上記では、２個の遅延バッファを用いてノイズ検知を行う場合を例にとり説明したが、さらに、ｎ個の遅延バッファとそれに伴うフリップフロップと出力端子とをノイズ時間幅判定回路に内蔵することで、ノイズの時間幅をｎ種類に細分して検知することが可能である。
【００７６】
（実施の形態３）
図７は本発明の実施の形態３（請求項３〜５相当）における情報処理装置の構成を示すブロック図である。
【００７７】
図７において、７００はノイズ検知回路搭載の情報処理装置、７０１は情報処理装置７００の第１入力端子、Ｓ７０１は第１入力端子７０１より入力される第１入力信号、７０２は情報処理装置７００の第２入力端子、Ｓ７０２は第２入力端子７０２より入力される第２入力信号、７０３は情報処理装置７００の出力端子、７１１は３入力１出力の第１の入力段セレクタ、７１１ａは第１の入力段セレクタ７１１の無遅延入力、７１１ｂは１個のノイズフィルタＮＦを伴う第１の入力段セレクタ７１１の１遅延入力、７１１ｃは２個のノイズフィルタＮＦを伴う第１の入力段セレクタ７１１の２遅延入力、Ｓ７１１は第１の入力段セレクタ７１１から出力される第１セレクタ信号、７１２は３入力１出力の第２の入力段セレクタ、７１２ａは第２の入力段セレクタ７１２の無遅延入力、７１２ｂは１個のノイズフィルタＮＦを伴う第２の入力段セレクタ７１２の１遅延入力、７１２ｃは２個のノイズフィルタＮＦを伴う第２の入力段セレクタ７１２の２遅延入力、Ｓ７１２は第２の入力段セレクタ７１２から出力される第２セレクタ信号、７１３は３入力１出力の出力段セレクタ、７１３ａは２個の遅延素子ＤＣを伴う出力段セレクタ７１３の２遅延入力、７１３ｂは１個の遅延素子ＤＣを伴う出力段セレクタ７１３の１遅延入力、７１３ｃは出力段セレクタ７１３の無遅延入力、Ｓ７１３は出力段セレクタ７１３から出力される第３セレクタ信号、７２０は２入力１出力のＡＮＤ回路、Ｓ７２０はＡＮＤ回路７２０から出力されるＡＮＤ信号である。ＡＮＤ回路７２０は論理回路の一例として図示されている。
【００７８】
実施の形態２のノイズ検知回路１００ａによる第１検知信号Ｓ１３３および第２検知信号Ｓ１３６の組み合わせにより第１の入力段セレクタ７１１および第２の入力段セレクタ７１２および出力段セレクタ７１３において選択される入力信号を図８に示す。
【００７９】
以下、上記のように構成された本実施の形態の情報処理装置７００の動作について説明する。ノイズ検知回路１００ａおよび第１検知信号Ｓ１３３および第２検知信号Ｓ１３６は実施の形態２に示した通りであり、本実施の形態においては、第１検知信号Ｓ１３３が“１”で、かつ第２検知信号Ｓ１３６が“１”である場合について説明するものとする（図９の（ｉ）〜（ｌ）参照）。
【００８０】
図７において、まず、第１入力信号Ｓ７０１が第１入力端子７０１を介して情報処理装置７００の内部のノイズ検知回路１００ａに入力され、ノイズ検知回路１００ａより第１検知信号Ｓ１３３として“１”が出力され、第２検知信号Ｓ１３６として“１”が出力される。
【００８１】
さらに、第１入力信号Ｓ７０１は、各々無遅延入力７１１ａ、１遅延入力７１１ｂおよび２遅延入力７１１ｃを介して第１の入力段セレクタ７１１に入力される。第１の入力段セレクタ７１１は、図８に示す動作に基づいて２個のノイズフィルタＮＦを伴う２遅延入力７１１ｃを選択し、第１セレクタ信号Ｓ７１１を出力する。
【００８２】
一方、第２入力信号Ｓ７０２は、第２入力端子７０２を介し、さらに各々無遅延入力７１２ａ、１遅延入力７１２ｂおよび２遅延入力７１２ｃを介して第２の入力段セレクタ７１２に入力される。第２の入力段セレクタ７１２は、図８に示す動作に基づいて２個のノイズフィルタＮＦを伴う２遅延入力７１２ｃを選択し、第２セレクタ信号Ｓ７１２を出力する。
【００８３】
次に、第１セレクタ信号Ｓ７１１および第２セレクタ信号Ｓ７１２は、ＡＮＤ回路７２０に入力され、ＡＮＤ回路７２０はＡＮＤ信号Ｓ７２０を出力する。
【００８４】
次に、ＡＮＤ信号Ｓ７２０は、各々２遅延入力７１３ａ、１遅延入力７１３ｂおよび無遅延入力７１３ｃを介して出力段セレクタ７１３に入力される。出力段セレクタ７１３は、図８に示す動作に基づいて遅延素子を伴わない無遅延入力７１３ｃを選択し、第３セレクタ信号Ｓ７１３を出力する。
【００８５】
出力された第３セレクタ信号Ｓ７１３は、出力端子７０３を介して情報処理装置７００より出力される。
【００８６】
以上のように、ノイズ検知回路１００ａで発生された第１検知信号Ｓ１３３と第２検知信号Ｓ１３６とにより、第１の入力段セレクタ７１１と第２の入力段セレクタ７１２と出力段セレクタ７１３において入力選択制御を行うことで情報処理装置７００の信号同期化制御を行う。
【００８７】
次に、情報処理装置７００における各信号の時間関係について、図面を参照して説明する。
【００８８】
図９は図７のブロック図において示した各信号の信号波形図を、縦軸を振幅とし横軸を時間として示したものである。
【００８９】
図９において、（ａ）は第１入力信号Ｓ７０１の信号波形であり、かつ第１の入力段セレクタ７１１が無遅延入力７１１ａを選択した場合の第１セレクタ信号Ｓ７１１の信号波形であり、（ｂ）は第２入力信号Ｓ７０２の信号波形であり、かつ第２の入力段セレクタ７１２が無遅延入力７１２ａを選択した場合の第２セレクタ信号Ｓ７１２の信号波形であり、（ｃ）は信号波形（ａ）および（ｂ）によるＡＮＤ信号Ｓ７２０の信号波形であり、（ｄ）は出力段セレクタ７１３が２遅延入力７１３ａを選択した場合の第３セレクタ信号Ｓ７１３の信号波形である。
【００９０】
さらに、（ｅ）は第１の入力段セレクタ７１１が１遅延入力７１１ｂを選択した場合の第１セレクタ信号Ｓ７１１の信号波形であり、（ｆ）は第２の入力段セレクタ７１２が１遅延入力７１２ｂを選択した場合の第２セレクタ信号Ｓ７１２の信号波形であり、（ｇ）は信号波形（ｅ）および（ｆ）によるＡＮＤ信号Ｓ７２０の信号波形であり、（ｈ）は出力段セレクタ７１３が１遅延入力７１３ｂを選択した場合の第３セレクタ信号Ｓ７１３の信号波形である。
【００９１】
さらに、（ｉ）は第１の入力段セレクタ７１１が２遅延入力７１１ｃを選択した場合の第１セレクタ信号Ｓ７１１の信号波形であり、（ｊ）は第２の入力段セレクタ７１２が２遅延入力７１２ｃを選択した場合の第２セレクタ信号Ｓ７１２の信号波形であり、（ｋ）は信号波形（ｉ）および（ｊ）によるＡＮＤ信号Ｓ７２０の信号波形であり、（ｌ）は出力段セレクタ７１３が無遅延入力７１３ｃを選択した場合の第３セレクタ信号Ｓ７１３の信号波形である。
【００９２】
さらに、ｔ７、ｔ８は信号波形群のある時刻を示すものであり、τは１遅延入力７１１ｂ、１遅延入力７１２ｂおよび１遅延入力７１３ｂの信号遅延時間を示すものであり、２τは２遅延入力７１１ｃ、２遅延入力７１２ｃおよび２遅延入力７１３ａの信号遅延時間を示すものである。
【００９３】
なお、以下においては、第１検知信号Ｓ１３３が“１”であり、かつ第２検知信号Ｓ１３６が“１”であり、第１の入力段セレクタ７１１が２遅延入力７１１ｃを選択し、第２の入力段セレクタ７１２が２遅延入力７１２ｃを選択し、出力段セレクタ７１３が無遅延入力７１３ｃを選択した場合の動作を説明するものとし、よって第１セレクタ信号Ｓ７１１の信号波形は（ｉ）を第２セレクタ信号Ｓ７１２の信号波形は（ｊ）をＡＮＤ信号Ｓ７２０の信号波形は（ｋ）を第３セレクタ信号Ｓ７１３の信号波形は（ｌ）をそれぞれ示すものとする。
【００９４】
図９において、第１入力信号Ｓ７０１は時刻ｔ７において“０”から“１”に変化し（図９（ａ））、第１セレクタ信号Ｓ７１１は第１の入力段セレクタ７１１が２遅延入力７１１ｃを選択することで、時刻ｔ７より時間２τだけ遅延した時刻ｔ７＋２τにおいて“０”から“１”に変化する（図９（ｉ））。
【００９５】
一方、第２入力信号Ｓ７０２は時刻ｔ８において“１”から“０”に変化し（図９（ｂ））、第２セレクタ信号Ｓ７１２は第２の入力段セレクタ７１２が２遅延入力７１２ｃを選択することで、時刻ｔ８より時間２τだけ遅延した時刻ｔ８＋２τにおいて“１”から“０”に変化する（図９（ｊ））。
【００９６】
次に、ＡＮＤ信号Ｓ７２０は第１セレクタ信号Ｓ７１１と第２セレクタ信号Ｓ７１２とを入力信号としてＡＮＤ動作を行うことにより、時刻ｔ７＋２τにおいて“０”から“１”に変化し、時刻ｔ８＋２τにおいて“１”から“０”に変化する（図９（ｋ））。
【００９７】
次に、第３セレクタ信号Ｓ７１３は出力段セレクタ７１３が無遅延入力７１３ｃを選択することで、ＡＮＤ信号Ｓ７２０に対して遅延なく時刻ｔ７＋２τにおいて“０”から“１”に変化し、時刻ｔ８＋２τにおいて“１”から“０”に変化する（図９（ｌ））。
【００９８】
本実施の形態はさらに、第１検知信号Ｓ１３３が“０”で、かつ第２検知信号Ｓ１３６が“０”である場合には、第１セレクタ信号Ｓ７１１の信号波形は（ａ）となり、第２セレクタ信号Ｓ７１２の信号波形は（ｂ）となり、ＡＮＤ信号Ｓ７２０の信号波形は（ｃ）となり、第３セレクタ信号Ｓ７１３の信号波形は（ｄ）となる。
【００９９】
さらにまた、第１検知信号Ｓ１３３が“０”で、かつ第２検知信号Ｓ１３６が“１”である場合には、第１セレクタ信号Ｓ７１１の信号波形は（ｅ）となり、第２セレクタ信号Ｓ７１２の信号波形は（ｆ）となり、ＡＮＤ信号Ｓ７２０の信号波形は（ｇ）となり、第３セレクタ信号Ｓ７１３の信号波形は（ｈ）となる。
【０１００】
ここで信号波形（ａ）と信号波形（ｂ）の時間的相対関係と、信号波形（ｅ）と信号波形（ｆ）の時間的相対関係と、信号波形（ｉ）と信号波形（ｊ）の時間的相対関係とが互いに等しいことより、第２セレクタ信号Ｓ７１２は第１セレクタ信号Ｓ７１１に対して同期化されていることが分る。
【０１０１】
さらにまた、信号波形（ｄ）と信号波形（ｈ）と信号波形（ｌ）とが互いにタイミングが等しい波形であることより、第３セレクタ信号Ｓ７１３は第１検知信号Ｓ１３３と第２検知信号Ｓ１３６との各々の組み合わせについて第１入力信号Ｓ７０１と第２入力信号Ｓ７０２とに対して時間的相対関係が一致していることが分る。
【０１０２】
以上により、情報処理装置７００は信号同期化制御を行い、例えば情報処理装置実装システムに組み込むことにより、コンデンサなどのノイズ除去用電子部品を追加実装することなく、検知したノイズ時間幅情報により入力信号のノイズを除去制御することが可能であり、さらに、ノイズ量（時間幅）が個々に異なる複数の情報処理装置実装システムが存在する場合においても、他の入力信号および出力信号の位相を同時制御し、ノイズ除去で生じる信号遅延に追従同期化することで、個々の情報処理装置実装システムの位相ずれを防ぎ、情報処理装置の動作安定化を図ることが可能である。
【０１０３】
【発明の効果】
以上のように本発明のノイズ検知回路によれば、ノイズの有無だけでなく、ノイズの振幅についても識別することができる。また、ノイズの有無だけでなく、ノイズの時間幅についても識別することができる。
【０１０４】
また、本発明の情報処理装置によれば、ノイズ除去に伴う信号遅延をノイズ時間幅に応じた適正なものに制御することができる。また、ノイズ状態が種々に変化しても、複数の入力信号どうしの時間的相対関係を常に互いに等しく保ち、論理回路での演算処理の動作を安定化させることができる。さらには、ノイズ状態が種々に変化しても、入力段セレクタと出力段セレクタの合計の遅延時間を一定に保ち、論理回路からの演算処理結果の出力タイミングを常に同じにし、ノイズのいかんにかかわりなく情報処理装置の動作を安定化させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるノイズ検知回路の構成を示すブロック図
【図２】本発明の実施の形態１におけるノイズ検知回路の動作を示す信号波形図
【図３】本発明の実施の形態１におけるノイズ検知回路の出力情報を示す図
【図４】本発明の実施の形態２におけるノイズ検知回路の構成を示すブロック図
【図５】本発明の実施の形態２におけるノイズ検知回路の動作を示す信号波形図
【図６】本発明の実施の形態２におけるノイズ検知回路の出力情報を示す図
【図７】本発明の実施の形態３における情報処理装置の構成を示すブロック図
【図８】本発明の実施の形態３における情報処理装置の出力情報を示す図
【図９】本発明の実施の形態３における情報処理装置の動作を示す信号波形図
【符号の説明】
１００，１００ａノイズ検知回路
１０１入力端子
１０２第１出力端子
１０３第２出力端子
１１０疑似信号発生回路
１２０信号遅延素子
１３０ノイズ振幅判定回路
１３１第１のシュミット付バッファ
１３２第１ＦＦ
１３３第１セットＦＦ
１３４第２のシュミット付バッファ
１３５第２ＦＦ
１３６第２セットＦＦ
１３７第１ラッチ手段
１３８第２ラッチ手段
４００ノイズ時間幅判定回路
４０１第１遅延バッファ
４０２第２遅延バッファ
４０３第１ＡＮＤ回路（論理積回路）
４０４第２ＡＮＤ回路（論理積回路）
７００情報処理装置
７０１第１入力端子
７０２第２入力端子
７０３出力端子
７１１第１の入力段セレクタ
７１１ａ無遅延入力
７１１ｂ１遅延入力
７１１ｃ２遅延入力
７１２第２の入力段セレクタ
７１２ａ無遅延入力
７１２ｂ１遅延入力
７１２ｃ２遅延入力
７１３出力段セレクタ
７１３ａ無遅延入力
７１３ｂ１遅延入力
７１３ｃ２遅延入力
７２０ＡＮＤ回路（論理回路の一例）
ＤＣ遅延素子
ＮＦノイズフィルタ
Ｓ１０１ノイズ信号
Ｓ１１０疑似信号
Ｓ１２０遅延ノイズ信号
Ｓ１３１第１トリガ信号
Ｓ１３２第１セット信号
Ｓ１３３第１検知信号
Ｓ１３４第２トリガ信号
Ｓ１３５第２セット信号
Ｓ１３６第２検知信号
Ｓ４０１第１遅延信号
Ｓ４０２第２遅延信号
Ｓ４０３第１ＡＮＤ信号
Ｓ４０４第２ＡＮＤ信号
Ｓ７０１第１入力信号
Ｓ７０２第２入力信号
Ｓ７１１第１セレクタ信号
Ｓ７１２第２セレクタ信号
Ｓ７１３第３セレクタ信号

Claims

入力端子に接続された信号遅延素子と、
前記入力端子からの入力信号に対応する疑似信号を発生する疑似信号発生回路と、
前記信号遅延素子の出力に対して並列に接続されたシュミット特性を互いに異にする複数のバッファ手段と、
複数の前記バッファ手段の各々の出力をトリガとして前記疑似信号発生回路からの前記疑似信号をラッチする複数のラッチ手段と、
複数の前記ラッチ手段の出力をノイズ振幅情報として出力する出力端子とを備えるノイズ検知回路。
入力端子からの入力信号に対して互いに異なる遅延を与える複数の遅延回路と、
前記複数の遅延回路による各遅延信号と前記入力端子からの入力信号との論理積をとる複数の論理積回路と、
複数の前記論理積回路の出力をラッチする複数のラッチ手段と、
複数の前記ラッチ手段の出力をノイズ時間幅情報として出力する出力端子とを備えるノイズ検知回路。
前記複数の遅延回路は、前記入力端子にシリーズに接続された複数段の信号遅延素子から構成されている請求項２に記載のノイズ検知回路。
入力信号の入力端子と、
前記入力端子からの入力信号に対してノイズ除去を行う互いに異なる遅延時間の複数のノイズフィルタと、
複数の前記ノイズフィルタの出力を入力とする入力段セレクタと、
前記入力端子からの信号を入力とする請求項２または請求項３に記載のノイズ検知回路とを備え、
前記ノイズ検知回路からのノイズ時間幅情報に基づいて前記入力段セレクタを制御するように構成された情報処理装置。
請求項４に記載の情報処理装置において、
前記入力端子、前記複数のノイズフィルタ、前記入力段セレクタの組を複数組備え、
さらに、複数の前記入力段セレクタからの出力信号を入力とする論理回路を備え、
前記ノイズ検知回路からのノイズ時間幅情報に基づいて複数の前記入力段セレクタを共通に制御するように構成された情報処理装置。
請求項５に記載の情報処理装置において、
前記論理回路からの出力信号に対して互いに異なる遅延時間の遅延を与える複数の信号遅延素子と、
複数の前記信号遅延素子の出力を入力とする出力段セレクタとを備え、
前記ノイズ検知回路からのノイズ時間幅情報に基づいて複数の前記入力段セレクタおよび前記出力段セレクタを共通に制御し、前記ノイズフィルタでの信号遅延と前記信号遅延素子での信号遅延とを相殺するように構成された情報処理装置。