KR20210062225A - 반도체용 테스트 장치 및 테스트 방법 - Google Patents

반도체용 테스트 장치 및 테스트 방법 Download PDF

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KR20210062225A
KR20210062225A KR1020190150162A KR20190150162A KR20210062225A KR 20210062225 A KR20210062225 A KR 20210062225A KR 1020190150162 A KR1020190150162 A KR 1020190150162A KR 20190150162 A KR20190150162 A KR 20190150162A KR 20210062225 A KR20210062225 A KR 20210062225A
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문주상
고상훈
김기현
백상진
정창원
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에스케이하이닉스 주식회사
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Abstract

본 발명의 실시 예에 따른 반도체용 테스트 장치는 반도체를 테스트하기 위한 기준 신호를 발생시켜 캘리브레이션 보드로 송신(TX) 신호 또는 수신(RX) 신호로 입력시키고, 캘리브레이션 보드로부터 회신되는 송신(TX) 신호 또는 수신(RX) 신호와 기준 신호를 비교하여 타이밍 편차를 산출하고, 산출된 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행하는 메인 보드; 및 메인 보드로부터 수신한 송신 신호 또는 수신 신호를 메인 보드로 회신하는 캘리브레이션 보드를 포함할 수 있다.

Description

반도체용 테스트 장치 및 테스트 방법{TEST APPARATUS AND METHOD FOR TESTING SEMICONDUCTOR}
본 발명은 반도체용 테스트 장치 및 테스트 방법에 관한 것이다.
DRAM 반도체의 동작 속도가 빨라지면서, 이러한 칩을 테스트하기 위한 테스트 자동화 장비(ATE, Automated Test Equipment) 역시 High Speed Test를 위한 조건이 요구되고 있는 실정이다.
구체적으로, DDR 4같은 경우, 3.2Gbps 스피드 테스트를 위해 테스트 자동화 장비가 10% 내외의 테스트 마진(test margin)을 고려하여 4Gbps의 High Speed 신호를 발생할 수 있어야 하고, 발생된 신호들을 비교 및 판단할 수 있어야 하는 것이다. 이에 더해, 차세대 메모리인 DDR 5의 경우, 6.4Gbps 스피드 테스트를 위해 7Gbps 급 이상의 Speed Test를 보장할 수 있는 테스트 장비가 요구되고 있는 실정이다.
DRAM 특성상 기준 클럭에 동기화하여 칩의 입출력 데이터가 동작하기 때문에, 각 핀들의 편차를 맞추기 위한 송신 신호 또는 수신 신호 각각의 정교한 타이밍 보정이 요구된다.
본 발명의 실시 예는 송수신 신호의 타이밍 보정 성능 향상 및 보정 시간을 단축시킬 수 있는 반도체용 테스트 장치 및 테스트 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 테스트 장치는, 반도체를 테스트하기 위한 기준 신호를 발생시켜 캘리브레이션 보드로 송신(TX) 신호 또는 수신(RX) 신호로 입력시키고, 상기 캘리브레이션 보드로부터 회신되는 상기 송신(TX) 신호 또는 상기 수신(RX) 신호와 상기 기준 신호를 비교하여 타이밍 편차를 산출하고, 산출된 상기 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행하는 메인 보드; 및 상기 메인 보드로부터 수신한 상기 송신 신호 또는 상기 수신 신호를 상기 메인 보드로 회신하는 캘리브레이션 보드를 포함할 수 있다.
본 발명의 실시 예에 따른 테스트 방법은, 메인 보드에서 반도체의 동작을 테스트하기 위한 기준 신호를 발생시키는 단계; 상기 기준 신호를 송수신을 테스트하기 위한 송신(TX) 신호 또는 수신(RX) 신호로 캘리브레이션 보드로 입력시키는 단계; 상기 캘리브레이션 보드를 경유하여 전달되는 상기 송신(TX) 신호 또는 상기 수신(RX) 신호를 수신하는 단계; 상기 송신 신호 또는 상기 수신 신호와 상기 기준 신호를 비교하여 타이밍 편차를 산출하는 단계; 및 산출된 상기 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행하는 단계를 포함할 수 있다.
본 실시 예들에 따르면, 하나의 캘리브레이션 보드를 이용하여 반도체용 테스트 장치의 전송 선로에 대한 송신 신호와 수신 신호의 정교한 테스트 및 타이밍 보정이 가능하고, 이를 통해 테스트 시간 및 보정 시간을 단축할 수 있다는 효과를 기대할 수 있다.
또한, 본 실시 예들은 기준 클럭을 발생하는 주체가 메인 보드에 구현되기 때문에, 메인 보드 내부 딜레이까지 고려하여 보정을 수행할 수 있고, 이로 인해 보정 결과값에 대한 신뢰도가 향상될 수 있다.
도 1 및 도 2는 본 발명의 실시 예에 따른 테스트 장치의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 테스트 장치의 구성을 보다 상세하게 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따라 테스트 장치에서 송신 신호를 테스트하는 경우를 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따라 테스트 장치에서 수신 신호를 테스트하는 경우를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따라 채널 간 타이밍 편차를 설명하기 위한 예시도이다.
도 7 및 도 8은 본 발명의 실시 예에 따른 테스트 장치의 동작방법을 설명하기 위한 흐름도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1 및 도 2는 본 발명의 실시 예에 따른 테스트 장치의 구성을 나타낸 도면일 수 있다. 이때, 도 1은 메인 보드를 상세하게 나타내는 경우이고, 도 2는 캘리브레이션 보드를 상세하게 나타내는 경우이다.
이하에서는, 본 발명의 실시 예에 따른 테스트 장치의 구성을 보다 상세하게 나타낸 도 3, 본 발명의 실시 예에 따라 테스트 장치에서 송신 신호를 테스트하는 경우를 설명하기 위한 도 4, 본 발명의 실시 예에 따라 테스트 장치에서 수신 신호를 테스트하는 경우를 설명하기 위한 도 5 및 본 발명의 실시 예에 따라 채널 간 타이밍 편차를 설명하기 위한 예시도인 도 6을 참조하여 설명하기로 한다.
도 1을 참고하면, 테스트 장치(10)는 메인 보드(main board)(100) 및 캘리브레이션 보드(calibration board)(200)를 포함할 수 있다.
메인 보드(100)는 반도체를 테스트하기 위한 기준 신호를 발생시켜 캘리브레이션 보드(200)로 송신(TX) 신호 또는 수신(RX) 신호로 입력시킬 수 있다. 이때, 송신 신호는 송신 신호를 테스트하기 위한 송신 클럭 신호를 의미하는 것이고, 수신 신호는 수신 신호를 테스트하기 위한 수신 클럭 신호를 의미하는 것이다.
본 실시예에서, 상술한 반도체를 테스트하기 위한 기준 신호는 실제 반도체를 테스트하기 전에 메인 보드(100)와 캘리브레이션 보드(200) 간의 전송 선로에 대한 송신 신호 및 수신 신호의 타이밍(timing) 보정을 위해 메인 보드(100)로부터 발생되는 신호를 의미할 수 있다. 타이밍 보정이 완료된 상술한 기준 신호는 이후 실제 반도체 테스트 시 적용될 수 있음은 당연하다 할 것이다.
또한, 메인 보드(100)는 캘리브레이션 보드(200)로부터 회신되는 송신(TX) 신호 또는 수신(RX) 신호와 기준 신호를 비교하여 타이밍 편차를 산출하고, 산출된 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행할 수 있다.
구체적으로, 메인 보드(100)는 기준 클럭 발생부(110), 신호 송수신부(120), 제어부(130) 및 메모리(140)를 포함할 수 있다.
기준 클럭 발생부(110)는 기준 신호를 발생시키는 구성일 수 있다. 이때, 기준 신호는 기준 클럭 신호를 의미하는 것으로서, 송신 신호 또는 수신 신호의 타이밍 편차를 산출하기 위한 기준 클럭이 되는 신호일 수 있다.
상술한 기준 신호는 캘리브레이션 보드(200)로부터 회신되는 송신 신호 또는 수신 신호의 타이밍 편차를 판단하기 위한 기준 신호인 동시에 캘리브레이션 보드(200)로 송신 신호 또는 수신 신호를 테스트하기 위한 신호로도 활용되는 것이다.
즉, 기준 클럭 발생부(110)에서 발생하는 기준 신호는 기준 신호 역할을 위해 메모리(140)에 저장되는 동시에 캘리브레이션 보드(200)로도 송신 신호 또는 수신 신호 테스트를 위한 신호로 제공되는 것이다. 기준 클럭 발생부(110)로부터 발생되는 기준 신호는 메인 보드(100) 내 기준 신호로도 활용되어, 신호 송수신부(120)을 통해 출력된 후 캘리브레이션 보드(200)를 거쳐 회신되는 신호와 비교되어 핀간 타이밍 편차를 파악할 수 있는 것이다. 이때, 파악된 타이밍 편차는 메모리(140)에도 저장될 수 있다. 상기 타이밍 편차는 코드화 하여 메모리(140)에 저장될 수 있으며, 이에 한정되지 않는다.상기 기준 클럭 발생부(110)는 PLL(phase lock loop)로 구현될 수 있다. 이때, 기준 신호는 PLL로부터 발생될 수 있다.
상술한 메인 보드(100)는 ASIC 칩(Application-Specific Integrated Circuit Chip)을 포함할 수 있다. 이때, 도 3에서 도시하는 바와 같이, 기준 신호를 발생하는 PLL은 ASIC 칩 내부에 구현될 수 있다. 즉, 송신 신호 또는 수신 신호의 타이밍(timing) 정보를 판별하는 기준 신호가 ASIC의 비교기와 동일한 PLL으로부터 발생되기 때문에, 타이밍 캘리브레이션(timing calibration)의 안정성과 정확도를 개선할 수 있다는 효과를 기대할 수 있다.
구체적으로, 송신 신호 또는 수신 신호에 대한 타이밍 편차는 캘리브레이션 보드(200) 뿐만 아니라 메인 보드(100) 내의 영향으로도 발생할 수 있다. 본 실시예에서는 기준 신호가 메인 보드(100)인 ASIC 내부에서 발생하기 때문에, ASIC 내부에서 발생할 수 있는 각종 딜레이가 반영될 수 있다. 이러한 기준 신호를 송신 신호 또는 수신 신호를 테스트하기 위한 신호로 적용하기 때문에, 본 실시예는 메인 보드(100) 및 캘리브레이션 보드(200)에 발생할 수 있는 모든 딜레이에 대해 보정할 수 있는 것이다.
또한, 본 실시예는 외장 칩인 ASIC 칩의 PLL으로부터 제공되는 기준 신호를 이용하기 때문에 기준 신호를 생성하기 위한 별도의 오실레이터(oscillator)를 생략할 수 있다는 효과 또한 기대할 수 있다.
신호 송수신부(120)는 기준 신호를 비롯하여 캘리브레이션 보드(200)와 신호를 송수신하기 위한 구성일 수 있다.
제어부(130)는 캘리브레이션 보드(200)로부터 전달되는 송신(TX) 신호 또는 수신(RX) 신호와 기준 신호를 비교하여 타이밍 편차를 산출하고, 산출된 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행할 수 있다. 이때, 산출된 타이밍 편차는 메모리(140)에 저장될 수 있다.
구체적으로, 제어부(130)는 송신 신호 또는 수신 신호와 기준 신호를 비교하여 타이밍 편차를 산출하고, 산출된 타이밍 편차를 참고하여 신호 송수신부(120)의 딜레이 소자를 제어하여 타이밍을 보상하는 것이다. 이를 통해 신호 송수신부(120)에서 동시에 출력 및 입력이 가능할 수 있다.
즉, 제어부(130)는 캘리브레이션 보드(200)로부터 분배되어 전달되는 신호(송신 신호 또는 수신 신호)가 ASIC 칩의 각 I/O 단자로 입력되면, ASIC의 비교기를 통해 기준 신호와 비교하여 ASIC의 I/O와 캘리브레이션 보드의 I/O의 전송 선로 간의 각 채널 편차를 산출 및 보정하는 것이다. 이때, 제어부(130)는 각 채널 타이밍 편차를 ASIC 내부의 디스큐(DESKEW) 기능을 이용하여 보정할 수 있다. 이때, 디스큐는 신호 타이밍의 스큐(Skew)를 측정하고, 측정된 스큐 값들에 따라 I/O 단자들의 스큐를 각각 보정하는 것을 의미하는 것이다.
도 3 및 도 6을 참조하면, 캘리브레이션 보드(200)로부터 전달되는 송신(TX) 신호는 IO 1 핀으로부터 IO 56 핀에 대응되는 단자로 각각 입력될 수 있다. 신호 송수신부(120)가 각 단자로 입력되는 송신 신호를 메모리(140)에 저장하면, 제어부(130)는 메모리(140)에 기 저장된 기준 신호와 송신 신호를 비교할 수 있다.
도 6과 같이, 제어부(130)는 기준 신호와 각 단자의 송신 신호 간에 타이밍 (t1, t2 등)을 비교하여, 타이밍 편차(IO 1_t1_D, IO 2_t1_D 등)를 산출할 수 있는 것이다. 제어부(130)는 산출된 IO 1_t1_D, IO 2_t1_D 등의 타이밍 편차만큼 해당 채널의 시간을 보정할 수 있다.
제어부(130)는 캘리브레이션 보드(200)로부터 전달되는 수신 신호에 대해서도 상술한 방식을 적용하여 타이밍 편차를 산출하고, 채널 간 타이밍 보정을 수행할 수 있다.
메모리(140)는 기준 신호, 캘리브레이션 보드(200)를 경유하여 입력되는 송신 신호와 수신 신호 및 타이밍 편차를 비롯한 메인 보드(100)와 관련된 정보를 저장할 수 있다. 상기 송신 신호와 수신 신호는 각각의 타이밍 정보일 수 있다. 또한, 타이밍 편차는 송신 신호와 기준 신호 간의 타이밍 편차 및 수신 신호와 기준 신호 간의 타이밍 편차를 포함할 수 있다.
캘리브레이션 보드(200)는 메인 보드(100)로부터 수신한 송신 신호 또는 수신 신호를 메인 보드(100)로 회신할 수 있다.
캘리브레이션 보드(200)는 메인 보드(100)로부터 수신한 송신 신호를 메인 보드(100)의 단자의 수에 대응되도록 복사(copy)하여 분배하고, 분배된 송신 신호를 메인 보드(100)로 회신할 수 있다.
도 2를 참고하면, 캘리브레이션 보드(200)는 신호 송수신부(210), 신호 분배부(220), 제1 릴레이(230) 및 제2 릴레이(240)를 포함할 수 있다.
도 3을 참고하면, 신호 송수신부(210)는 PLL(phase lock loop)로 구현될 수 있고, 신호 분배부(220)는 팬 아웃 버퍼 칩(fan out buffer chip)으로 구현될 수 있다.
먼저, 송신 신호를 테스트하는 경우의 캘리브레이션 보드(220)를 예로 들어 설명하기로 한다.
신호 송수신부(210)는 송신 신호를 테스트할 때, 메인 보드(100)로부터 수신한 송신 신호를 신호 분배부(220)로 전달할 수 있다.
신호 분배부(220)는 신호 송수신부(210)로부터 수신한 송신 신호를 메인 보드(100)의 단자의 수에 대응되도록 복사(copy)하여 분배할 수 있다.
도 4를 참조하면, 신호 분배부(220)는 제1 카피 칩(copy chip)(221) 및 제2 카피 칩(copy chip)(223)을 포함할 수 있다.
제1 카피 칩(221)은 신호 송수신부(210)로부터 전달되는 송신 신호를 제2 카피 칩(223)으로 전달할 수 있다.
제2 카피 칩(223)은 송신 신호의 전송 방향을 기준으로 제1 카피 칩(221)의 후단에 연결되어, 제1 카피 칩(221)으로부터 수신한 송신 신호를 메인 보드(100)의 단자의 수에 대응되도록 복사하여 각각의 단자의 전송 선로로 분배할 수 있다.
도 4에서는 메인보드(100)의 IO 핀이 56개인 경우에 대응되어, 제2 카피 칩(223)이 2단의 8ea로 개시되어 있지만, 이에 한정되지 않는다. 즉, 제1 카피 칩(221) 및 제2 카피 칩(223)의 구성은 테스트 대상의 IO 핀의 개수에 따라 운용자가 임의로 조정할 수 있는 것이다.
제1 및 제2 카피 칩(221, 223)은 팬 아웃 버퍼 칩(fan out buffer chip)일 수 있다.
제1 릴레이(230)는 메인 보드(100)의 제1 단자와 신호 분배부(220)의 제1 단자 간의 제1 전송 선로(225)에 형성되어, 분배된 송신 신호가 제1 전송 선로(225)를 따라 메인 보드(100)의 제1 단자로 입력되도록 릴레이를 온(On)시킬 수 있다. 이때, 제1 단자는 하나의 단자에 한정되지 않고, 적어도 하나 이상의 단자를 포함하는 의미일 수 있다. 예를 들어, 도 4를 참고하면, 메인 보드(100)의 제1 단자는 메인 보드(100)에 구현된 IO 1부터 IO 56까지의 단자를 의미하고, 신호 분배부(220)의 제1 단자는 제2 카피 칩(223)에 구현된 IO 1부터 IO 56까지의 단자를 의미할 수 있다.
제2 릴레이(240)는 메인 보드(100)의 제1 단자와 메인 보드(100)의 제2 단자 간의 제2 전송 선로(227)에 형성되어, 송신 신호를 테스트할 때 릴레이를 오프(Off)시킬 수 있다.
다음으로, 수신 신호를 테스트하는 경우의 캘리브레이션 보드(200)를 예로 들어 설명하기로 한다.
캘리브레이션 보드(200)는 메인 보드(100)의 제1 단자를 통해 입력된 수신 신호를 제1 단자와 메인 보드(100)의 제2 단자 간의 제2 전송 선로(227)를 통해 제2 단자로 회신할 수 있다.
신호 송수신부(210)는 메인 보드(100)로부터 수신한 수신 신호를 전달할 수 있다.
제2 릴레이(240)는 메인 보드(100)의 제1 단자와 메인 모드(100)의 제2 단자 간의 제2 전송 선로(227)에 형성되어, 제1 단자로부터 출력된 수신 신호가 제2 단자로 입력되거나 또는 제2 단자로부터 출력된 수신 신호가 제1 단자로 입력되도록 릴레이를 온(On)시킬 수 있다.
예를 들어, 도 5를 참고하면, 메인 보드(100)의 제1 단자는 메인 보드(100)에 구현된 IO 1부터 IO 27까지의 단자를 의미하고, 메인 보드(100)의 제2 단자는 메인 보드(100)에 구현된 IO 28부터 IO 56까지의 단자를 의미할 수 있다. 즉, 수신 신호에 대한 채널 간 타이밍 보정은 각 채널에 연결된 제2 릴레이(240)를 동작시켜 전송 선로를 루프백(loopback) 형식으로 구현할 수 있는 것이다.
본 실시예는 루프백 테스트 방식으로 인해 송신 신호 및 수신 신호에 대한 테스트를 하나의 캘리브레이션 보드(200)에서 모두 수행할 수 있다는 효과를 기대할 수 있다. 이로 인해, 송신 신호 테스트용 또는 수신 신호 테스트용 캘리브레이션 보드를 별도로 제작하는 것을 생략할 수 있어 캘리브레이션 보드 제작 비용을 줄일 수 있는 것이다.
상술한 루프백 회로의 구현방식은 전송 선로의 이상유무를 판별하는 진단 목적으로도 활용될 수 있을 것이다.
제1 릴레이(230)는 메인 보드(100)의 제1 단자와 캘리브레이션 보드(200) 내 제1 단자 간의 제1 전송 선로(225)에 형성되어 수신 신호를 테스트할 때 릴레이를 오프(Off)시킬 수 있다.
도시하지 않았지만, 메인 보드(100)와 캘리브레이션 보드(200)의 I/O 단자들은 커넥터를 통해 서로 연결될 수 있다.
도 7은 본 발명의 실시 예에 따른 테스트 장치의 동작방법을 설명하기 위한 흐름도로서, 캘리브레이션 보드로 입력되는 신호가 송신 신호를 테스트하기 위한 송신 신호인 경우를 예로 들어 설명하기로 한다.
먼저, 메인 보드(100)는 반도체의 동작을 테스트하기 위한 기준 신호를 발생시킬 수 있다(S101).
메인 보드(100)는 ASIC 칩(Application-Specific Integrated Circuit Chip)일 수 있다. 상술한 기준 신호는 ASIC 칩에 포함된 PLL(phase lock loop)으로부터 발생할 수 있다.
다음, 메인 보드(100)는 기준 신호를 송신을 테스트하기 위한 송신(TX) 신호로 캘리브레이션 보드(200)로 입력시킬 수 있다(S103).
다음, 메인 보드(100)는 캘리브레이션 보드(200)를 경유하여 전달되는 송신(TX) 신호를 수신할 수 있다(S105).
구체적으로, 캘리브레이션 보드(200)는 메인 보드(100)로부터 수신한 송신 신호를 메인 보드(100)의 단자의 수에 대응되도록 복사(copy)하여 분배할 수 있다.
다음, 캘리브레이션 보드(200)는 분배된 송신 신호를 메인 보드(100)의 제1 단자와 캘리브레이션 보드 내 제1 단자 간의 제1 전송 선로(도 4의 225)를 통해 메인 보드(100)의 제1 단자로 입력시킬 수 있다.
이때, 제1 단자는 하나의 단자에 한정되지 않고, 적어도 하나 이상의 단자를 포함하는 의미일 수 있다. 예를 들어, 도 4를 참고하면, 메인 보드(100)의 제1 단자는 메인 보드(100)에 구현된 IO 1부터 IO 56까지의 단자를 의미하고, 캘리브레이션 보드(200)의 제1 단자는 제2 카피 칩(223)에 구현된 IO 1부터 IO 56까지의 단자를 의미할 수 있다.
다음, 메인 보드(100)는 송신 신호와 기준 신호를 비교하여 타이밍 편차를 산출할 수 있다(S107).
다음, 메인 보드(100)는 산출된 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행할 수 있다(S109).
도 8은 본 발명의 실시 예에 따른 테스트 장치의 동작방법을 설명하기 위한 흐름도로서, 캘리브레이션 보드로 입력되는 신호가 수신 신호를 테스트하기 위한 수신 신호인 경우를 예로 들어 설명하기로 한다.
먼저, 메인 보드(100)는 반도체의 동작을 테스트하기 위한 기준 신호를 발생시킬 수 있다(S201).
메인 보드(100)는 ASIC 칩(Application-Specific Integrated Circuit Chip)일 수 있다. 상술한 기준 신호는 ASIC 칩에 포함된 PLL(phase lock loop)로부터 발생할 수 있다.
다음, 메인 보드(100)는 상기 기준 신호를 수신을 테스트하기 위한 수신(RX) 신호로 캘리브레이션 보드(200)로 입력시킬 수 있다(S203).
다음, 메인 보드(100)는 캘리브레이션 보드(200)를 경유하여 전달되는 수신(RX) 신호를 수신할 수 있다(S205).
구체적으로, 메인 보드(100)의 제1 단자로부터 출력된 수신 신호가 메인 보드(100)의 제2 단자로 입력되거나 또는 메인 보드(100)의 제2 단자로부터 출력된 수신 신호가 메인 보드(100)의 제1 단자로 입력되도록 할 수 있다.
예를 들어, 도 5를 참고하면, 메인 보드(100)의 제1 단자는 메인 보드(100)에 구현된 IO 1부터 IO 27까지의 단자를 의미하고, 메인 보드(100)의 제2 단자는 메인 보드(100)에 구현된 IO 28부터 IO 56까지의 단자를 의미할 수 있다.
다음, 메인 보드(100)는 수신 신호와 기준 신호를 비교하여 타이밍 편차를 산출할 수 있다(S207).
다음, 메인 보드(100)는 산출된 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행할 수 있다(S209).
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 메인 보드 110 : 기준 클럭 발생부
120, 210 : 신호 송수신부 130 : 제어부
140 : 메모리 200 : 캘리브레이션 보드
220 : 신호 분배부 230 : 제1 릴레이
240 : 제2 릴레이

Claims (17)

  1. 반도체를 테스트하기 위한 기준 신호를 발생시켜 캘리브레이션 보드로 송신(TX) 신호 또는 수신(RX) 신호로 입력시키고, 상기 캘리브레이션 보드로부터 회신되는 상기 송신(TX) 신호 또는 상기 수신(RX) 신호와 상기 기준 신호를 비교하여 타이밍 편차를 산출하고, 산출된 상기 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행하는 메인 보드; 및
    상기 메인 보드로부터 수신한 상기 송신 신호 또는 상기 수신 신호를 상기 메인 보드로 회신하는 캘리브레이션 보드;
    를 포함하는 반도체용 테스트 장치.
  2. 제1항에 있어서,
    상기 캘리브레이션 보드는,
    상기 메인 보드로부터 수신한 상기 송신 신호를 상기 메인 보드의 단자의 수에 대응되도록 복사(copy)하여 분배하고, 분배된 상기 송신 신호를 상기 메인 보드로 회신하는 반도체용 테스트 장치.
  3. 제1항에 있어서,
    상기 캘리브레이션 보드는,
    상기 메인 보드로부터 수신한 상기 송신 신호를 전달하는 신호 송수신부;
    상기 신호 송수신부로부터 수신한 상기 송신 신호를 상기 메인 보드의 단자의 수에 대응되도록 복사(copy)하여 분배하는 신호 분배부; 및
    상기 메인 보드의 제1 단자와 상기 신호 분배부의 제1 단자 간의 제1 전송 선로에 형성되어, 분배된 상기 송신 신호가 상기 제1 전송 선로를 따라 상기 메인 보드의 제1 단자로 입력되도록 릴레이를 온(On)시키는 제1 릴레이;
    를 포함하는 반도체용 테스트 장치.
  4. 제3항에 있어서,
    상기 캘리브레이션 보드는,
    상기 메인 보드의 제1 단자와 상기 메인 보드의 제2 단자 간의 제2 전송 선로에 형성되어, 상기 송신 신호를 테스트할 때 릴레이를 오프(Off)시키는 제2 릴레이;
    를 더 포함하는 반도체용 테스트 장치.
  5. 제3항에 있어서,
    상기 신호 분배부는,
    상기 신호 송수신부로부터 전달되는 상기 송신 신호를 제2 카피 칩으로 전달하는 제1 카피 칩(copy chip); 및
    상기 송신 신호의 전송 방향을 기준으로 상기 제1 카피 칩의 후단에 연결되어, 상기 제1 카피 칩으로부터 수신한 상기 송신 신호를 상기 메인 보드의 단자의 수에 대응되도록 복사하여 각각의 단자의 전송 선로로 분배하는 제2 카피 칩(copy chip);
    을 포함하는 반도체용 테스트 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 카피 칩은 팬 아웃 버퍼 칩(fan out buffer chip)인 반도체용 테스트 장치.
  7. 제1항에 있어서,
    상기 캘리브레이션 보드는,
    상기 메인 보드의 제1 단자를 통해 입력된 상기 수신 신호를 상기 제1 단자와 상기 메인 보드의 제2 단자 간의 제2 전송 선로를 통해 상기 제2 단자로 회신하는 반도체용 테스트 장치.
  8. 제1항에 있어서,
    상기 캘리브레이션 보드는,
    상기 메인 보드로부터 수신한 상기 수신 신호를 전달하는 신호 송수신부; 및
    상기 메인 보드의 제1 단자와 상기 메인 모드의 제2 단자 간의 제2 전송 선로에 형성되어, 상기 제1 단자로부터 출력된 상기 수신 신호가 상기 제2 단자로 입력되거나 또는 상기 제2 단자로부터 출력된 상기 수신 신호가 상기 제1 단자로 입력되도록 릴레이를 온(On)시키는 제2 릴레이;
    를 포함하는 반도체용 테스트 장치.
  9. 제8항에 있어서,
    상기 캘리브레이션 보드는,
    상기 메인 보드의 제1 단자와 상기 캘리브레이션 보드 내 제1 단자 간의 제1 전송 선로에 형성되어 상기 수신 신호를 테스트할 때 릴레이를 오프(Off)시키는 제1 릴레이;
    를 더 포함하는 반도체용 테스트 장치.
  10. 제1항에 있어서,
    상기 메인 보드는,
    상기 기준 신호, 상기 캘리브레이션 보드를 경유하여 입력되는 상기 송신 신호와 상기 수신 신호 및 타이밍 편차를 비롯한 메인 보드와 관련된 정보를 저장하는 메모리;
    상기 기준 신호를 발생시키는 기준 클럭 발생부;
    상기 기준 신호를 비롯하여 상기 캘리브레이션 보드와 신호를 송수신하기 위한 신호 송수신부; 및
    상기 캘리브레이션 보드로부터 전달되는 상기 송신(TX) 신호 또는 상기 수신(RX) 신호와 상기 기준 신호를 비교하여 상기 타이밍 편차를 산출하고, 산출된 상기 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행하는 제어부;
    를 포함하는 반도체용 테스트 장치.
  11. 제10항에 있어서,
    상기 기준 클럭 발생부는 PLL(phase lock loop)이며,
    상기 기준 신호는 상기 PLL로부터 발생되는 반도체용 테스트 장치.
  12. 제1항에 있어서,
    상기 메인 보드는 ASIC 칩(Application-Specific Integrated Circuit Chip)을 포함하는 반도체용 테스트 장치.
  13. 메인 보드에서 반도체의 동작을 테스트하기 위한 기준 신호를 발생시키는 단계;
    상기 기준 신호를 송수신을 테스트하기 위한 송신(TX) 신호 또는 수신(RX) 신호로 캘리브레이션 보드로 입력시키는 단계;
    상기 캘리브레이션 보드를 경유하여 전달되는 상기 송신(TX) 신호 또는 상기 수신(RX) 신호를 수신하는 단계;
    상기 송신 신호 또는 상기 수신 신호와 상기 기준 신호를 비교하여 타이밍 편차를 산출하는 단계; 및
    산출된 상기 타이밍 편차를 기초로 채널 간 타이밍 보정을 수행하는 단계;
    를 포함하는 테스트 방법.
  14. 제13항에 있어서,
    상기 캘리브레이션 보드로 입력되는 신호가 송신 신호인 경우,
    상기 캘리브레이션 보드를 경유하여 전달되는 상기 송신 신호를 수신하는 단계는,
    상기 메인 보드로부터 수신한 상기 송신 신호를 상기 메인 보드의 단자의 수에 대응되도록 복사(copy)하여 분배하는 단계; 및
    분배된 상기 송신 신호를 상기 메인 보드의 제1 단자와 상기 캘리브레이션 보드 내 제1 단자 간의 제1 전송 선로를 통해 상기 메인 보드의 제1 단자로 입력시키는 단계;
    를 포함하는 테스트 방법.
  15. 제13항에 있어서,
    상기 캘리브레이션 보드로 입력되는 신호가 수신 신호인 경우,
    상기 캘리브레이션 보드를 경유하여 전달되는 상기 송신 신호를 수신하는 단계에서,
    상기 메인 보드의 제1 단자로부터 출력된 상기 수신 신호가 상기 메인 보드의 제2 단자로 입력되거나 또는 상기 메인 보드의 제2 단자로부터 출력된 상기 수신 신호가 상기 메인 보드의 제1 단자로 입력되도록 하는 테스트 방법.
  16. 제13항에 있어서,
    상기 메인 보드는 ASIC 칩(Application-Specific Integrated Circuit Chip)을 포함하는 테스트 방법.
  17. 제16항에 있어서,
    상기 기준 신호는 상기 ASIC 칩에 포함된 PLL(phase lock loop)로부터 발생하는 테스트 방법.
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