CN112286841B - 一种数据同步方法及寄存器 - Google Patents

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Abstract

本申请公开了一种数据同步方法及寄存器，包括：寄存器通过同步时钟信号接口接收具有第一时延的同步时钟信号，该同步时钟信号为同步时钟信号生成器生成；寄存器通过数据传输接口接收目标信号，目标信号中携带目标数据，该目标信号在时间上与具有第一时延的同步时钟信号相匹配；其中，目标数据为外部设备具有第二时延的同步时钟信号获取得到，该具有第二时延的同步时钟信号为外部设备通过同步时钟信号接口接收到的；寄存器根据具有第一时延的同步时钟信号获取目标信号中的目标数据。

Description

一种数据同步方法及寄存器
技术领域
本申请涉及高速接口技术领域，尤其涉及一种数据同步方法及寄存器。
背景技术
伴随着半导体工艺的飞速发展，规模越来越大，对芯片的性能要求也越来越高。在芯片的运行过程中，存在芯片制作工艺、运行电压以及运行产生的温度(Process VoltageTemperature，PVT)的影响，在PVT的影响下不能够很好地对该芯片进行时序控制，从而影响芯片性能。
特别是在高速电路中，PVT影响下产生的延时大于芯片阈值，从而芯片性能受到严重影响，比如芯片的时延阈值为10ns，而在PVT的影响下该高速电路产生12ns的延时，12ns延时超出芯片的时延阈值10ns，从而芯片无法接纳PVT影响所产生的延时，导致芯片的性能受到严重影响。为了避免PVT的影响，往往需要在高速电路中配置额外的电路，比如PVT传感电路，来检测当前PVT参数，再根据PVT参数选择实施不同的策略以避免PVT造成的影响，但是，PVT参数的准确性跟该额外的电路的检测精度有关，对该额外的电路要求较高，存在检测误差，并且不同的PVT参数对应不同的策略的方式较为复杂。
发明内容
本申请实施例提供一种数据同步方法及寄存器，用以补偿PVT影响下的时延，提高芯片性能。
第一方面，提供一种数据同步方法，应用于芯片，所述芯片包括同步时钟信号生成器、寄存器、同步时钟信号接口以及数据传输接口，所述方法包括：所述寄存器通过所述同步时钟信号接口接收具有第一时延的同步时钟信号，所述同步时钟信号为所述同步时钟信号生成器生成；所述寄存器通过所述数据传输接口接收目标信号，所述目标信号携带目标数据，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配；其中，所述目标数据为外部设备根据具有第二时延的同步时钟信号获取得到，所述具有第二时延的同步时钟信号为所述外部设备通过所述同步时钟信号接口接收到的；所述寄存器根据所述具有第一时延的同步时钟信号获取所述目标信号中的目标数据。
可选地，所述第一时延大于所述第二时延。
可选地，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配，包括：所述目标信号在时间上与所述具有第一时延的同步时钟信号对齐；或者，所述目标信号在时间上与所述具有第一时延的同步时钟信号的误差在所述芯片的时延阈值内。
可选地，所述寄存器根据所述具有第一时延的同步时钟信号获取所述目标信号中的目标数据，包括：所述寄存器根据所述具有第一时延的同步时钟信号的上升沿或下降沿获取所述目标信号中的目标数据。
可选地，所述寄存器由D类型触发器组成。
第二方面，提供一种寄存器，所述寄存器通过同步时钟信号接口与同步时钟信号生成器相连，通过数据传输接口与外部设备相连，所述寄存器包括：接收单元，用于通过所述同步时钟信号接口接收具有第一时延的同步时钟信号，所述同步时钟信号为所述同步时钟信号生成器生成；所述接收单元，还用于通过所述数据传输接口接收目标信号，所述目标信号携带目标数据，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配；其中，所述目标数据为外部设备根据具有第二时延的同步时钟信号获取得到，所述具有第二时延的同步时钟信号为所述外部设备通过所述同步时钟信号接口接收到的；获取单元，用于根据所述具有第一时延的同步时钟信号获取所述目标信号中的目标数据。
可选地，所述第一时延大于所述第二时延。
可选地，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配，包括：所述目标信号在时间上与所述具有第一时延的同步时钟信号对齐；或者，所述目标信号在时间上与所述具有第一时延的同步时钟信号的误差在所述芯片的时延阈值内。
可选地，所述获取单元，具体用于：根据所述具有第一时延的同步时钟信号的上升沿或下降沿获取所述目标信号中的目标数据。
可选地，所述寄存器由D类型触发器组成。
本申请的上述实施例中寄存器通过同步时钟信号接口接收具有第一时延的同步时钟信号，并通过数据传输接口接收目标信号；其中，同步时钟信号为同步时钟信号生成器生成，目标信号携带有目标数据，且目标信号在时间上与具有第一时延的同步时钟信号相匹配，该目标数据为外部设备根据通过同步时钟信号接口接收到的具有第二时延的同步时钟信号获取得到的；寄存器根据接收到的具有第一时延的同步时钟信号从接收到的目标信号中获取该目标数据。由于寄存器接收到的具有第一时延的同步时钟信号的传输路径与其接收到的目标信号的传输路径相似，PVT对两者的时延影响也相似，故目标信号在时间上与具有第一时延的同步时钟信号相匹配，从而补偿因PVT影响所产生的时延，提高芯片性能。
附图说明
图1为现有的同步接口电路的结构示意图；
图2为本申请实施例提供的同步接口电路的结构示意图；
图3为本申请实施例提供的一种数据同步方法的流程示意图；
图4为本申请实施例中信号的延时示意图；
图5为本申请实施例中提供的一种寄存器的结构示意图。
具体实施方式
需要说明的是，本申请实施例中的“第一”、“第二”是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
以下结合附图对本申请的具体实施方式进行详细的说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。
参见图1，为现有的同步接口电路的结构示意图。
如图所示，该同步接口电路包括芯片101和外部设备(Device)102。芯片101包括同步时钟信号生成器101a、寄存器101b、同步时钟信号接口101c以及数据传输接口101d。其中，同步时钟信号生成器101a通过同步时钟信号接口101c与外部设备102相连接，外部设备102通过数据传输接口101d与寄存器101b相连接，同步时钟信号生成器101a与寄存器101b直接连接。
同步时钟信号生成器101a用于生成同步时钟信号，并将生成的同步时钟信号发送给寄存器101b和通过同步时钟信号接口101c发送给外部设备102。
外部设备102用于根据接收到的同步时钟信号的上升沿或下降沿获取目标数据，并将携带该目标数据的目标信号通过数据传输接口101d发送给寄存器101b。其中，该外部设备102可以是芯片，也可以是其它数据获取设备，本申请对此不作限定。
寄存器101b用于接收同步时钟信号生成器101a发送的同步时钟信号，通过数据传输接口101d接收外部设备发送的目标信号，并根据该同步时钟信号锁存该目标信号中的目标数据。
其中，同步时钟信号接口101c和数据传输接口101d为输入/输出(Input/Output，I/O)接口。
在图1所示的同步接口电路中，同步时钟信号生成器101a将生成的同步时钟信号分别发送给外部设备102以及寄存器101b，由于信号在同步时钟信号生成器101a与寄存器101b之间的传输路径与信号在同步时钟信号生成器101a、外部设备102与寄存器101b之间的传输路径明显不同(图1中加粗的连接线)，信号在传输过程中所受到的PVT的影响也有所不同，故寄存器101b所接收到的同步时钟信号以及目标信号在PVT的影响下有不同程度的延时，即寄存器101b所接收到的同步时钟信号在时间上与接收到目标信号的误差较大，那么寄存器101b在锁存目标信号中的目标数据时存在锁存不到数据的情况，导致锁存的目标数据不完整，从而降低芯片性能。
为了解决上述问题，本申请实施例提供一种同步接口电路，用于补偿因PVT影响产生的时延。
参见图2，为本申请实施例提供的一种同步接口电路的结构示意图。
如图所示，该同步接口电路包括芯片201和外部设备202。该芯片201包括同步时钟信号生成器201a、第一寄存器201b、同步时钟信号接口201c以及第一数据传输接口201d。其中，同步时钟信号生成器201a通过同步时钟信号接口201c与外部设备202和第一寄存器201b相连接，外部设备202通过第一数据传输接口201d与第一寄存器201b相连接。
同步时钟信号生成器201a用于生成同步时钟信号，并将生成的同步时钟信号通过同步时钟信号接口201c发送给外部设备202和第一寄存器201b。
外部设备202用于根据接收到的同步时钟信号的上升沿或下降沿获取目标数据，并将携带该目标数据的目标信号通过第一数据传输接口201d发送给第一寄存器201b。
第一寄存器201b用于通过同步时钟信号接口201c接收同步时钟信号，通过第一数据传输接口201d接收外部设备202发送的携带目标数据的目标信号，并根据该同步时钟信号锁存目标信号中目标数据。
可选地，该芯片201还包括有第二寄存器201e(图中未画出)，第二寄存器201e用于通过第二数据传输接口201f(图中未画出)向外部设备202发送指示信息，该指示信息用于使得外部设备202根据接收到的同步时钟信号的上升沿或下降沿获取目标数据。
可选地，第二数据传输接口201f与第一数据传输接口为同一个接口。
需要说明的是，同步时钟信号生成器可以按照预设周期生成同步时钟信号，也可以根据接收到的同步时钟信号生成指令生成同步时钟信号，本申请实施例对此不作限定。
需要说明的是，本申请实施例对芯片的类型不作限定。
基于图2所示的同步接口电路，本申请实施例提供一种数据同步方法。
如图3所示，为本申请实施例提供的一种数据同步方法的流程示意图。
如图所示，该流程包括：
S301：寄存器通过同步时钟信号接口接收具有第一时延的同步时钟信号。
具体地，同步时钟信号生成器同步时钟信号，并通过同步时钟信号接口将生成的同步时钟信号发送给寄存器和外部设备。在PVT的影响下，信号在同步时钟信号生成器与寄存器之间传输具有一定的延时，故寄存器接收到具有第一时延的同步时钟信号；同理，外部设备接收到具有第二时延的同步时钟信号；其中，第一时延大于第二时延。
S302：寄存器通过数据传输接口接收目标信号，目标信号携带目标数据，目标信号在时间上与具有第一时延的同步时钟信号相匹配。
其中，目标数据为外部设备根据具有第二时延的同步时钟信号的上升沿或下降沿获取得到的。
在PVT的影响下，目标信号从外部设备传输到寄存器时具有一定的延时。由于芯片与外部设备之间的信号传输受PVT的影响较小，外部设备获取目标数据的时延在时延阈值内，故芯片与外部设备之间的传输时延以及外部设备的处理时延在芯片的时延阈值内，可忽略不计。在芯片中，信号在同步时钟信号接口与寄存器之间的传输路径与信号在数据传输接口与寄存器之间的传输路径相似(如图2所示的芯片中加粗的连接线)，受到的PVT的影响也相似，故寄存器接收到的具有第一时延的同步时钟信号在时间上与接收到的目标信号相匹配。
在实际应用中，同步时钟信号接口与寄存器之间的连接线与数据传输接口与寄存器之间的连接线尽可能地采用并排的方式进行走线，这样可保证两者受到相同的PVT影响，受PVT影响所产生的时延也尽可能地相同，从而补偿因PVT影响所产生的时延，提高芯片性能。
可选地，该目标信号在时间上与具有第一时延的同步时钟信号相匹配包括该目标信号在时间上与具有第一时延的同步时钟信号对齐；或者，该目标信号在时间上与具有第一时延的同步时钟信号的误差在芯片的时延阈值内。
S303：寄存器根据具有第一时延的同步时钟信号获取目标信号中的目标数据。
由于从S301以及S302中接收到的具有第一时延的同步时钟信号与接收到的目标信号在时间上相匹配，故在S303中，寄存器根据具有第一时延的同步时钟信号的上升沿或下架沿可锁存到完整的目标数据。
其中，若外部设备根据具有第二时延的同步时钟信号的上升沿获取目标数据，则在S303中，寄存器根据具有第一时延的同步时钟信号的上升沿锁存目标信号中的目标数据；若外部设备根据具有第二时延的同步时钟信号的下降沿获取目标数据，则在S303中，寄存器根据具有第一时延的同步时钟信号的下降沿锁存目标信号中的目标数据。
可选地，上述寄存器由D类型触发器组成。
下面以同步时钟信号为方波为例，对图3中信号的时延情况进行详细说明。
参见图4，为本申请实施例中信号的时延示意图。
如图所示，同步时钟信号生成器生成的初始同步时钟信号由高电平和低电平组成，50％的占空比；同步时钟信号生成器将生成的初始同步时钟信号发送至同步时钟信号接口，在PVT的影响下，同步时钟信号接口处的同步时钟信号相较于初始同步时钟信号具有时延Δt1；具有时延Δt1的同步时钟信号通过该同步时钟信号接口分别传输至外部设备和寄存器，在PVT的影响下，寄存器接收到的同步时钟信号相较于初始同步时钟信号具有时延Δt2，其中，Δt2＞Δt1。
芯片与外部设备间的数据传输时延以及外部设备的处理时延远小于芯片的时延阈值，外部设备根据接收到的具有时延Δt1的同步时钟信号获取目标数据，并将该目标数据携带在目标信号中通过数据传输接口发送给寄存器，在PVT的影响下，寄存器接收到的目标信号相较于初始同步时钟信号具有时延Δt3。
寄存器接收到同步时钟信号波形的高低电平与接收到的目标信号波形的高低电平对应，即Δt2＝Δt3；或者，寄存器接收到的同步时钟信号相较于初始同步时钟信号的时延Δt2与接收到的目标信号相较于初始同步时钟信号的时延Δt3的误差在芯片的时延阈值内，即Δt2≈Δt3。这是因为寄存器接收到的同步时钟信号的传输路径与接收到的目标信号的传输路径相似，两者所受到的PVT的影响也相似，从而两者相对于初始同步时钟信号的时延也是相似的。
上述实施例中，同步时钟信号生成器将生成的同步时钟信号通过同步时钟信号接口发送给寄存器和外部设备，使得信号在同步时钟信号接口与寄存器之间的传输以及信号外部设备与寄存器之间的传输受近似相同的PVT影响，两者的时延误差控制在芯片的时延阈值内，补偿因PVT影响所产生的时延，从而避免了PVT对芯片性能的影响，提高了芯片性能，且结构简单易于实现。
基于相同的技术构思，本申请实施例还提供一种寄存器，该寄存器可实现前述实施例中图3所执行的流程。
参见图5，为本申请实施例提供的一种寄存器的结构示意图。
如图所示，该寄存器包括接收单元501、获取单元502。
接收单元501，用于通过所述同步时钟信号接口接收具有第一时延的同步时钟信号，所述同步时钟信号为所述同步时钟信号生成器生成。
所述接收单元501，还用于通过所述数据传输接口接收目标信号，所述目标信号携带目标数据，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配；其中，所述目标数据为外部设备根据具有第二时延的同步时钟信号获取得到，所述具有第二时延的同步时钟信号为所述外部设备通过所述同步时钟信号接口接收到的。
获取单元502，用于根据所述具有第一时延的同步时钟信号获取所述目标信号中的目标数据。
可选地，所述第一时延大于所述第二时延。
可选地，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配，包括：所述目标信号在时间上与所述具有第一时延的同步时钟信号对齐；或者，所述目标信号在时间上与所述具有第一时延的同步时钟信号的误差在所述芯片的时延阈值内。
可选地，所述获取单元，具体用于：根据所述具有第一时延的同步时钟信号的上升沿或下降沿获取所述目标信号中的目标数据。
可选地，所述寄存器由D类型触发器组成。
本申请的上述实施例中寄存器通过同步时钟信号接口接收具有第一时延的同步时钟信号，并通过数据传输接口接收目标信号；其中，同步时钟信号为同步时钟信号生成器生成，目标信号携带有目标数据，且目标信号在时间上与具有第一时延的同步时钟信号相匹配，该目标数据为外部设备根据通过同步时钟信号接口接收到的具有第二时延的同步时钟信号获取得到的；寄存器根据接收到的具有第一时延的同步时钟信号从接收到的目标信号中获取该目标数据。由于寄存器接收到的具有第一时延的同步时钟信号的传输路径与其接收到的目标信号的传输路径相似，PVT对两者的时延影响也相似，故目标信号在时间上与具有第一时延的同步时钟信号相匹配，从而补偿因PVT影响所产生的时延，提高芯片性能。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种数据同步方法，其特征在于，包括：
寄存器通过同步时钟信号接口接收具有第一时延的同步时钟信号，所述同步时钟信号为同步时钟信号生成器生成；
所述寄存器通过数据传输接口接收目标信号，所述目标信号携带目标数据，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配；其中，所述目标数据为外部设备根据具有第二时延的同步时钟信号获取得到的，所述具有第二时延的同步时钟信号为所述外部设备通过所述同步时钟信号接口接收到的；
所述寄存器根据所述具有第一时延的同步时钟信号获取所述目标信号中的目标数据。
2.如权利要求1所述的方法，其特征在于，所述第一时延大于所述第二时延。
3.如权利要求1所述的方法，其特征在于，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配，包括：
所述目标信号在时间上与所述具有第一时延的同步时钟信号对齐；或者，
所述目标信号在时间上与所述具有第一时延的同步时钟信号的误差在芯片的时延阈值内。
4.如权利要求1所述的方法，其特征在于，所述寄存器根据所述具有第一时延的同步时钟信号获取所述目标信号中的目标数据，包括：
所述寄存器根据所述具有第一时延的同步时钟信号的上升沿或下降沿获取所述目标信号中的目标数据。
5.如权利要求1所述的方法，其特征在于，所述寄存器由D类型触发器组成。
6.一种寄存器，其特征在于，所述寄存器通过同步时钟信号接口与同步时钟信号生成器相连，通过数据传输接口与外部设备相连，所述寄存器包括：
接收单元，用于通过所述同步时钟信号接口接收具有第一时延的同步时钟信号，所述同步时钟信号为所述同步时钟信号生成器生成；
所述接收单元，还用于通过所述数据传输接口接收目标信号，所述目标信号携带目标数据，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配；其中，所述目标数据为外部设备根据具有第二时延的同步时钟信号获取得到，所述具有第二时延的同步时钟信号为所述外部设备通过所述同步时钟信号接口接收到的；
获取单元，用于根据所述具有第一时延的同步时钟信号获取所述目标信号中的目标数据。
7.如权利要求6所述的寄存器，其特征在于，所述第一时延大于所述第二时延。
8.如权利要求6所述的寄存器，其特征在于，所述目标信号在时间上与所述具有第一时延的同步时钟信号相匹配，包括：
所述目标信号在时间上与所述具有第一时延的同步时钟信号对齐；或者，
所述目标信号在时间上与所述具有第一时延的同步时钟信号的误差在芯片的时延阈值内。
9.如权利要求6所述的寄存器，其特征在于，所述获取单元，具体用于：
根据所述具有第一时延的同步时钟信号的上升沿或下降沿获取所述目标信号中的目标数据。
10.如权利要求6所述的寄存器，其特征在于，所述寄存器由D类型触发器组成。
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