CN108988832B - 用于检测与电子装置相关联的延迟的方法和相应的电子装置 - Google Patents

用于检测与电子装置相关联的延迟的方法和相应的电子装置 Download PDF

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CN108988832B CN201710408933.8A CN201710408933A CN108988832B CN 108988832 B CN108988832 B CN 108988832B CN 201710408933 A CN201710408933 A CN 201710408933A CN 108988832 B CN108988832 B CN 108988832B
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Abstract

本公开的实施例涉及用于检测与电子装置相关联的延迟的方法和相应的电子装置。该方法包括：基于第一时钟信号，发送脉冲信号；基于与第一时钟信号具有不同的频率的第二时钟信号，检测该脉冲信号经由电路之后所产生的延迟。基于第一时钟信号和第二时钟信号之间的频率差值，检测的延迟的精度可以得到提高。根据本公开的实施例的方法可以在减小系统复杂度的同时获得更高的测量精度。

Description

用于检测与电子装置相关联的延迟的方法和相应的电子装置
技术领域
本公开的实施例总体上涉及通信技术，更具体地，涉及用于检测与电子装置相关联的延迟的方法、设备及计算机可读介质。
背景技术
传统上，由例如FPGA等模块发送的信号(例如，秒脉冲“1PPS”)在经由一系列电路之后最终到达板端口。所发送的信号会有一定的传播延迟，该延迟受到处理过程、电压以及温度等的影响。因此需要检测上述传播延迟来动态地提高输出信号的准确性。
发明内容
总体上，本公开的实施例涉及检测与电子装置相关联的延迟的方法、设备及计算机可读介质。
在第一方面，本公开的实施例提供了一种用于检测与电子装置相关联的延迟的方法。该方法包括：基于具有第一频率的第一时钟信号，向与电子装置耦合的电路发送具有第一脉冲宽度的第一脉冲信号；从电路接收第二脉冲信号，第二脉冲信号具有第一脉冲宽度；基于具有第二频率的第二时钟信号来检测第二脉冲信号与第一脉冲信号之间的第一延迟，第二频率不同于所述第一频率。
在第二方面，本公开的实施例提供了一种电子装置。该电子装置包括信号生成模块，可操作以基于具有第一频率的第一时钟信号，向与电子装置耦合的电路发送具有第一脉冲宽度的第一脉冲信号；信号接收模块，可操作以从电路接收第二脉冲信号，第二脉冲信号具有所述第一脉冲宽度；延迟检测模块，可操作以基于具有第二频率的第二时钟信号来检测所述第二脉冲信号与第一脉冲信号之间的第一延迟，第二频率不同于所述第一频率。
应当理解，发明内容部分中所描述的内容并非旨在限定本公开实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。
附图说明
结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显，其中：
图1示出了传统方案的检测延迟的装置的示例性示意图；
图2示出了传统方案中用于检测延迟的装置的示例性示意图；
图3示出了传统方案中用于检测延迟的装置的示例性示意图；
图4示出了根据本公开的某些实施例的用于检测延迟的装置的示例性示意图；
图5示出了根据本公开的某些实施例的用于检测延迟的装置的示例性示意图的流程图.
图6示出了根据本公开的某些实施例的检测延迟的时序图；以及
图7示出了根据本公开的某些实施例的检测延迟的时序图。
在所有附图中，相同或相似参考数字表示相同或相似元素。
具体实施方式
下面将参照附图更详细地描述本公开的实施例。虽然附图中显示了本公开的某些实施例，然而应当理解的是，本公开可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本公开。应当理解的是，本公开的附图及实施例仅用于示例性作用，并非用于限制本公开的保护范围。
在此使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“某些实施例”表示“至少某些实施例”；术语“另一实施例”表示“至少一个另外的实施例”。其他术语的相关定义将在下文描述中给出。
如上所述，需要检测传播延迟来动态地提高输出信号的准确性。图1至图3示出了传统方案中检测延迟的装置。
图1示出了传统方案的检测延迟的装置100的示例性示意图。如图1所示，装置100可以包括：电子装置101、电路108以及板端口110。电子装置101可以包括：1PPS生成器102、1PPS相位调整器104以及1PPS相位检测器106。1PPS生成器102、1PPS相位调整器104以及1PPS相位检测器接收系统时钟信号120。1PPS生成器102生成1PPS信号。该1PPS信号经由例如电路108等最终到达板端口110。在信号测量点1010和信号测量点1012所测量的信号之间存在传输延迟。该传输延迟受到处理过程、电压以及温度等因素的影响。因此，需要测量信号测量点1010和信号测量点1012之间的1PPS信号的相位差异来动态地补偿该差异，从而提高输出信号的准确性。当系统信号120为125MHz的时钟信号时，检测的延迟的最大误差是8ns。因此，需要能够减少延迟误差的技术方案。
图2所示的装置是传统方案中可以减少延迟误差的装置200。装置200可以包括:电子装置201、电路208以及板端口2101。电子装置201可以包括：PPS生成器202、1PPS相位调整器204、1PPS相位检测器206、锁相环212。电子装置201所包括的1PPS生成器202、1PPS相位调整器204、1PPS相位检测器206以及锁相环212等可以实现在现场可编程门阵列(FPGA)中。1PPS生成器202和锁相环212接收系统时钟信号220。作为示例，系统时钟信号220是125MHz。锁相环212生成8个具有不同相位的125MHz的时钟信号来减少在信号测量点2010和信号测量点2012之间的相位检测误差。然而，装置200需要多个锁相环212来增加测量精度，而在FPGA中的锁相环资源是有限的。尽管8个锁相环时钟具有特定的相位补偿，但是不同的布置可能不满足该相位关系而导致更大的测量误差。此外，处理8个不同的时钟信号是非常复杂的。
图3所示的装置是传统方案中可以减少延迟误差的装置300。装置300可以包括：电子装置301、电路308以及板端口310。电子装置301可以包括：1PPS生成器302、1PPS相位校准器304、1PPS相位测量器306。1PPS相位校准器304内包括序列化(Serde)器件。序列化器件可以生成不同相位的时钟信号。然而，为了获得更高的精度，装置300需要处理频率较高的序列化信号，其带了处理的难度。此外，为了简化设计，没有使用解码器，其增加了时钟信号恢复的难度以及接收端时钟的不确定性。
为了至少部分地解决这些以及其它潜在问题，本公开的实施例提供了一种检测与电子装置相关联的延迟的方法。根据本公开的实施例，可以实现延迟的精确地检测。
现结合图4至图7描述根据本公开的某些实施例。图4示出了根据本公开的某些实施例的用于检查延迟的装置400的示例性示意图。如图4所示，装置400可以包括：电子装置401、电路408以及板端口410。在某些实施例中，电子装置401可以包括脉冲生成模块402、相位调整模块404、延迟检测模块406。仅作为示例，电子装置401可以在FPGA上实现。本领域技术人员可以理解电子装置401还可以以其他方式实现，诸如特定用途集成电路(ASIC)。本领域技术人员还可以理解图4所示的脉冲生成模块、相位调整模块、延迟检测模块、电路以及板端口仅仅是出于说明之目的而无意于限制。装置400可以包括任意数目的生成模块、相位调整模块、延迟检测模块、电路以及板端口。装置400还可以包括所需的其他模块。在信号测量点4010以及信号测量点4012处分别测量信号以检测与电子装置相关联的延迟。相位调整模块404用于调整由脉冲生成模块402所生成的脉冲信号的相位。
图5示出了根据本发明的某些实施例的可以在装置400处实施的方法500的流程图。图6和图7分别公开了根据本公开的某些实施例的检测延迟的时序图。为了描述方便，下面结合图4、图6和图7对方法500进行描述。应理解，在以下描述中，所有具体数值(例如，时钟信号频率、脉冲信号宽度等)都仅仅为处于说明之目的而给出的示例，不旨在此方面限制本公开的内容。根据不同的需求、应用场景和/或设置，可以采用任何其他适当的数值。
在502，电子装置401基于具有第一频率的第一时钟信号420向电路408发送具有第一脉冲宽度P1W6030的第一脉冲信号620。仅为了说明之目的，在下文中第一时钟信号420的第一频率为125MHz，第一脉冲信号620的第一脉冲宽度P1W6030为8ns。应理解，第一时钟信号420可以具有任意合适的频率，第一脉冲信号620可以具有任意合适的脉冲宽度。
在某些实施例中，脉冲生成模块402基于频率为125MHz第一时钟信号420生成具有8ns脉冲宽度的第一脉冲信号620。在某些实施例中，在第一时钟信号420的上升沿，脉冲生成模块402生成第一脉冲信号620。
在504，电子装置401从电路408接收第二脉冲信号640，第二脉冲信号640具有第一脉冲宽度P1W6030。在某些实施例中，第二脉冲信号具有8ns的脉冲宽度。
在506，电子装置401基于具有第二频率的第二时钟信号440来检测第二脉冲信号640与第一脉冲信号620之间的第一延迟Pd6010，该第二频率不同于第一频率。具体地，电子装置401可以检测在信号测量点4010处测量的第一脉冲信号620和信号测量点4012处测量的第二脉冲信号640之间的延迟。仅为了说明之目的，在下文中第二时钟信号440的第二频率为126MHz，因此，标称精度为7.9365ns。可以理解第二频率可以为不同于第一频率的任意合适的值。在本公开中，为了易于理解，第一时钟信号和第二时钟信号在初始时刻对齐。在某些实施例中，第一时钟信号和第二时钟信号可以由晶体振荡器或锁相环之一生成。该锁相环可以是电子装置401外部的锁相环。
在某些实施例中，延迟检测模块406基于第二时钟信号440，检测第二脉冲信号640的预定义的电平变化，以及响应于检测到预定义的电平变化，确定第一延迟Pd6010。在某些实施例中，预定的电平变化为从高电平到低电平的变化。应理解，预定的电平变化也可以为从低电平到高电平的变化。
仅作为示例，当第二时钟信号440的频率为126MHz的时候，延迟检测模块406每7.9365ns检测第二脉冲信号640的电平。当延迟检测模块406检测到第二脉冲信号640的电平从高电平变为低电平的时候，从第一脉冲信号620的发送时刻到第二脉冲信号640的电平从高电平变为低电平的时刻的时间长度为时间区间P1t6000。如图6，时间区间P1t6000包括第一延迟Pd6010和第一脉冲宽度P1W6030，其可以使用如下关系式(1)表示。第一延迟6010可以利用关系式(1)来确定。
P1t＝Pd+P1W (1)
在某些实施例中，方法500还可以包括：电子装置401确定与第一延迟Pd6010有关变得第一测量误差P1e6050，以及基于第一测量误差P1e6050修订第一延迟Pd6010。仅作为示例，延迟检测模块406每7.9365ns检测第二脉冲信号640的电平变化，所以可能会产生一定的测量误差P1e6050(“第一测量误差”)。由电子装置401所测量的时间P1m(未示出)与P1t之间的关系可以利用以下关系式(2)表示：
P1m＝[P1t/7.9365]＝d (2)其中d为P1t除以7.9365ns取整的值。第一测量误差P1e6050可以利用以下关系式(3)表示：
P1e＝P1t-P1m*7.9365＝P1t(mod7.9365) (3)
P1e可以表示为P1t除以7.9365ns取余的值。可以基于关系式(1)和(2)来修订第一延迟Pd6010。
现参照图7，在某些实施例中，电子装置401确定与第一延迟Pd6010有关的第一测量误差P1e6050还包括：电子装置401基于第一时钟信号420，向电路408发送第三脉冲信号720，第三脉冲信号720具有大于第一脉冲信号宽度P1W6030的第二脉冲宽度P2W7030。在某些实施例中，第三脉冲信号可以通过扩展第一脉冲信号620而生成。第二脉冲宽度P2W7030与第一脉冲宽度P1W6030具有倍数关系。在某些实施例中，脉冲生成模块402基于频率为125MHz第一时钟信号420生成具有8ns的整数倍n的脉冲宽度的第三脉冲信号720。在某些实施例中，在第一时钟信号420的上升沿，脉冲生成模块402生成第三脉冲信号720。
在某些实施例中，电子装置401从电路408接收第四脉冲信号740，第四脉冲信号740具有第二脉冲宽度P2W7030。
在某些实施例中，电子装置401基于第二时钟信号440来检测第三脉冲信号720与第四脉冲信号740之间的第二延迟Pd7010。第二延迟Pd7010等于第一延迟Pd6010。
在某些实施例中，延迟检测模块406基于第二时钟信号440，检测第四脉冲信号740的预定义的电平变化，以及响应于检测到预定义的电平变化，确定第二延迟Pd7010。在某些实施例中，预定的电平变化为从高电平到低电平的变化。可以理解，预定的电平变化也可以为从低电平到高电平的变化。
仅作为示例，当第二时钟信号440的频率为126MHz的时候，延迟检测模块406每7.9365ns检测第四脉冲信号740的电平。当延迟检测模块406检测到第四脉冲信号740的电平从高电平变为低电平的时候，从第三脉冲信号720的发送时刻到第四脉冲信号740的电平从高电平变为低电平的时刻的时间长度为时间区间P2t7000。如图7，时间区间P2t7000包括第二延迟Pd7010和第二脉冲宽度P2W7030，其可以使用如下关系式(4)表示：
P2t＝Pd+P2w＝Pd+n*P1w (4)
其中n表示第二脉冲宽度P2W7030与第一脉冲宽度P1W6030的倍数关系。
仅作为示例，延迟检测模块406每7.9365ns检测第四脉冲信号740的电平变化，所以可能会产生一定的测量误差P2e7050(“第二测量误差”)。由电子装置401所测量的时间P2m与P2t之间的关系可以利用以下关系式(5)表示：
Figure BDA0001311791680000081
其中d为关系式(2)中P1t除以7.9365ns取整的值，n为第二脉冲宽度P2W7030与第一脉冲宽度P1W6030的倍数关系。第二测量误差P2e7050可以利用以下关系式(6)表示：
Figure BDA0001311791680000082
在某些实施例中，响应于与第二延迟Pd7010有关的第二误差P2e7050超过预先确定的阈值，电子装置401基于第二脉冲宽度P2W7030以及第一时钟信号420和第二时钟信号440确定第一误差P1e6050。在某些实施例中，预先确定的阈值与第二时钟信号的频率有关。
仅作为示例，当第二时钟信号440的频率为126MHz的时候，由于延迟检测模块406每7.9365ns检测第四脉冲信号740的电平变化情况，所以当第二误差P2e7050超过7.9365ns时，该第二误差P2e7050可以被检测出来。
当第二误差P2e7050不超过7.9365ns时，第一误差P1e6050和第二误差P2e7050具有以下关系式(7)：
P2e＝P1e+(n-1)*0.0635 (7)
当第二误差P2e7050超过7.9365ns时，第一误差P1e6050和第二误差P2e7050具有以下关系式(8)：
P2e＝P1e+(n-1)*0.0635-7.9365 (8)由于大于7.9365ns的误差将被检测到，所以P2e小于0.0635ns。当P2e小于0.0635ns时，可以近似取P2e的值为零，从而可以得到关系式(9)：
P1e＝7.9365ns-(n-1)*0.0635 (9)
因为n表示第二脉冲宽度P2w7030与第一脉冲宽度P1w6030的倍数关系，其在扩展第一脉冲信号从而获得第三脉冲信号时可以得到，7.9365ns为频率126MHz的第二时钟信号的周期，0.0635ns为频率为125MHz的第一时钟信号与频率为126MHz的第二时钟信号的周期的差值，所以第一误差P1e6050可以被确定。继而，第一延迟Pd6010可以基于第一误差P1e6050被修订。
可以理解，上述实施例仅为示例的实施例。本领域技术人员将理解实施例中的例如时钟信号频率、脉冲信号宽度等的参数取值可以进行修改。
此外，当第一时钟信号和第二时钟信号由不同的晶体振荡器生成时，可以使用上述方法500来校准第一时钟信号与第二时钟信号之间的初始相位差。
本公开的实施例在不需要任何特定的FPGA资源的情况下，可以维持高的检测精度；检测精度仅与第一时钟信号和第二时钟信号的频率相关；由于操作频率的没有过高，因此系统稳定、可靠；在减小系统复杂度的同时获得了更高的测量精度。
本文中以上描述的功能可以至少部分地由一个或多个硬件逻辑部件来执行。例如，非限制性地，可以使用的示范类型的硬件逻辑部件包括：场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、负载可编程逻辑设备(CPLD)等等。
一般而言，本公开的各种示例实施例可以在硬件或专用电路、软件、逻辑，或其任何组合中实施。某些方面可以在硬件中实施，而其他方面可以在可以由控制器、微处理器或其他计算设备执行的固件或软件中实施。当本公开的实施例的各方面被图示或描述为框图、流程图或使用某些其他图形表示时，将理解此处描述的方框、装置、系统、技术或方法可以作为非限制性的示例在硬件、软件、固件、专用电路或逻辑、通用硬件或控制器或其他计算设备，或其某些组合中实施。
作为示例，本公开的实施例可以在机器可执行指令的上下文中被描述，机器可执行指令诸如包括在目标的真实或者虚拟处理器上的器件中执行的程序模块中。一般而言，程序模块包括例程、程序、库、对象、类、组件、数据结构等，其执行特定的任务或者实现特定的抽象数据结构。在各实施例中，程序模块的功能可以在所描述的程序模块之间合并或者分割。用于程序模块的机器可执行指令可以在本地或者分布式设备内执行。在分布式设备中，程序模块可以位于本地和远程存储介质二者中。
用于实现本公开的方法的计算机程序代码可以用一种或多种编程语言编写。这些计算机程序代码可以提供给通用计算机、专用计算机或其他可编程的数据处理装置的处理器，使得程序代码在被计算机或其他可编程的数据处理装置执行的时候，引起在流程图和/或框图中规定的功能/操作被实施。程序代码可以完全在计算机上、部分在计算机上、作为独立的软件包、部分在计算机上且部分在远程计算机上或完全在远程计算机或服务器上执行。
在本公开的上下文中，机器可读介质可以是包含或存储用于或有关于指令执行系统、装置或设备的程序的任何有形介质。机器可读介质可以是机器可读信号介质或机器可读存储介质。机器可读介质可以包括但不限于电子的、磁的、光学的、电磁的、红外的或半导体系统、装置或设备，或其任意合适的组合。机器可读存储介质的更详细示例包括带有一根或多根导线的电气连接、便携式计算机磁盘、硬盘、随机存储存取器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、光存储设备、磁存储设备，或其任意合适的组合。
另外，尽管操作以特定顺序被描绘，但这并不应该理解为要求此类操作以示出的特定顺序或以相继顺序完成，或者执行所有图示的操作以获取期望结果。在某些情况下，多任务或并行处理会是有益的。同样地，尽管上述讨论包含了某些特定的实施细节，但这并不应解释为限制任何发明或权利要求的范围，而应解释为对可以针对特定发明的特定实施例的描述。本说明书中在分开的实施例的上下文中描述的某些特征也可以整合实施在单个实施例中。反之，在单个实施例的上下文中描述的各种特征也可以分离地在多个实施例或在任意合适的子组合中实施。
尽管已经以特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中限定的主题并不限于上文描述的特定特征或动作。相反，上文描述的特定特征和动作是作为实现权利要求的示例形式而被公开的。

Claims (15)

1.一种用于检测与电子装置相关联的延迟的方法，包括：
基于具有第一频率的第一时钟信号，向与所述电子装置耦合的电路发送具有第一脉冲宽度的第一脉冲信号；
从所述电路接收第二脉冲信号，所述第二脉冲信号具有所述第一脉冲宽度；
基于具有第二频率的第二时钟信号来检测所述第二脉冲信号与所述第一脉冲信号之间的第一延迟，所述第二频率不同于所述第一频率。
2.根据权利要求1所述的方法，其中检测所述第二脉冲信号与所述第一脉冲信号之间的第一延迟包括：
基于所述第二时钟信号，检测所述第二脉冲信号的预定义的电平变化；以及
响应于检测到所述预定义的电平变化，检测所述第一延迟。
3.根据权利要求2所述的方法，其中所述预定义的电平变化为从高电平到低电平的变化。
4.根据权利要求1所述的方法，还包括：
确定与所述第一延迟有关的第一测量误差；以及
基于所述第一测量误差，修订所述第一延迟。
5.根据权利要求4所述的方法，其中确定与所述第一延迟有关的第一测量误差包括：
基于所述第一时钟信号，向所述电路发送第三脉冲信号，所述第三脉冲信号具有大于所述第一脉冲宽度的第二脉冲宽度；
从所述电路接收第四脉冲信号，所述第四脉冲信号具有所述第二脉冲宽度；
基于所述第二时钟信号来检测所述第三脉冲信号与所述第四脉冲信号之间的第二延迟；
响应于与所述第二延迟有关的第二误差超过预先确定的阈值，基于所述第二脉冲宽度以及所述第一时钟信号和所述第二时钟信号，确定所述第一测量误差。
6.根据权利要求5所述的方法，其中所述阈值基于所述第二时钟信号的频率而确定。
7.根据权利要求1所述的方法，其中所述第一时钟信号和所述第二时钟信号由晶体振荡器或锁相环之一生成。
8.一种电子装置，包括：
信号生成模块，可操作以基于具有第一频率的第一时钟信号，向与所述电子装置耦合的电路发送具有第一脉冲宽度的第一脉冲信号；
信号接收模块，可操作以从所述电路接收第二脉冲信号，所述第二脉冲信号具有所述第一脉冲宽度；
延迟检测模块，可操作以基于具有第二频率的第二时钟信号来检测所述第二脉冲信号与所述第一脉冲信号之间的第一延迟，所述第二频率不同于所述第一频率。
9.根据权利要求8所述的电子装置，其中所述延迟检测模块进一步可操作：
基于所述第二时钟信号，检测所述第二脉冲信号的预定义的电平变化；以及
响应于检测到所述预定义的电平变化，检测所述第一延迟。
10.根据权利要求9所述的电子装置，其中所述预定义的电平变化为从高电平到低电平的变化。
11.根据权利要求8所述的电子装置，所述延迟检测模块进一步可操作：
确定与所述第一延迟有关的第一测量误差；以及
基于所述第一测量误差，修订所述第一延迟。
12.根据权利要求11所述的电子装置，其中：
所述信号生成模块，进一步可操作以基于所述第一时钟信号，向所述电路发送第三脉冲信号，所述第三脉冲信号具有大于所述第一脉冲宽度的第二脉冲宽度；
所述信号接收模块，进一步可操作以从所述电路接收第四脉冲信号，所述第四脉冲信号具有所述第二脉冲宽度；
所述延迟检测模块，进一步可操作以：
基于所述第二时钟信号来检测所述第三脉冲信号与所述第四脉冲信号之间的第二延迟；
响应于与所述第二延迟有关的第二误差超过预先确定的阈值，基于所述第二脉冲宽度以及所述第一时钟信号和所述第二时钟信号，确定所述第一测量误差。
13.根据权利要求12所述的电子装置，其中所述阈值基于所述第二时钟信号的频率而确定。
14.根据权利要求8所述的电子装置，其中所述第一时钟信号和所述第二时钟信号由晶体振荡器或锁相环之一生成。
15.根据权利要求8所述的电子装置，其中所述电子装置是现场可编程门阵列FPGA。
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