KR20240050974A - 클럭 위상 캘리브레이션 장치 및 방법 - Google Patents

클럭 위상 캘리브레이션 장치 및 방법 Download PDF

Info

Publication number
KR20240050974A
KR20240050974A KR1020220172801A KR20220172801A KR20240050974A KR 20240050974 A KR20240050974 A KR 20240050974A KR 1020220172801 A KR1020220172801 A KR 1020220172801A KR 20220172801 A KR20220172801 A KR 20220172801A KR 20240050974 A KR20240050974 A KR 20240050974A
Authority
KR
South Korea
Prior art keywords
clock
phase
sampling
frequency
phase calibration
Prior art date
Application number
KR1020220172801A
Other languages
English (en)
Inventor
성창경
차충현
Original Assignee
주식회사 퀄리타스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 퀄리타스반도체 filed Critical 주식회사 퀄리타스반도체
Priority to PCT/KR2023/013534 priority Critical patent/WO2024080571A1/ko
Publication of KR20240050974A publication Critical patent/KR20240050974A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters

Abstract

본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치는 기준 클럭에 기초하여 복수의 클럭들을 생성하는 클럭 생성 모듈 상기 복수의 클럭들의 신호 레벨을 샘플링하고 샘플링 데이터를 생성하는 클럭 샘플링 모듈 및 상기 샘플링 데이터에 기초하여 상기 복수의 클럭들의 위상을 조절하는 제어 모듈을 포함하는 것을 특징으로 한다.

Description

클럭 위상 캘리브레이션 장치 및 방법{APPARATUS AND METHOD FOR CLOCK PHASE CALIBRATION}
본 개시의 기술적 사상은 전자 장치에 관한 것이며, 구체적으로는 하나 이상의 클럭을 활용하는 멀티 레이트 클럭(Multi-rate clock) 방식에서 클럭 간의 위상을 균일하게 제어하기 위한 장치 및 방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치(semiconductor device)에서 처리하는 데이터의 용량은 지속적으로 증가하고 있으며, 클럭 속도를 높이는 방법 등을 통해 데이터 송수신 속도를 증가시키고 있다. 다만 클럭의 속도를 높이는 과정에서 회로 속도의 한계 등 물리적인 한계로 인해 최고 속도가 제한되므로, 단일 클럭의 속도를 상승시키는 대신 하나 이상의 클럭을 활용하는 멀티 레이트 클럭 방식을 적용하고 있다. 특히 수십 Gb/s 이상의 송수신 시스템에서 4개 또는 8개의 위상을 번갈아 사용하는 쿼터 레이트 클락(quarter-rate clocking) 방식이 널리 사용되고 있다.
다만 복수의 클럭을 사용하는 경우 클럭들의 위상 간격이 균일하지 않아 발생하는 문제들을 최소화하기 위해, 클럭 간의 위상 간격을 동일하게 하기 위한 위상 캘리브레이션이 필요하다.
한국 공개특허공보 제10-2008-0051662 호 (발명의 명칭: 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및 데이터 복원 회로 및 방법, 공개일: 2008.06.11)
본 개시는 전술한 배경기술에 대응하여 안출된 것으로, 멀티 레이트 클럭 방식에서 사용되는 복수의 클럭 간의 위상 간격을 동일하게 하는 장치 및 방법을 제공하는 것을 목적으로 한다.
본 개시는 대상 클럭들의 신호 레벨을 샘플링하여 대상 클럭들 위상 차이를 판단할 수 있는 방법을 제공하는 것을 목적으로 한다.
다만, 본 개시에서 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재를 근거로 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 실현하기 위한 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치는 기준 클럭에 기초하여 복수의 클럭들을 생성하는 클럭 생성 모듈 상기 복수의 클럭들의 신호 레벨을 샘플링하고 샘플링 데이터를 생성하는 클럭 샘플링 모듈 및 상기 샘플링 데이터에 기초하여 상기 복수의 클럭들의 위상을 조절하는 제어 모듈을 포함하는 것을 특징으로 한다.
대안적으로, 상기 복수의 클럭들은 제1 클럭 및 제2 클럭을 포함하고, 상기 제어 모듈은 샘플링 클럭에 기초하여 기 설정된 기간동안 수집된 샘플링 데이터 중, 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨이 기 설정된 조건에 해당하는 샘플링 데이터의 비율에 따라 상기 제1 클럭과 상기 제2 클럭의 위상 차이를 측정할 수 있다.
대안적으로, 상기 샘플링 클럭과 상기 기준 클럭은 비동기 클럭일 수 있다.
대안적으로, 상기 제1 클럭 및 상기 제2 클럭은 90도 위상차를 가질 수 있다.
대안적으로, 상기 제어 모듈은 상기 샘플링 데이터 중 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨의 패턴이 기 설정된 횟수 이상 반복되면, 상기 샘플링 클럭의 주파수와 상기 기준 클럭의 주파수가 서로 정수배 관계인 것으로 판단할 수 있다.
대안적으로, 상기 제어 모듈은 상기 샘플링 클럭의 주파수와 상기 기준 클럭의 주파수가 서로 정수배 관계인 것으로 판단되면, 상기 샘플링 클럭의 주파수를 재설정할 수 있다.
대안적으로, 상기 샘플링 데이터는 기 설정된 기간동안 샘플링 클럭에 기초하여 측정된 제1 클럭과 제2 클럭의 신호 레벨을 포함할 수 있다.
대안적으로, 상기 클럭 생성 모듈은 0도의 위상을 가지도록 설정된 제1 클럭, 제1 클럭에 대해 90도의 위상을 가지도록 설정된 제2 클럭, 제1 클럭에 대해 180도의 위상을 가지도록 설정된 제3 클럭, 제1 클럭에 대해 270도의 위상을 가지도록 설정된 제4 클럭을 포함할 수 있다.
본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치에 의해 수행되는 클럭 위상 캘리브레이션 방법은 샘플링 클럭에 기초하여 제1 클럭 및 제2 클럭의 신호 레벨을 기 설정된 기간동안 샘플링하고 샘플링 데이터를 생성하는 단계, 상기 샘플링 데이터 중 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨이 기 설정된 조건에 해당하는 샘플링 데이터의 비율을 측정하고, 측정된 비율에 기초하여 상기 제1 클럭과 상기 제2 클럭의 위상 차이를 판단하는 단계 및 상기 위상 차이에 기초하여 상기 제1 클럭 또는 상기 제2 클럭의 위상을 캘리브레이션 하는 단계를 포함한다.
대안적으로, 상기 제2 클럭의 위상은 상기 제1 클럭의 위상과 90도 차이나도록 설정될 수 있다.
대안적으로, 상기 위상 차이를 판단하는 단계는 상기 제1 클럭이 하이 레벨이고 상기 제2 클럭이 하이 레벨인 샘플링 데이터의 비율을 측정하는 단계 및 측정된 비율이 제1 기준치를 초과하면 상기 제1 클럭과 상기 제2 클럭의 위상 차이가 90도 미만인 리딩(Leading) 상태로 판단하고, 측정된 비율이 상기 제1 기준치 미만이면 상기 제1 클럭과 상기 제2 클럭의 위상 차이가 90도를 초과하는 래깅(Lagging) 상태로 판단하는 단계를 포함할 수 있다.
대안적으로, 상기 샘플링 데이터를 생성하는 단계는 상기 수집된 샘플링 데이터 중 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨의 패턴이 기 설정된 횟수 이상 반복되면, 상기 제1 클럭 또는 상기 제2 클럭의 주파수가 상기 샘플링 클럭의 주파수와 서로 정수배 관계인 것으로 판단하는 단계를 포함할 수 있다.
대안적으로, 상기 샘플링 데이터를 생성하는 단계는 상기 샘플링 클럭의 주파수와 상기 기준 클럭의 주파수가 서로 정수배 관계인 것으로 판단되면, 상기 샘플링 클럭의 주파수를 재설정하는 단계를 포함할 수 있다.
본 개시를 통해 멀티 레이트 클럭 방식에 사용되는 복수의 클럭들이 설정된 위상 간격의 범위를 벗어난 경우에도 원하는 위상 간격을 유지하도록 위상을 보정할 수 있다.
본 개시는 멀티 레이트 클럭 방식에 사용되는 복수의 클럭들의 신호 레벨을 효과적으로 샘플링 하기 위한 샘플링 클럭의 주파수를 설정할 수 있다.
도 1은 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 시스템을 나타내는 도면이다.
도 2는 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 방법을 설명하는 순서도이다.
도 3은 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치에서 클럭 생성을 설명하는 도면이다.
도 4는 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치에서 클럭 샘플링 과정을 설명하는 도면이다.
도 5는 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치를 설명하는 도면이다.
도 6은 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 과정에서 샘플링 클럭의 주파수를 설정하는 방법을 설명하는 순서도이다.
도 7은 본 개시의 일 실시예에 따른 발진기 제어 코드별 샘플링 주파수를 설명하는 도면이다.
아래에서는 첨부한 도면을 참조하여 본 개시의 기술 분야에서 통상의 지식을 가진 자(이하, 당업자)가 용이하게 실시할 수 있도록 본 개시의 실시예가 상세히 설명된다. 본 개시에서 제시된 실시예들은 당업자가 본 개시의 내용을 이용하거나 또는 실시할 수 있도록 제공된다. 따라서, 본 개시의 실시예들에 대한 다양한 변형들은 당업자에게 명백할 것이다. 즉, 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며, 이하의 실시예에 한정되지 않는다.
본 개시의 명세서 전체에 걸쳐 동일하거나 유사한 도면 부호는 동일하거나 유사한 구성요소를 지칭한다. 또한, 본 개시를 명확하게 설명하기 위해서, 도면에서 본 개시에 대한 설명과 관계없는 부분의 도면 부호는 생략될 수 있다.
본 개시에서 사용되는 "또는" 이라는 용어는 배타적 "또는" 이 아니라 내포적 "또는" 을 의미하는 것으로 의도된다. 즉, 본 개시에서 달리 특정되지 않거나 문맥상 그 의미가 명확하지 않은 경우, "X는 A 또는 B를 이용한다"는 자연적인 내포적 치환 중 하나를 의미하는 것으로 이해되어야 한다. 예를 들어, 본 개시에서 달리 특정되지 않거나 문맥상 그 의미가 명확하지 않은 경우, "X는 A 또는 B를 이용한다" 는 X가 A를 이용하거나, X가 B를 이용하거나, 혹은 X가 A 및 B 모두를 이용하는 경우 중 어느 하나로 해석될 수 있다.
본 개시에서 사용되는 "및/또는" 이라는 용어는 열거된 관련 개념들 중 하나 이상의 개념의 가능한 모든 조합을 지칭하고 포함하는 것으로 이해되어야 한다.
본 개시에서 사용되는 "포함한다" 및/또는 "포함하는" 이라는 용어는, 특정 특징 및/또는 구성요소가 존재함을 의미하는 것으로 이해되어야 한다. 다만, "포함한다" 및/또는 "포함하는" 이라는 용어는, 하나 이상의 다른 특징, 다른 구성요소 및/또는 이들에 대한 조합의 존재 또는 추가를 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 달리 특정되지 않거나 단수 형태를 지시하는 것으로 문맥상 명확하지 않은 경우에, 단수는 일반적으로 "하나 또는 그 이상" 을 포함할 수 있는 것으로 해석되어야 한다.
본 개시에서 사용되는 "제 N(N은 자연수)" 이라는 용어는 본 개시의 구성요소들을 기능적 관점, 구조적 관점, 혹은 설명의 편의 등 소정의 기준에 따라 상호 구별하기 위해 사용되는 표현으로 이해될 수 있다. 예를 들어, 본 개시에서 서로 다른 기능적 역할을 수행하는 구성요소들은 제 1 구성요소 혹은 제 2 구성요소로 구별될 수 있다. 다만, 본 개시의 기술적 사상 내에서 실질적으로 동일하나 설명의 편의를 위해 구분되어야 하는 구성요소들도 제 1 구성요소 혹은 제 2 구성요소로 구별될 수도 있다.
전술한 용어의 설명은 본 개시의 이해를 돕기 위한 것이다. 따라서, 전술한 용어를 본 개시의 내용을 한정하는 사항으로 명시적으로 기재하지 않은 경우, 본 개시의 내용을 기술적 사상을 한정하는 의미로 사용하는 것이 아님을 주의해야 한다.
도 1은 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치를 나타내는 도면이고, 도 3은 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치에서 클럭 생성을 설명하는 도면이다.
도 1을 참조하면, 클럭 위상 캘리브레이션 장치(100)는 클럭 생성 모듈(110), 위상 제어 모듈(120), 클럭 샘플링 모듈(130) 및 제어 모듈(140)을 포함할 수 있다. 클럭 위상 캘리브레이션 장치(100)는 클럭 신호 레벨을 샘플링 하기 위해 발진기(미도시), 카운터(미도시)를 더 포함할 수 있다.
클럭 생성 모듈(110)은 기준 클럭을 기초로 복수의 클럭들을 생성할 수 있다. 예를 들어 클럭 생성 모듈(110)은 소스 클럭(SCLK)을 입력으로 복수의 클럭들(CLK1_1, CLK2_1, CLK3_1, CLK4_1)을 생성할 수 있다. 도 3을 참조하면, 클럭 생성 모듈(110)에서 생성되는 복수의 클럭은 제1_1 클럭(CLK1_1), 제2_1 클럭(CLK2_1), 제3_1 클럭(CLK3_1) 및 제4_1 클럭(CLK4_1) 중 적어도 하나를 포함할 수 있다.
복수의 클럭들(CLK1_1, CLK2_1, CLK3_1, CLK4_1)은 서로 다른 위상을 가질 수 있다. 복수의 클럭들(CLK1_1, CLK2_1, CLK3_1, CLK4_1) 각각의 위상차는 서로 같을 수 있고 다를 수도 있다. 예를 들어, 제1_1 클럭(CLK1_1)은 0도의 위상을 가지도록 설정될 수 있고, 제2_1 클럭(CLK2_1)은 제1_1 클럭(CLK1_1)에 대해 90도의 위상을 가지도록 설정될 수 있고, 제3_1 클럭(CLK3_1)은 제1_1 클럭(CLK1_1)에 대해 180도의 위상을 가지도록 설정될 수 있고, 제4_1 클럭(CLK4_1)은 제1_1 클럭(CLK1_1)에 대해 270도의 위상을 가지도록 설정될 수 있다. 제1_1 클럭(CLK1_1), 제2_1 클럭(CLK2_1), 제3_1 클럭(CLK3_1) 및 제4_1 클럭(CLK4_1)의 위상 차이는 각각 90도 이며, 제1 구간(P11), 제2 구간(P12), 제3 구간(P13), 제4 구간(P14)의 간격은 1/4 UI(unit interval)로 모두 동일하여야 한다.
다시 도 1을 참조하면, 위상 제어 모듈(120)은 클럭 생성 모듈(110)에서 생성된 복수의 클럭들(CLK1_1, CLK2_1, CLK3_1, CLK4_1)의 위상을 조절할 수 있다. 예를 들어, 위상 제어 모듈(120)은 제1_1 클럭(CLK1_1)의 위상을 보정한 제1 클럭(CLK1)을 생성할 수 있다. 위상 제어 모듈(120)은 제2_1 클럭(CLK2_1), 제3_1 클럭(CLK3_1), 제4_1 클럭(CLK4_1)의 위상을 각각 보정하여 제2 클럭(CLK2), 제3 클럭(CLK3), 제4 클럭(CLK4)을 생성할 수 있다.
예를 들어, 위상 제어 모듈(120)은 듀티 사이클 보정(Duty Cycle Correction)회로(미도시)를 포함하거나 듀티 사이클 보정회로에서 생성된 제어신호에 기초하여 복수의 클럭들(CLK1, CLK2, CLK3, CLK4)의 위상을 조절할 수 있다. 예를 들어, 위상 제어 모듈(120)은 제어 모듈(140)에서 생성된 위상 제어 신호(PCS) 또는 듀티 사이클 보정 제어신호에 기초하여 복수의 클럭들(CLK1, CLK2, CLK3, CLK4)의 위상을 조절할 수 있다.
클럭 샘플링 모듈(130)은 샘플링 클럭(RCLK)에 기초하여 샘플링 대상 클럭인 제1 클럭(CLK1), 제2 클럭(CLK2), 제3 클럭(CLK3), 제4 클럭(CLK4)의 신호 레벨을 기 설정된 기간동안 샘플링 할 수 있다. 샘플링 클럭(RCLK)은 제1 클럭(CLK1), 제2 클럭(CLK2), 제3 클럭(CLK3), 제4 클럭(CLK4) 또는 제1_1 클럭(CLK1_1), 제2_1 클럭(CLK2_1), 제3_1 클럭(CLK3_1), 제4_1 클럭(CLK4_1)과 비동기 클럭 신호일 수 있다. 예를 들어, 제1 클럭(CLK1)은 제1_1 클럭(CLK1_1)과 동일한 신호이거나 제1_1 클럭(CLK1_1)의 위상이 보정된 신호일 수 있다. 비동기 클럭 신호를 사용함으로써, 샘플링 대상 클럭들간의 위상 차이가 정확하게 판단될 수 있다. 샘플링 클럭(RCLK)의 주파수가 샘플링 대상 클럭들의 주파수와 동일하거나 정수배 관계인 경우 특정 패턴이 반복 측정될 수 있기 때문이다. 샘플링 클럭(RCLK)은 샘플링 대상 클럭들과 분리된 자주 오실레이터(free running oscillator) 등을 사용할 수 있다.
제어 모듈(140)은 클럭 생성 모듈(110)에 클럭 제어 신호(CCS)를 전달하여 복수의 클럭들을 제어할 수 있다. 제어 모듈(140)은 샘플링 클럭(RCLK)을 생성하기 위한 자주 오실레이터(free running oscillator)를 포함할 수 있다. 제어 모듈(140)은 클럭 샘플링 모듈(130)에서 생성된 샘플링 데이터(SDT)에 기초하여 적절한 샘플링 클럭(RCLK)의 주파수를 재설정할 수 있다. 클럭 샘플링 모듈(130)은 재설정된 샘플링 클럭(RCLK)에 기초하여 샘플링 대상 클럭들의 신호 레벨을 다시 샘플링 할 수 있다.
제어 모듈(140)은 클럭 샘플링 모듈(130)에서 생성된 샘플링 데이터(SDT)에 기초하여 샘플링 대상 클럭인 제1 클럭(CLK1), 제2 클럭(CLK2), 제3 클럭(CLK3), 제4 클럭(CLK4) 각각의 위상 차이를 판단하고, 샘플링 대상 클럭들의 위상 보정 값을 생성할 수 있다.
예를 들어, 클럭 생성 모듈(110)에서 제1 클럭(CLK1)은 0도의 위상을 가지도록 설정되고, 제2 클럭(CLK2)은 제1 클럭(CLK1)에 대해 90도의 가지도록 설정된 경우를 가정하여 설명한다. 이때 클럭 샘플링 모듈(130)에서 제1 클럭(CLK1)은 0도의 위상을 가지고, 제2 클럭(CLK2)은 제1 클럭(CLK1)에 대해 90도의 위상을 가지는 것으로 측정되면, 제1 클럭(CLK1) 또는 제2 클럭(CLK2)의 위상 보정 값은 0일 수 있다. 즉 이 경우에는 샘플링 대상 클럭의 위상을 보정할 필요가 없다. 제어 모듈(140)은 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이가 90도보다 크거나 작게 판단된 경우 위상 차이가 90도가 되도록 제어할 수 있다. 구체적으로 제어 모듈(140)은 위상 보정 값을 설정하고 위상 보정 값을 포함하는 위상 제어 데이터(PCS)를 위상 제어 모듈(120)에 전달할 수 있다.
예를 들어, 제어 모듈(140)은 쿼터 레이트 클락 방식에서 측정 대상 클럭이 4개인 경우 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이를 측정 후 제2 클럭(CLK2)의 위상을 보정하고, 제2 클럭(CLK2)과 제3 클럭(CLK3)의 위상 차이를 측정 후 제3 클럭(CLK3)의 위상을 보정하고, 제3 클럭(CLK3)과 제4 클럭(CLK4)의 위상 차이를 측정 후 제4 클럭(CLK4)의 위상을 보정할 수 있다. 예를 들어, 제어 모듈(140)은 복수의 클럭들의 위상을 순차적으로 보정하는 방법 외에도 다양한 알고리즘을 적용하여 위상을 보정할 수 있다. 예를 들어, 제어 모듈(140)은 온도, 습도 등 환경 변화에 의해 클럭들의 위상 차이가 변하는 경우에도 위상 차이를 지속적으로 모니터링하고 원하는 위상 차이를 유지할 수 있다.
예를 들어, 제어 모듈(140)은 반도체 패키지에 포함된 적어도 하나의 프로세서 일 수 있다. 적어도 하나의 프로세서는 공급 전압에 기초하여 일련의 명령어들을 실행하거나 신호를 처리할 수 있다.
도 2는 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 방법을 설명하는 순서도이고, 도 4는 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치(100)에서 클럭 샘플링 과정을 설명하는 도면이다.다.
도 1, 도 2 및 도 4를 함께 참조하면, 클럭 위상 캘리브레이션 장치(100)는 샘플링 클럭에 기초하여 제1 클럭(또는 제1_1 클럭) 및 제2 클럭(또는 제2_1 클럭)의 신호 레벨을 기 설정된 기간동안 샘플링하고 샘플링 데이터를 생성할 수 있다(S110). 본 개시에서는 클럭 위상 캘리브레이션 장치(100)를 통해 두개 또는 네개의 클럭간의 위상 차이를 캘리브레이션 하는 방법을 설명하나, 이에 한정되는 것은 아니고 다양한 신호들을 샘플링하여 위상 차이를 측정하고 캘리브레이션 할 수 있다.
예를 들어, 클럭 위상 캘리브레이션 장치(100)는 제1 클럭 및 제2 클럭의 신호 레벨을 샘플링 할 수 있다. 예를 들어, 제1 클럭은 0도의 위상을 가지도록 설정되고, 제2 클럭은 제1 클럭에 대해 90도의 위상을 가지도록 설정될 수 있다. 다만 제1 클럭과 제2 클럭은 공정상의 변수 또는 환경 변수로 인해 설정된 위상과 다른 위상으로 동작할 수 있다.
클럭 위상 캘리브레이션 장치(100)는 샘플링 클럭에 기초하여 제1 클럭과 제2 클럭의 신호 레벨을 측정할 수 있다. 클럭 위상 캘리브레이션 장치(100)는 제1 클럭과 제2 클럭의 신호 레벨을 효과적으로 측정하기 위해 샘플링 클럭으로 비동기 클럭을 사용할 수 있다. 예를 들어, 클럭 위상 캘리브레이션 장치(100)는 자주 오실레이터 등을 사용하여 제1 클럭 또는 제2 클럭과 비동기화 상태인 샘플링 클럭을 생성할 수 있다. 클럭 위상 캘리브레이션 장치(100)는 제1 클럭 또는 제2 클럭의 주파수와 샘플링 클럭의 주파수가 동일하거나 정수배인 경우 샘플링 클럭의 주파수를 재설정 할 수 있다. 샘플링 데이터는 기 설정된 기간동안 샘플링 클럭에 기초하여 측정된 제1 클럭과 제2 클럭의 신호 레벨일 수 있다. 클럭 위상 캘리브레이션 장치(100)는 샘플링 데이터에 포함된 전체 데이터 중에서 기 설정된 조건을 만족하는 데이터의 비율에 기초하여 제1 클럭과 제2 클럭의 위상 차이를 판단할 수 있다.
클럭 위상 캘리브레이션 장치(100)는 샘플링 데이터 중 제1 클럭의 신호 레벨 및 제2 클럭의 신호 레벨이 기 설정된 조건에 해당하는 샘플링 데이터의 비율을 측정할 수 있다(S120). 예를 들어, 제1 클럭(CLK1)은 0도의 위상을 가지도록 설정되고, 제2 클럭(CLK2)은 제1 클럭(CLK1)에 대해 90도의 위상을 가지도록 설정될 수 있다. 도 4의 CASE2를 참고하면, 각각 90도 위상 차이를 갖는 4-phase 클럭인 제1 클럭(CLK1)과 제2 클럭(CLK2)을 주파수 관계성이 없는 비동기 클럭으로 동시에 샘플링 하면, 제1 클럭(CLK1)의 신호 레벨이 하이 레벨(또는 1)이고 제2 클럭(CLK2)의 신호 레벨이 하이 레벨(또는 1)인 A 영역의 신호가 샘플링 될 확률이 1/4이다.
클럭 위상 캘리브레이션 장치(100)는 측정된 비율에 기초하여 상기 제1 클럭과 상기 제2 클럭의 위상 차이를 판단할 수 있다(S130).
도 4의 CASE1을 참조하면, 클럭 위상 캘리브레이션 장치(100)는 기 설정된 기간동안 제1 클럭(CLK1)과 제2 클럭(CLK2)을 샘플링한 전체 샘플링 데이터 중에서 제1 클럭(CLK1)의 신호 레벨이 하이 레벨(또는 1)이고 제2 클럭(CLK2)의 신호 레벨이 하이 레벨(또는 1)인 신호의 빈도수가 제1 기준치 또는 1/4보다 큰 경우, 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이가 90도 보다 작은 리딩(leading) 케이스로 판단할 수 있다. 제1 기준치는 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이가 90도인 경우 1/4(또는 25%)일 수 있으며, 세부적인 조건에 따라 달라질 수 있다.
도 4의 CASE2를 참조하면, 클럭 위상 캘리브레이션 장치(100)는 기 설정된 기간동안 제1 클럭(CLK1)과 제2 클럭(CLK2)을 샘플링한 전체 샘플링 데이터 중에서 제1 클럭(CLK1)의 신호 레벨이 하이 레벨(또는 1)이고 제2 클럭(CLK2)의 신호 레벨이 하이 레벨(또는 1)인 신호의 빈도수가 1/4인 경우, 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이가 설정된 90도와 동일한 케이스로 판단할 수 있다.
도 4의 CASE3을 참조하면, 클럭 위상 캘리브레이션 장치(100)는 기 설정된 기간동안 제1 클럭(CLK1)과 제2 클럭(CLK2)을 샘플링한 전체 샘플링 데이터 중에서 제1 클럭(CLK1)의 신호 레벨이 하이 레벨(또는 1)이고 제2 클럭(CLK2)의 신호 레벨이 하이 레벨(또는 1)인 신호의 빈도수가 1/4보다 작은 경우, 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이가 90도 보다 큰 래깅(lagging) 케이스로 판단할 수 있다.
다시 도 1 및 도 2를 참조하면, 클럭 위상 캘리브레이션 장치(100)는 위상 차이에 기초하여 제1 클럭(CLK1) 또는 제2 클럭(CLK2)의 위상을 캘리브레이션 할 수 있다(S140). 예를 들어, 리딩 케이스(case1)의 경우 클럭 위상 캘리브레이션 장치(100)는 제2 클럭(CLK2)의 위상을 느린 방향으로 조정하여 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이를 90도로 조절할 수 있다. 래깅 케이스(case3)의 경우 클럭 위상 캘리브레이션 장치(100)는 제2 클럭(CLK2)의 위상을 빠른 방향으로 조정하여 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상 차이를 90도로 조절할 수 있다. 클럭 위상 캘리브레이션 장치(100)는 제1 클럭(CLK1)과 제2 클럭(CLK2)의 위상이 조절된 이후, 제3 클럭(CLK3) 및 제4 클럭(CLK4)의 위상에 대해서도 동일한 캘리브레이션 동작을 반복 수행할 수 있다.
도 5는 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 장치를 설명하는 도면이다.
도 5를 참조하면, 클럭 위상 캘리브레이션 장치(200)는 복수의 클럭들의 위상을 조절하기 위해 클럭 각각에 대응되는 위상 제어 유닛(221,222,223,224)을 포함할 수 있다. 위상 제어 유닛에서 출력되는 클럭 신호는 샘플링 유닛(231,232,233,234)를 통해 샘플링되어 제어 모듈(240)에 전달될 수 있다.
제어 모듈(240)은 발진기(250)가 샘플링 클럭(RCLK)을 생성하도록, 발진기 제어 신호(OSC_CD)를 생성할 수 있다. 발진기(250)는 샘플링 유닛(231,232,233,234)에 샘플링 클럭(RCLK)을 공급할 수 있다. 제어 모듈(240)은 듀티 사이클 보정 제어신호(DCC_CD)를 위상 제어 유닛(221,222,223,224)에 전달하여 클럭 각각의 위상을 조절할 수 있다.
위상 제어 유닛(221,222,223,224)은 도 1의 위상 제어 모듈(120)과 유사한 동작을 수행하고, 샘플링 유닛(231,232,233,234)은 도 1의 클럭 샘플링 모듈(130)과 유사한 동작을 수행하고, 제어 모듈(240)은 도 1의 제어 모듈(140)과 과 유사한 동작을 수행하는바 이하 자세한 설명은 생략한다.
도 6은 본 개시의 일 실시예에 따른 클럭 위상 캘리브레이션 과정에서 샘플링 클럭의 주파수를 설정하는 방법을 설명하는 순서도이고, 도 7은 본 개시의 일 실시예에 따른 발진기 제어 코드별 샘플링 주파수를 설명하는 도면이다.
도 6 및 도 4를 참조하면, 클럭 위상 캘리브레이션 장치는 샘플링 클럭에 기초하여 샘플링 대상 클럭의 신호 레벨을 기 설정된 기간동안 샘플링하고 샘플링 데이터를 생성할 수 있다(S210). 예를 들어 샘플링 대상 클럭은 도 4의 제1 클럭(CLK1) 또는 제2 클럭(CLK2)일 수 있다.
클럭 위상 캘리브레이션 장치는 샘플링 데이터의 패턴을 추출할 수 있다(S220). 예를 들어, 제1 클럭 또는 제2 클럭의 주파수와 샘플링 클럭의 주파수가 동일한 경우 도 4에 도시된 A 신호만 반복 샘플링될 수 있다. 제1 클럭 또는 제2 클럭의 주파수와 샘플링 클럭의 주파수가 정수배 관계인 경우 제1 클럭 또는 제2 클럭의 동작 주기에서 동일한 시점의 신호를 반복 샘플링 하게 되므로 제1 클럭과 제2 클럭의 위상 차이를 판단할 수 없다.
클럭 위상 캘리브레이션 장치는 샘플링 데이터의 패턴이 특정 조건을 만족하는지 판단하고(S230), 특정 조건에 해당하는 경우 샘플링 클럭의 주파수를 재설정 할 수 있다(S240). 예를 들어, 클럭 위상 캘리브레이션 장치는 A 신호가 기 설정된 횟수 이상 반복 샘플링되는 경우 제1 클럭 또는 제2 클럭의 주파수와 샘플링 클럭의 주파수가 동일하거나 정수배 관계로 판단할 수 있다. 예를 들어, 클럭 위상 캘리브레이션 장치는 다양한 주파수의 샘플링 클럭을 생성할 수 있다. 클럭 위상 캘리브레이션 장치는 제1 클럭 또는 제2 클럭의 주파수와 샘플링 클럭의 주파수가 동일하거나 정수배 관계로 판단되면, 현재 샘플링 클럭의 주파수를 인접한 주파수 밴드로 재설정할 수 있다. 도 7을 참조하면, 클럭 위상 캘리브레이션 장치는 발진기 제어 코드(OSC CODE, 도 5의 OSC_CD)를 조절하여 샘플링 클럭의 주파수(OSC FREQ)를 조절할 수 있다. 클럭 위상 캘리브레이션 장치는 S210 내지 S230 단계를 반복 수행하여 재설정된 샘플링 클럭의 주파수가 적절한지 판단할 수 있다.
클럭 위상 캘리브레이션 장치는 샘플링 데이터의 패턴이 특정 조건을 만족하지 않으면 샘플링 클럭의 주파수 설정 과정을 종료하고, 현재 설정된 샘플링 클럭에 기초하여 도 2에서 설명하는 클럭 위상 캘리브레이션 단계를 수행할 수 있다(S250).
클럭 위상 캘리브레이션 장치는 도 6에서 설명하는 샘플링 클럭의 주파수 설정 과정을 통해 멀티 레이트 방식에서 사용하는 복수의 클럭 간의 위상 차이를 정확하게 측정하고 클럭 위상을 조절할 수 있다.
앞서 설명된 본 개시의 다양한 실시예는 추가 실시예와 결합될 수 있고, 상술한 상세한 설명에 비추어 당업자가 이해 가능한 범주에서 변경될 수 있다. 본 개시의 실시예들은 모든 면에서 예시적인 것이며, 한정적이 아닌 것으로 이해되어야 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성요소들도 결합된 형태로 실시될 수 있다. 따라서, 본 개시의 특허청구범위의 의미, 범위 및 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 개시의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 기준 클럭에 기초하여 복수의 클럭들을 생성하는 클럭 생성 모듈;
    상기 복수의 클럭들의 신호 레벨을 샘플링하고 샘플링 데이터를 생성하는 클럭 샘플링 모듈; 및
    상기 샘플링 데이터에 기초하여 상기 복수의 클럭들의 위상을 조절하는 제어 모듈;을 포함하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  2. 제 1 항에 있어서,
    상기 복수의 클럭들은 제1 클럭 및 제2 클럭을 포함하고,
    상기 제어 모듈은 샘플링 클럭에 기초하여 기 설정된 기간동안 수집된 샘플링 데이터 중, 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨이 기 설정된 조건에 해당하는 샘플링 데이터의 비율에 따라 상기 제1 클럭과 상기 제2 클럭의 위상 차이를 측정하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  3. 제 2 항에 있어서,
    상기 샘플링 클럭과 상기 기준 클럭은 비동기 클럭인 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  4. 제 2 항에 있어서,
    상기 제1 클럭 및 상기 제2 클럭은 90도 위상차를 갖는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  5. 제 2 항에 있어서,
    상기 제어 모듈은 상기 샘플링 데이터 중 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨의 패턴이 기 설정된 횟수 이상 반복되면, 상기 샘플링 클럭의 주파수와 상기 기준 클럭의 주파수가 서로 정수배 관계인 것으로 판단하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  6. 제 5 항에 있어서,
    상기 제어 모듈은 상기 샘플링 클럭의 주파수와 상기 기준 클럭의 주파수가 서로 정수배 관계인 것으로 판단되면, 상기 샘플링 클럭의 주파수를 재설정하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  7. 제 2 항에 있어서,
    상기 샘플링 데이터는 기 설정된 기간동안 샘플링 클럭에 기초하여 측정된 제1 클럭과 제2 클럭의 신호 레벨을 포함하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  8. 제 2 항에 있어서,
    상기 클럭 생성 모듈은 0도의 위상을 가지도록 설정된 제1 클럭, 제1 클럭에 대해 90도의 위상을 가지도록 설정된 제2 클럭, 제1 클럭에 대해 180도의 위상을 가지도록 설정된 제3 클럭, 제1 클럭에 대해 270도의 위상을 가지도록 설정된 제4 클럭을 포함하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 장치.
  9. 클럭 위상 캘리브레이션 장치에 의해 수행되는 클럭 위상 캘리브레이션 방법에 있어서,
    샘플링 클럭에 기초하여 제1 클럭 및 제2 클럭의 신호 레벨을 기 설정된 기간동안 샘플링하고 샘플링 데이터를 생성하는 단계;
    상기 샘플링 데이터 중 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨이 기 설정된 조건에 해당하는 샘플링 데이터의 비율을 측정하고, 측정된 비율에 기초하여 상기 제1 클럭과 상기 제2 클럭의 위상 차이를 판단하는 단계; 및
    상기 위상 차이에 기초하여 상기 제1 클럭 또는 상기 제2 클럭의 위상을 캘리브레이션 하는 단계;를 포함하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 방법.
  10. 제 9 항에 있어서,
    상기 제2 클럭의 위상은 상기 제1 클럭의 위상과 90도 차이나도록 설정된 것을 특징으로 하는,
    클럭 위상 캘리브레이션 방법.
  11. 제 10 항에 있어서,
    상기 위상 차이를 판단하는 단계는,
    상기 제1 클럭이 하이 레벨이고 상기 제2 클럭이 하이 레벨인 샘플링 데이터의 비율을 측정하는 단계; 및
    측정된 비율이 제1 기준치를 초과하면 상기 제1 클럭과 상기 제2 클럭의 위상 차이가 90도 미만인 리딩(Leading) 상태로 판단하고, 측정된 비율이 상기 제1 기준치 미만이면 상기 제1 클럭과 상기 제2 클럭의 위상 차이가 90도를 초과하는 래깅(Lagging) 상태로 판단하는 단계를 포함하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 방법.
  12. 제 9 항에 있어서,
    상기 샘플링 데이터를 생성하는 단계는 상기 수집된 샘플링 데이터 중 상기 제1 클럭의 신호 레벨 및 상기 제2 클럭의 신호 레벨의 패턴이 기 설정된 횟수 이상 반복되면, 상기 제1 클럭 또는 상기 제2 클럭의 주파수가 상기 샘플링 클럭의 주파수와 서로 정수배 관계인 것으로 판단하는 단계를 포함하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 방법.
  13. 제 12 항에 있어서,
    상기 샘플링 데이터를 생성하는 단계는 상기 샘플링 클럭의 주파수와 상기 기준 클럭의 주파수가 서로 정수배 관계인 것으로 판단되면, 상기 샘플링 클럭의 주파수를 재설정하는 단계를 포함하는 것을 특징으로 하는,
    클럭 위상 캘리브레이션 방법.
KR1020220172801A 2022-10-12 2022-12-12 클럭 위상 캘리브레이션 장치 및 방법 KR20240050974A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/KR2023/013534 WO2024080571A1 (ko) 2022-10-12 2023-09-08 클럭 위상 캘리브레이션 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220130473 2022-10-12

Publications (1)

Publication Number Publication Date
KR20240050974A true KR20240050974A (ko) 2024-04-19

Family

ID=

Similar Documents

Publication Publication Date Title
US8259888B2 (en) Method of processing signal data with corrected clock phase offset
US7253668B2 (en) Delay-locked loop with feedback compensation
US7382146B2 (en) Semiconductor testing apparatus
RU2010108218A (ru) Схемное устройство и способ измерения дрожания тактового сигнала
CN108881718B (zh) 多组tdi cmos成像系统的同步控制方法
EP1884057B1 (en) Data edge-to-clock edge phase detector for high speed circuits
JP2004236019A (ja) スキュー調整方法およびスキュー調整装置、ならびに、スキュー調整機能を備えたデータ伝送システム
EP1988634B1 (en) Pll circuit
US9143312B2 (en) Using a single phase error algorithm for coarse and fine signal timing synchronisation
CN108988832B (zh) 用于检测与电子装置相关联的延迟的方法和相应的电子装置
US11165553B1 (en) Static clock calibration in physical layer device
KR20240050974A (ko) 클럭 위상 캘리브레이션 장치 및 방법
EP3142286B1 (en) Synchronising devices and method
JP2007194711A (ja) マイクロコンピュータ
US20100109728A1 (en) Electronic device and method of correcting clock signal deviations in an electronic device
KR20190132055A (ko) 반도체 시스템
US20070052460A1 (en) Statically controlled clock source generator for VCDL clock phase trimming
US9800251B2 (en) Loop parameter sensor using repetitive phase errors
US6373313B1 (en) Delay time regulation method and delay time regulation circuit
CN106843051B (zh) 一种fpga延时装置及方法
WO2024080571A1 (ko) 클럭 위상 캘리브레이션 장치 및 방법
CN112530483A (zh) 存储器控制器以及存储器数据接收方法
US9935762B2 (en) Apparatus and method for centering clock signal in cumulative data eye of parallel data in clock forwarded links
JP2007274615A (ja) Ｐｌｌ装置
US7825713B2 (en) Absolute time delay generating device