TWI479499B - 測試裝置以及測試方法 - Google Patents

Description

測試裝置以及測試方法

本發明是有關於一種測試裝置以及測試方法。

已知有一種被稱作源同步(source-synchronous)的介面(interface)，其與資料(data)信號一同平行地輸出同步用的時脈(clock)信號。於專利文獻1中，揭示有對採用此種介面的被測試元件(device)進行測試的測試裝置。專利文獻1中記載的測試裝置藉由自被測試元件輸出的時脈信號來對資料信號進行取樣(sampling)，並將取樣所得的資料信號與期待值加以比較。

專利文獻1：美國專利第7644324號說明書

然而，採用源同步的元件並非持續輸出資料信號以及時脈信號，而是存在有停止輸出資料信號以及時脈信號的期間。因而，測試裝置在對採用源同步介面的被測試元件進行測試時，必須在被測試元件停止輸出資料信號以及時脈信號的期間，停止資料的導入。

為了解決上述問題，在本發明的第1方案中，提供一種測試裝置以及測試方法，所述測試裝置對輸出資料信號及時脈信號的被測試元件進行測試，所述時脈信號表示對上述資料信號進行取樣的時序，此測試裝置包括：資料獲取部，以與上述被測試元件所輸出的上述時脈信號相應的時序，獲取上述被測試元件所輸出的上述資料信號；屏蔽 部，在上述被測試元件未輸出上述時脈信號的期間，屏蔽上述資料獲取部的資料獲取；以及判定部，基於將上述資料獲取部所獲取的上述資料信號與期待值進行比較的結果，判定上述被測試元件的良否。

再者，上述的發明概要並未列舉本發明的所有必要特徵。而且，該些特徵群的次(sub)組合亦可成為發明。

以下，透過發明的實施形態來說明本發明，但以下的實施形態並未限定申請專利範圍的發明。而且，實施形態中所說明的所有特徵組合未必是發明內容所必需的。

圖1表示被測試元件200以及對被測試元件200進行測試的本實施形態的測試裝置10。圖2表示自被測試元件200輸出的資料信號以及時脈信號的時序。

本實施形態的測試裝置10對被測試元件200進行測試。於本實施形態中，被測試元件200經由雙向匯流排(bus)即雙倍資料速率(Double Data Rate，DDR)介面來與其他元件授受資料。

DDR介面平行地傳輸多個資料信號DQ與時脈信號DQS，所述時脈信號DQS表示對資料信號DQ進行取樣的時序。於本例中，DDR介面例如圖2所示，相對於4個資料信號DQ0、DQ1、DQ2、DQ3而傳輸1個時脈信號DQS。而且，DDR介面相對於時脈信號DQS的速率(rate)，而傳輸與時脈信號DQS同步的2倍速率的資料信號DQ。

於本實施形態中，被測試元件200例如為非揮發性的 記憶體元件，經由DDR介面而自其他控制用元件進行資料的寫入以及讀出。本實施形態的測試裝置10經由此種雙向匯流排，即DDR介面，來與被測試元件200授受資料信號DQ以及時脈信號DQS，以對被測試元件200進行測試。進而，測試裝置10亦在與被測試元件200之間授受寫入致能(write enable)信號以及讀出致能信號等的控制用信號。

圖3表示本實施形態的測試裝置10的結構。測試裝置10具備多個資料端子12、時脈端子14、時序產生部22、圖案(pattern)產生部24、多個資料用比較器(comparator)32、時脈用比較器34、時脈生成部36、多個資料獲取部38、判定部42、測試信號供給部44及屏蔽(mask)部50。

多個資料端子12分別經由雙向匯流排，即DDR介面，而連接於被測試元件200中的資料信號的輸出入端子。於本例中，測試裝置10具備4個資料端子12。4個資料端子12分別經由DDR介面而連接於被測試元件200中的4個資料信號DQ0、DQ1、DQ2、DQ3各自的輸出入端子。時脈端子14經由DDR介面而連接於被測試元件200中的時脈信號DQS的輸出入端子。

時序產生部22基於在該測試裝置10的內部產生的基準時脈，產生與該測試裝置10的測試週期相應的時序信號。作為一例，時序產生部22產生與測試週期同步的時序信號。

圖案產生部24產生期待值圖案，所述期待值圖案表示 自被測試元件200輸出的資料信號的期待值。而且，圖案產生部24產生測試圖案，所述測試圖案表示對被測試元件200供給的測試信號的波形。作為一例，圖案產生部24對應於程式(program)的執行而產生期待值圖案以及測試圖案。

多個資料用比較器32分別對應於經由DDR介面而在與被測試元件200之間授受的多個資料信號而設。於本例中，測試裝置10具備與4個資料信號DQ0、DQ1、DQ2、DQ3分別對應的4個資料用比較器32。多個資料用比較器32分別經由對應的資料端子12來接收自被測試元件200輸出的對應的資料信號。多個資料用比較器32分別將收到的資料信號與預定的臨限值位準(level)進行比較而邏輯值化，並輸出邏輯值化的資料信號。

時脈用比較器34對應於經由DDR介面而在與被測試元件200之間授受的時脈信號DQS而設。時脈用比較器34經由對應的時脈端子14來接收自被測試元件200輸出的對應的時脈信號。並且，時脈用比較器34將收到的時脈信號與預定的臨限值位準進行比較而邏輯值化，並輸出邏輯值化的時脈信號。

時脈生成部36基於經時脈用比較器34邏輯值化的時脈信號，生成用於對自被測試元件200輸出的資料信號進行取樣的取樣時脈。於本例中，時脈生成部36生成時脈信號的2倍速率的取樣時脈。

多個資料獲取部38分別對應於被測試元件200經由 DDR介面而輸出的多個資料信號而設。於本例中，測試裝置10具備分別與4個資料信號DQ0、DQ1、DQ2、DQ3對應的4個資料獲取部38。

多個資料獲取部38分別以與時脈信號相應的取樣時脈的時序，獲取被測試元件200所輸出的資料信號。於本實施形態中，多個資料獲取部38分別以由時脈生成部36所生成的取樣時脈的時序，獲得對應的資料信號的資料值。

並且，多個資料獲取部38分別以該測試裝置10的內部產生的時序信號的時序，輸出所獲取的資料信號。於本實施形態中，多個資料獲取部38分別以由時序產生部22所生成的時序信號的時序，輸出所獲取的資料信號的各資料值。

藉此，多個資料獲取部38可分別以與自被測試元件200輸出的時脈信號相應的時序，導入自被測試元件200輸出的資料信號，並以與該測試裝置10內部的基準時脈同步的時序，輸出所導入的時脈。即，多個資料獲取部38可分別將資料信號的時脈由自被測試元件200輸出的時脈信號改換為在該測試裝置10內部產生的基準時脈。

判定部42基於將多個資料獲取部38分別獲取的資料信號與期待值進行比較的結果，判定被測試元件200的良否。於本實施形態中，判定部42對多個資料獲取部38分別輸出的資料信號的資料值、與由判定部42產生的期待值圖案所示的期待值進行比較。並且，於本實施形態中，判定部42根據多個資料獲取部38所獲取的資料信號的資料 值分別與期待值一致的情況，判定被測試元件200為正常。

測試信號供給部44對應於圖案產生部24所產生的測試圖案，對被測試元件200供給測試信號。於本實施形態中，作為測試信號，測試信號供給部44將多個資料信號經由DDR介面而輸出至被測試元件200，並且將表示所輸出的資料信號的取樣時序的時脈信號經由DDR介面而輸出至被測試元件200。即，測試信號供給部44將多個資料信號DQ0、DQ1、DQ2、DQ3經由多個資料端子12而輸出至被測試元件200，並且將時脈信號DQS經由時脈端子14而輸出至被測試元件200。

進而，測試信號供給部44將允許輸出資料的讀出致能信號作為控制用信號而供給至被測試元件200。藉此，測試信號供給部44可自被測試元件200將包含儲存在內部的資料的資料信號DQ經由DDR介面而輸出。

屏蔽部50在被測試元件200未輸出時脈信號的期間，屏蔽多個資料獲取部38各自的資料獲取。即，屏蔽部50在被測試元件200未輸出時脈信號的期間，停止多個資料獲取部38各自的資料獲取動作。

而且，作為一例，屏蔽部50藉由對應於測試程式而動作的圖案產生部24，來指定被測試元件200未輸出時脈信號的期間。即，屏蔽部50根據自圖案產生部24產生的測試圖案，來切換為屏蔽多個資料獲取部38的資料獲取動作或切換為允許上述動作。

於本實施形態中，屏蔽部50在被測試元件200未輸出 時脈信號的期間，屏蔽對多個資料獲取部38供給的取樣時脈。即，於本實施形態中，屏蔽部50在被測試元件200輸出時脈信號的期間，將取樣時脈供給至資料獲取部38，而在被測試元件200未輸出時脈信號的期間，將取樣時脈屏蔽為固定值。

例如，屏蔽部50亦可在時脈生成部36的輸入段藉由屏蔽電路來屏蔽時脈信號，藉此來屏蔽對資料獲取部38供給的取樣時脈。而且，例如屏蔽部50亦可在時脈生成部36的輸出段藉由屏蔽電路來屏蔽取樣時脈，藉此來屏蔽對資料獲取部38供給的取樣時脈。

而且，屏蔽部50亦可於緩衝器部54的內部來屏蔽取樣時脈或資料信號。作為一例，屏蔽部50亦可在緩衝器部54內部的先進先出(first in first out，FIFO)等緩衝器的前段來屏蔽取樣時脈或資料信號。

圖4表示時脈生成部36的結構的一例以及資料獲取部38的結構的一例。圖5表示資料信號、時脈信號、延遲信號、第1選通(strobe)信號、第2選通信號以及取樣時脈的時序的一例。

資料獲取部38輸入圖5之(A)所示的包含以預定的資料速率傳送的資料值的資料信號DQ。並且，資料獲取部38以由時脈生成部36所生成的取樣時脈的時序，依序對資料信號DQ中所含的各資料值進行取樣。

作為一例，時脈生成部36具有延遲器62、選通產生部64及合成部66。作為一例，延遲器62輸入圖5之(B) 所示的自被測試元件200輸出的、資料信號DQ的2倍速率的時脈信號DQS。並且，延遲器62輸出圖5之(C)所示的使輸入的時脈信號DQS延遲該時脈信號DQS的1/4週期量的時間後的延遲信號。

選通產生部64產生圖5之(D)所示的第1選通信號，所述第1選通信號在延遲信號的上升邊緣具有微小時間寬度的脈波(pulse)。藉此，時脈生成部36可輸出第1選通信號，所述第1選通信號表示對資料信號DQ中的第奇數個資料值進行取樣的時序。

而且，選通產生部64產生圖5之(E)所示的第2選通信號，所述第2選通信號在延遲信號的下降邊緣具有微小時間寬度的脈波。藉此，時脈生成部36可輸出第2選通信號，所述第2選通信號表示對資料信號DQ中的第偶數個資料值進行取樣的時序。另外，第1選通信號也可表示對資料信號DQ中的第偶數個資料進行取樣的時序，第2選通信號也可表示對資料信號DQ中的第奇數個資料進行取樣的時序。

合成部66輸出圖5之(F)所示的將第1選通信號以及第2選通信號合成的取樣時脈。作為一例，合成部66輸出對第1選通信號以及第2選通信號進行邏輯和運算後的取樣時脈。藉此，合成部66可輸出取樣時脈，所述取樣時脈表示資料信號DQ中所含的各資料值的眼開放(eye opening)的大致中心的時序。

而且，資料獲取部38具有獲取部52、緩衝器部54以 及溢出(overflow)檢測部56。獲取部52以圖5之(F)的取樣時脈的時序，獲取圖5之(A)所示的資料信號DQ的各資料值。作為一例，獲取部52包含奇數側正反器(flip flop)72、偶數側正反器74及多工器(multiplexer，MUX)76。

奇數側正反器72以第1選通信號的時序獲取自被測試元件200輸出的資料信號DQ的資料值並保持於內部。偶數側正反器74以第2選通信號的時序獲取自被測試元件200輸出的資料信號DQ的資料值並保持於內部。

多工器76以取樣時脈的時序，交替選擇奇數側正反器72所保持的資料信號DQ的資料值與偶數側正反器74所保持的資料信號DQ的資料值並供給至緩衝器部54。藉此，獲取部52能以與由時脈生成部36所生成的取樣時脈相應的時序，獲取資料信號DQ的資料值。

緩衝器部54具有多個條目(entry)。緩衝器部54以由時脈生成部36所生成的取樣時脈的時序，將自獲取部52的多工器76依序輸出的資料信號DQ的資料值依序緩衝至各條目中。進而，緩衝器部54以對應於該測試裝置10的測試週期而產生的時序信號的時序，將各條目中緩衝的資料信號DQ的資料值依照輸入順序而自各條目輸出。

並且，緩衝器部54將輸出的資料信號DQ的資料值供給至判定部42。此種時脈生成部36以及資料獲取部38能以與時脈信號DQS相應的時序獲取自被測試元件200輸出的資料信號DQ，並且將獲取的資料信號DQ的各資料值 改換為在該測試裝置10內部產生的時序信號的時序並供給至判定部42。

溢出檢測部56檢測緩衝器部54是否溢出。溢出檢測部56對應於緩衝器部54發生溢出的情況，將表示產生溢出的資訊存儲至例如內部的暫存器(register)中。並且，表示產生溢出的資訊例如在測試結束時由測試控制部等讀出。測試控制部在讀出表示產生溢出的資訊時，判斷為測試未能正常執行，例如將對應的被測試元件200判斷為不良，或者執行對應的被測試元件200的再測試。

圖6表示進行記憶體元件即被測試元件200的功能測試時的時序圖。被測試元件200是經由雙向匯流排，即DDR介面，來與其他元件授受資料的記憶體元件。當對記憶體元件，即被測試元件200，進行測試時，測試裝置10進行如下的動作。

首先，於步驟(step)S11中，測試裝置10對被測試元件200中的成為測試對象的位址(address)區域寫入預定的資料。繼而，於步驟S12中，測試裝置10讀出被寫入至被測試元件200中的成為測試對象的位址區域內的資料。然後，於步驟S13中，測試裝置10將讀出的資料與期待值進行比較，判定被測試元件200中的成為測試對象的位址區域是否正常動作。測試裝置10對被測試元件200中的所有位址區域執行此種處理，藉此可判定被測試元件200的良否。

此處，屏蔽部50在該測試裝置10向被測試元件200 發送寫入資料的期間，屏蔽資料獲取部38中的資料獲取。即，屏蔽部50在該測試裝置10對被測試元件200進行寫入處理的期間，屏蔽資料獲取部38中的資料獲取。

而且，屏蔽部50在步驟S11的寫入處理以及步驟S12的讀出處理以外的期間，屏蔽資料獲取部38中的資料獲取。而且，進而，屏蔽部50即使在步驟S12的讀出處理中，在被測試元件200未輸出資料信號的期間，亦屏蔽資料獲取部38中的資料獲取。

屏蔽部50在此種期間屏蔽資料獲取部38中的資料獲取，藉此能夠在被測試元件200未輸出時脈信號的期間，屏蔽資料獲取部38中的資料獲取。並且，屏蔽部50可在讀出處理中的被測試元件200向該測試裝置10發送讀出資料的期間，解除資料獲取部38的屏蔽狀態而使資料獲取部38獲取資料。

圖7表示在讀出處理時自測試裝置10向被測試元件200發送的命令(command)以及讀出致能信號、自被測試元件200向測試裝置10發送的時脈信號以及資料信號、屏蔽信號以及取樣時脈的時序、與自緩衝器部54向判定部42傳輸的資料的時序的一例。當經由DDR介面自記憶體元件，即被測試元件200，來讀出資料時，測試裝置10進行如下的動作。

首先，測試裝置10的測試信號供給部44將資料信號以及時脈信號經由DDR介面而輸出至被測試元件200(時刻t31)，所述資料信號以及時脈信號表示指示被測試元件 200輸出資料信號的命令(例如讀出命令)。繼而，測試信號供給部44對被測試元件200供給允許輸出資料的讀出致能信號(時刻t32)。

繼而，被給予讀出命令的被測試元件200在自給予讀出命令後經過固定時間後，經由DDR介面而輸出資料信號DQ(時刻t35)，所述資料信號DQ包含讀出命令所示的位址上儲存的資料值。與此同時，被測試元件200經由DDR介面而輸出表示資料信號DQ的取樣時序的時脈信號DQS(時刻t35)。並且，被測試元件200在輸出固定的資料數的資料信號DQ時，結束資料信號DQ以及時脈信號DQS的輸出(時刻t37)。

另外，被測試元件200在資料信號DQ的輸出期間(時刻t35~時刻t37之間)以外的期間，不會驅動(drive)資料信號DQ的輸出入端子，而設為高阻抗(high impedance)(HiZ)。而且，被測試元件200在資料信號DQ的輸出期間(時刻t35~時刻t37之間)之前的固定期間(時刻t33~時刻t35)，將時脈信號DQS固定為預定的信號位準，例如為低(low)邏輯位準。而且，被測試元件200在將時脈信號DQS固定為預定的信號位準的期間之前(時刻t33之前)以及資料信號DQ的輸出期間之後(時刻t37之後)，不會驅動時脈信號DQS的輸出入端子而設為高阻抗(HiZ)。

並且，測試裝置10的資料獲取部38在被測試元件200輸出資料信號DQ的期間(時刻t35~時刻t37之間)，以 自被測試元件200輸出的時脈信號DQS的時序，依序導入資料信號DQ的各資料值。資料獲取部38將導入的資料依序緩衝至各條目中。

此處，屏蔽部50在該測試裝置10的測試信號供給部44向被測試元件200發送命令的期間，屏蔽取樣時脈而設為固定值。藉此，屏蔽部50可在自測試裝置10向被測試元件200供給信號的期間，屏蔽資料獲取。

進而，屏蔽部50在自該測試裝置10的測試信號供給部44輸出命令直至經過預定的基準延遲時間Tx為止的期間內，屏蔽取樣時脈而設為固定值。預定的基準延遲時間Tx為被測試元件200未輸出時脈信號的期間，例如對應於被測試元件200的規格以及實驗結果等而設定。藉此，屏蔽部50可在被測試元件200未輸出時脈信號的期間屏蔽資料獲取。

並且，屏蔽部50在自測試信號供給部44輸出命令後經過預定的基準延遲時間Tx後，解除屏蔽取樣時脈的狀態，將取樣時脈供給至資料獲取部38。藉此，屏蔽部50可在輸出時脈信號的期間，使資料獲取部38確實地進行資料獲取。

而且，屏蔽部50亦可在自測試信號供給部44輸出命令後經過基準延遲時間Tx後，以時脈信號DQS為預定的信號位準為條件，將與自被測試元件200輸出的時脈信號DQS相應的取樣時脈供給至資料獲取部38。於源同步介面中，在資料信號DQ輸出之前，時脈信號DQS在固定期間 內被固定為預定的信號位準(例如低邏輯位準)。因而，屏蔽部50在輸出時脈信號之前，可確實地使資料獲取部38成為可獲取資料的狀態。

而且，屏蔽部50亦可在自測試信號供給部44輸出命令後經過基準延遲時間Tx後，以時脈信號DQS為預定的信號位準為條件，將與自被測試元件200輸出的時脈信號DQS相應的取樣時脈供給至資料獲取部38。藉此，屏蔽部50在被測試元件200使時脈信號DQS成為預定的信號位準之後，可自屏蔽狀態切換為資料獲取狀態。

而且，自被測試元件200輸出的讀出資料的位元(bit)數是根據命令內容等而決定。因而，對應於給予1次命令的情況而自被測試元件200輸出的時脈信號DQS的時脈數，是根據對被測試元件200給予的命令的內容而決定。因此，屏蔽部50在開始輸出與自被測試元件200輸出的時脈信號DQS相應的取樣時脈後，當時脈信號DQS的時脈數達到基準時脈數時，將取樣時脈屏蔽為固定值，停止取樣時脈對資料獲取部38的供給。藉此，屏蔽部50能以準確的時序，自供給取樣時脈的狀態切換為將取樣時脈屏蔽為固定值的狀態。

如上所述，本實施形態的測試裝置10在被測試元件200未輸出資料信號以及時脈信號的期間，可不導入自被測試元件200輸出的資料。即，測試裝置10在被測試元件200不驅動資料信號以及時脈信號的輸出入端子而設為高阻抗狀態的情況下，可不導入資料。藉此，根據測試裝置 10，可不導入不確定的資料值而精度良好地進行測試。

而且，測試裝置10的判定部42進而在自測試信號供給部44輸出讀出致能信號後經過預定的時間Ty後，接收自緩衝器部54輸出的資料信號，並與期待值進行比較。於本例中，判定部42在自時刻t32至少經過固定時間Ty後的時刻t36，自緩衝器部54接受資料信號的傳輸。

作為一例，判定部42在自測試信號供給部44輸出讀出致能信號後經過最大延遲時間以上之後，自緩衝器部54接收資料信號，其中所述最大延遲時間是自接收根據被測試元件200的規格而定的讀出致能信號後直至輸出資料信號為止的時間。藉此，判定部42可在將自被測試元件200輸出的資料信號緩衝至緩衝器部54中之前，避免自緩衝器部54讀出無效的資料來進行判定。因而，根據測試裝置10，可確實地導入自被測試元件200輸出的資料信號來進行測試。

另外，當自獲取部52獲取資料信號後直至緩衝器部54獲取資料信號為止的時間產生延遲時，判定部42在經過獲取部52中的延遲時間與最大延遲時間相加所得的時間以上之後，自緩衝器部54接收資料信號，其中所述最大延遲時間是自給予讀出致能信號後直至輸出資料信號為止的時間。而且，較佳的是，緩衝器部54具有在與被測試元件200的最大延遲時間相當的時間的期間內被測試元件200可輸出的資料數以上的條目數。藉此，緩衝器部54即使在自被測試元件200輸出的資料信號自給予讀出致能信 號後延遲了最大延遲時間量的情況下，亦不會溢出而可緩衝資料信號。

如上所述，本實施形態的測試裝置10在自對被測試元件200給予讀出致能信號後經過預定的時間後，將緩衝器部54中緩衝的資料信號與期待值進行比較。藉此，根據測試裝置10，可避免在自被測試元件200輸出的資料信號緩衝至緩衝器部54中之前開始判定，從而可確實地導入自被測試元件200輸出的資料信號來進行測試。

圖8表示本實施形態的變形例的測試裝置10的結構。本變形例的測試裝置10採用與圖3所示的本實施形態的測試裝置10大致相同的結構以及功能，因此對於與圖3所示的本實施形態的測試裝置10所具備的構件大致相同的結構以及功能的構件標註相同的符號，以下除了不同點以外省略說明。

測試裝置10更具備訓練(training)部82以及時脈獲取部84。訓練部82在被測試元件200的測試之前，先對延遲時間進行測定，其中所述延遲時間是自對被測試元件200輸出命令後直至自被測試元件200收到有效的時脈信號為止的時間。更具體而言，訓練部82控制測試信號供給部44，使測試信號供給部44對被測試元件200發送指示輸出資料信號的命令，例如讀出命令。然後，訓練部82對延遲時間進行測定，其中所述延遲時間是自測試信號供給部44發送命令後直至自被測試元件200收到有效的時脈信號為止的時間。

時脈獲取部84獲取被測試元件200所輸出的時脈信號。然後，時脈獲取部84檢測是否已獲取自被測試元件200輸出的時脈信號。

圖9表示變形例的測試裝置10的時脈獲取時序的一例。訓練部82在被測試元件200的測試之前，先自測試信號供給部44反覆多次對被測試元件200輸出一命令(例如讀出命令)，而上述命令為指示輸出資料信號的命令。藉此，測試信號供給部44對被測試元件200多次發送例如讀出命令。

進而，訓練部82每當自測試信號供給部44輸出讀出命令時，使時脈獲取部84獲取時脈信號。此時，訓練部82針對每個讀出命令而改變時脈獲取部84所獲取之時脈信號的時序。並且，訓練部82基於獲取針對多個命令的時脈信號的結果，對延遲時間進行測定，而所述延遲時間是自給予讀出命令後直至輸出時脈信號為止的時間。

例如，訓練部82針對每個讀出命令來對時脈獲取部84設定檢測窗口(window)，所述檢測窗口規定用於判斷是否已輸出時脈信號的時間寬度。此時，訓練部82針對每個讀出命令而移動檢測窗口的位置。並且，時脈獲取部84針對每個讀出命令來判斷在設定的檢測窗口內是否已獲取時脈信號。作為一例，時脈獲取部84對在檢測窗口內是否已獲取邏輯位準反轉的脈波信號進行檢測。

當進行此種檢測時，時脈獲取部84獲取時脈信號的最早時間的檢測窗口的位置成為直至自被測試元件200收到 有效的時脈信號為止的延遲時間。藉此，訓練部82可測定延遲時間，而所述延遲時間是自被測試元件200被給予讀出命令後直至輸出時脈信號為止的時間。

訓練部82對屏蔽部50設定與測定出的延遲時間相應的基準延遲時間。並且，屏蔽部50於測試時，使用與訓練部82測定出的延遲時間相應的基準延遲時間，輸出與來自被測試元件200的時脈信號相應的取樣時脈。

藉由以上操作，測試裝置10即使自收到命令後直至輸出資料信號為止的時間在每個被測試元件200中存在個體差異的情況下，亦可測定出與各個體相應的準確的基準延遲時間。藉此，根據測試裝置10，能以被測試元件200開始輸出讀出資料的時序，精度良好地將取樣時脈的輸出由屏蔽狀態切換為致能狀態。

以上，使用實施形態說明了本發明，但本發明的技術範圍並不現定於上述實施形態中記載的範圍。本領域技術人員當明確，於上述實施形態中可添加多種變更或改良。由申請專利範圍的記載可明確，此種添加有變更或改良的形態亦可包含於本發明的技術範圍內。

應留意的是，申請專利範圍、說明書以及圖式中所示的裝置、系統、程式以及方法中的動作、過程、步驟以及階段等的各處理的執行順序只要未特別明示「之前」、「以前」等，而且只要未將前處理的輸出用於後處理中，則能夠以任意順序來實現。關於申請專利範圍、說明書以及圖式中的動作流程，即使為便於說明而使用「首先，」、「其 次，」等，亦並非意味著必須以該順序來實施。

10‧‧‧測試裝置

12‧‧‧資料端子

14‧‧‧時脈端子

22‧‧‧時序產生部

24‧‧‧圖案產生部

32‧‧‧資料用比較器

34‧‧‧時脈用比較器

36‧‧‧時脈生成部

38‧‧‧資料獲取部

42‧‧‧判定部

44‧‧‧測試信號供給部

50‧‧‧屏蔽部

52‧‧‧獲取部

54‧‧‧緩衝器部

56‧‧‧溢出檢測部

62‧‧‧延遲器

64‧‧‧選通產生部

66‧‧‧合成部

72‧‧‧奇數側正反器

74‧‧‧偶數側正反器

76‧‧‧多工器

82‧‧‧訓練部

84‧‧‧時脈獲取部

200‧‧‧被測試元件

DQ0、DQ1、DQ2、DQ3‧‧‧資料信號

DQS‧‧‧時脈信號

t31~t37‧‧‧時刻

Tx‧‧‧基準延遲時間

Ty‧‧‧預定的時間/固定時間

圖1表示被測試元件200以及對被測試元件200進行測試的本實施形態的測試裝置10。

圖2表示自被測試元件200輸出的資料信號以及時脈信號的時序。

圖3表示本實施形態的測試裝置10的結構。

圖4表示時脈生成部36的結構的一例以及資料獲取部38的結構的一例。

圖5表示資料信號、時脈信號、延遲信號、第1選通信號、第2選通信號以及取樣時脈的時序的一例。

圖6表示進行記憶體元件即被測試元件200的功能測試時的時序圖。

圖7表示在讀出處理時自測試裝置10向被測試元件200發送的命令以及讀出致能信號、自被測試元件200向測試裝置10發送的時脈信號以及資料信號、屏蔽信號以及取樣時脈的時序、與自緩衝器部54向判定部42傳輸的資料的時序的一例。

圖8表示本實施形態的變形例的測試裝置10的結構。

圖9表示變形例的測試裝置10的時脈獲取時序的一例。

10‧‧‧測試裝置

12‧‧‧資料端子

14‧‧‧時脈端子

22‧‧‧時序產生部

24‧‧‧圖案產生部

32‧‧‧資料用比較器

34‧‧‧時脈用比較器

36‧‧‧時脈生成部

38‧‧‧資料獲取部

42‧‧‧判定部

44‧‧‧測試信號供給部

50‧‧‧屏蔽部

200‧‧‧被測試元件

DQ0、DQ1、DQ2、DQ3‧‧‧資料信號

DQS‧‧‧時脈信號

Claims (12)

1. 一種測試裝置，對輸出資料信號及時脈信號的被測試元件進行測試，上述時脈信號表示對上述資料信號進行取樣的時序，上述測試裝置包括：資料獲取部，以與上述被測試元件所輸出的上述時脈信號相應的時序，獲取上述被測試元件所輸出的上述資料信號；屏蔽部，在上述被測試元件未輸出上述時脈信號的期間，屏蔽上述資料獲取部的資料獲取；以及判定部，當上述資料獲取部的資料獲取動作未被上述屏蔽部屏蔽時，基於將上述資料獲取部所獲取的上述資料信號與期待值進行比較的結果，判定上述被測試元件的良否。
2. 如申請專利範圍第1項所述之測試裝置，其中上述資料獲取部以與上述時脈信號相應的取樣時脈的時序，獲取上述被測試元件所輸出的上述資料信號；上述屏蔽部在上述被測試元件輸出上述時脈信號的期間，將上述取樣時脈供給至上述資料獲取部，而在上述被測試元件未輸出上述時脈信號的期間，將上述取樣時脈設為固定值。
3. 如申請專利範圍第2項所述之測試裝置，更包括：測試信號供給部，對上述被測試元件供給測試信號；其中，上述測試信號供給部對上述被測試元件輸出命令，上述命令指示上述資料信號的輸出； 上述屏蔽部在自上述測試信號供給部輸出上述命令後經過預定的基準延遲時間後，將與自上述被測試元件輸出的上述時脈信號相應的上述取樣時脈供給至上述資料獲取部。
4. 如申請專利範圍第3項所述之測試裝置，更包括：訓練部，在上述被測試元件的測試之前，先測定延遲時間，其中上述延遲時間是自對上述被測試元件輸出上述命令之後直至自上述被測試元件收到有效的時脈信號為止的時間；其中，上述屏蔽部在自對上述被測試元件輸出上述命令之後經過與上述訓練部測定出的上述延遲時間相應的上述基準延遲時間後，將上述取樣時脈供給至上述資料獲取部。
5. 如申請專利範圍第4項所述之測試裝置，更包括：時脈獲取部，獲取上述被測試元件所輸出的上述時脈信號；其中，上述訓練部自上述測試信號供給部對上述被測試元件多次輸出上述命令，而上述命令指示上述資料信號的輸出；上述訓練部針對上述測試信號供給部多次輸出的每個上述命令，使上述時脈獲取部一邊改變獲取的時序一邊獲取上述時脈信號；上述訓練部基於上述時脈獲取部獲取上述時脈信號的結果來測定上述延遲時間。
6. 如申請專利範圍第3項所述之測試裝置，其中上述屏蔽部在自上述測試信號供給部輸出上述命令後經過上述基準延遲時間後，以上述時脈信號為預定的信號位準為條件，將與自上述被測試元件輸出的上述時脈信號相應的上述取樣時脈供給至上述資料獲取部。
7. 如申請專利範圍第2項所述之測試裝置，其中上述屏蔽部在自開始輸出與自上述被測試元件輸出的上述時脈信號相應的上述取樣時脈後，當上述時脈信號的時脈數達到基準時脈數時，停止上述取樣時脈對上述資料獲取部的供給。
8. 如申請專利範圍第2項所述之測試裝置，其中上述資料獲取部包括：獲取部，以與上述取樣時脈相應的時序，獲取上述資料信號；以及緩衝器部，具有多個條目，以與上述取樣時脈相應的時序，將上述資料信號依序緩衝至各條目中，並以對應於上述測試裝置的測試週期而產生的時序信號的時序，依序從各條目中輸出緩衝的資料信號。
9. 如申請專利範圍第1項所述之測試裝置，其中上述測試裝置經由雙向匯流排來與上述被測試元件授受上述資料信號以及上述時脈信號；上述屏蔽部在上述測試裝置向上述被測試元件供給上述資料信號以及上述時脈信號的期間，屏蔽上述資料獲取部的資料獲取。
10. 如申請專利範圍第9項所述之測試裝置，其中上述被測試元件為記憶體元件；上述屏蔽部在上述測試裝置向上述被測試元件發送寫入資料的期間，將表示上述資料獲取部所獲取的上述資料信號的時序的取樣時脈予以屏蔽而設為固定值，在上述被測試元件向上述測試裝置發送讀出資料的期間，輸出與上述被測試元件所輸出的上述時脈信號相應的上述取樣時脈；上述資料獲取部以與上述屏蔽部所輸出的上述取樣時脈相應的時序，獲取上述被測試元件所輸出的上述資料信號。
11. 如申請專利範圍第10項所述之測試裝置，其中上述測試裝置更經由上述雙向匯流排而向上述被測試元件發送命令；上述屏蔽部在上述測試裝置向上述被測試元件發送上述命令的期間，屏蔽上述取樣時脈而設為固定值。
12. 一種測試方法，用於對被測試元件進行測試的測試裝置，上述測試裝置輸出資料信號與時脈信號，上述時脈信號表示對上述資料信號進行取樣的時序，而上述測試方法包括：資料獲取部以與上述被測試元件所輸出的上述時脈信號相應的時序，獲取上述被測試元件所輸出的上述資料信號；在上述被測試元件未輸出上述時脈信號的期間，屏蔽 上述資料獲取部的資料獲取；以及當上述資料獲取部的資料獲取動作未被屏蔽時，基於將上述資料獲取部所獲取的上述資料信號與期待值進行比較的結果，判定上述被測試元件的良否。