JP2009014654A - 測定装置 - Google Patents
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Abstract
【課題】高速IF回路に対して安定して高精度のACタイミングテストを行う。
【解決手段】測定装置であって、それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを有する。
【選択図】図1
【解決手段】測定装置であって、それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを有する。
【選択図】図1
Description
本発明は、半導体デバイス等に搭載される高速インタフェースのテストに用いられる測定装置に関する。
近年、半導体デバイス間のデータ伝送レートを向上させるため、各半導体デバイスに高速インタフェース(高速IF)回路が搭載されることが多くなっている。ところが、インタフェースのさらなる速度向上により、テスタの能力が追いつかなくなってきている。
このため、高速IF回路のテストとしては、BOST(built-off self-test)や、実機検査が一般的である。図6は、BOST用のテストシステムの例を示すブロック図である。図6では、テストボード上に被測定デバイス970と実デバイス960とを実装しており、被測定デバイス970の高速IF回路974と実デバイス960との間で、入出力端子978を介して実際に入出力テストを行う。高速IF回路974は、パターン発生部972が生成したデータを実デバイス960に出力し、入力データ取込部976は、高速IF回路974が実デバイス960から受け取ったデータRDをテスタ980に出力する。
また、高速IF回路からの入出力クロックのみに対し遅延調整回路を設け、BOSTの際に一部のタイミングを考慮したテストを行う技術も知られている(特許文献1参照)。
図7は、ループバック方式のテストシステムの例を示すブロック図である。図7の被測定デバイス970Bは、高速IF回路974からの出力データを入出力端子978から出力せずに高速IF回路に戻すループバック方式のBIST(built-in self test)回路を内蔵している。期待値比較部977は、ループバックされたデータが正しいか否かを判定し、その判定結果RSをテスタ980に出力する。すなわち、高速信号を被測定デバイスから出力せずにテストが行われる。
特開2003−98235号公報
インタフェースの速度向上により、要求されるタイミング制約が厳しくなり、高精度のACタイミングテストの実施が重要となってきている。
しかしながら、図6のようなBOSTや実機検査では、ACタイミングを調整する機構がないことから、特定のデバイスに対して、ファンクションによる機能テストしか実施できないという欠点がある。また、特許文献1のようにBOSTテストにおいて入出力クロックのみを遅延させただけでは、セットアップ側又はホールド側の一方しかテストできない。更に、被測定デバイスの製造工程に起因してその特性にばらつきが生じること等により、ループバック回路自身に遅延ばらつきがあるので、図7のようなループバック方式のテストによると、安定した正確なテストが困難である。
このように、これらの技術では、高精度で安定したACタイミングテストができないので、実際に製品に組み込まれた後での動作不具合が生じたり、歩留まりが低くなるという問題があった。
本発明は、高価な高速かつ高精度なテスタを用いることなく、高速IF回路に対して安定して高精度のACタイミングテストを行うことができる測定回路を提供することを目的とする。
前記課題を解決するため、本発明が講じた手段は、測定装置として、それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを有するものである。
これによると、測定装置の各入力信号及び各出力信号に対して遅延調整を行うので、要求に応じてACタイミングを設定することができ、高速信号に対してもACタイミングテストが可能となる。
本発明によれば、高速信号についてACタイミングテストを行うことができるので、高速IF回路に対して高精度のAC特性評価や検査を容易に安定して行うことができる。低速なテスタを用いることができるので、実際に製品に組み込まれた後での高速IF回路の動作不具合の解消やデバイスの歩留まりの向上を、低コストで図ることができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図1は、本発明の実施形態に係る測定装置を含んだテストシステムの構成を示すブロック図である。図1のテストシステムは、測定装置10と、被測定デバイス70と、テスタ80とを有している。測定装置10及び被測定デバイス70は、テストボード上に配置されている。被測定デバイス70は、パターン発生部72と、高速IF回路74と、FIFO(first in, first out)バッファ76とを有している。
測定装置10は、高速IF回路74のテストを行うために、被測定デバイス70の高速IF回路74の入出力端子に接続される。測定装置10は、入力遅延調整部12A,…,12Nと、基準信号/データ選択部14と、データラッチ部16と、出力遅延調整部22A,…,22Nと、FIFO入力選択部24と、FIFOバッファ26とを有している。図1では、テスタ80から測定装置10の各部への制御信号の一部は省略されている。
被測定デバイス70のパターン発生部72は、テスタ80からの制御信号TU1に従って、テストパターンを発生させ、発生されたパターンを高速IF回路74に出力する。高速IF回路74は、発生されたパターンに従って、入力遅延調整部12A,…,12Nに対して信号DIA,…,DINを出力する。また、高速IF回路74は、出力遅延調整部22A,…,22Nから信号DOA,…、DONを受け取り、FIFOバッファ76に出力する。FIFOバッファ76は、高速IF回路74から受け取ったデータを格納し、入力された順にデータTU2としてテスタ80に出力する。テスタ80は、データTU2を低速で受け取り、期待した通りの値であるか否かの判定を行う。
図2は、図1の測定装置10のデータ入力に関する部分の構成を示すブロック図である。まず、入力遅延調整部12Aに関して説明する。入力遅延調整部12Aは、セレクタ32A,36Aと、入力遅延回路34Aとを有している。
セレクタ32Aは、テスタ80からのセレクタ制御信号C1に従って、被測定デバイス70からの信号DIA又はテスタ80からのテスタ評価用入力信号TAを選択し、入力遅延回路34Aに出力する。入力遅延回路34Aは、セレクタ32Aで選択された信号を遅延させ、得られた互いに異なる遅延を有する複数の出力信号を出力する。これらの出力信号の遅延の間には、微小な差がある。セレクタ36Aは、テスタ80からの遅延選択信号CAに従って、入力遅延回路34Aの複数の出力信号から1つを選択し、選択された信号(遅延信号DSA)を基準信号/データ選択部14及びテスタ80に出力する。
入力遅延調整部12Bは、セレクタ32B,36Bと、入力遅延回路34Bとを有している。セレクタ32Aは、テスタ80からのセレクタ制御信号C1に従って、被測定デバイス70からの信号DIB又はテスタ80からのテスタ評価用入力信号TBを選択し、入力遅延回路34Bに出力する。入力遅延回路34Bは、セレクタ32Bで選択された信号を遅延させ、得られた互いに異なる遅延を有する複数の出力信号を出力する。これらの出力信号の遅延の間には、微小な差がある。セレクタ36Bは、テスタ80からの遅延選択信号CBに従って、入力遅延回路34Bの複数の出力信号から1つを選択し、選択された信号(遅延信号DSB)を基準信号/データ選択部14及びテスタ80に出力する。他の入力遅延調整部12N等についても同様に説明することができる。
テスタ80は、テスタ評価用入力信号TAとセレクタ36Aの出力とから、入力遅延調整部12Aで実際に生じている遅延を測定し、その結果に応じて遅延選択信号CAを出力することにより、適切な遅延量の設定を行う。テスタ80は、他の入力遅延調整部12B〜12Nについても同様に、遅延選択信号CB〜CNを出力することにより、適切な遅延量の設定を行う。テスタ80が入力遅延調整部12A〜12Nの実際の遅延を設定にフィードバックするので、精度の高い遅延調整が可能となる。
このように、入力遅延調整部12A〜12Nが、被測定デバイス70からの信号DIA〜DINをそれぞれ遅延させ、各信号が要求されたACタイミングになるようにするので、高精度のACタイミングテストを実施することができる。
例えば、信号DIAは基準クロック、信号DIB〜DINは基準クロックに同期して入力されるデータであるとする。この場合、信号DIAを遅らせることにより、データのホールドエラーについてテストをすることができ、信号DIB〜DINを遅らせることにより、データのセットアップエラーについてテストをすることができる。
基準信号/データ選択部14は、遅延信号DSA,DSB,…,DSNから1つを選択し、基準クロックDRSとして出力し、残りをデータDDB,…,DDNとして出力する。データラッチ部16は、基準クロックDRSでデータDDB〜DDNをラッチし、データDDLとして出力し、基準クロックDRSを基準クロック信号DRLとして出力する。基準信号/データ選択部14は、いずれの遅延信号DSA〜DSNも基準クロックDRSとして選択することができるので、種々のACタイミングテストが可能となり、測定装置に汎用性を持たせることができる。
図3は、図1の測定装置10のFIFOバッファ26の周辺の構成を示すブロック図である。FIFOバッファ26は、テスタ80からのテストモード切替信号CMにより、内部の高速クロックで動作する通常テストモードと、テスタからの直接制御で動作するテスタ制御モードとを切り替えることができる。
FIFO入力選択部24は、書込みクロックセレクタ52と、読出しクロックセレクタ54と、FIFO入力データセレクタ56とを有している。書込みクロックセレクタ52は、テストモード切替信号CMに従って、データラッチ部16から出力された基準クロックDRL又はテスタ80から出力された書込みクロックCKWを選択して、FIFO書込みクロックCFWとして出力する。
読出しクロックセレクタ54は、テストモード切替信号CMに従って、データラッチ部16から出力された基準クロックDRL又はテスタ80から出力された読出しクロックCKRを選択して、FIFO読出しクロックCFRとして出力する。FIFO入力データセレクタ56は、テストモード切替信号CMに従って、データラッチ部16から出力されたデータDDL又はテスタ80から出力されたデータDTFを選択して、FIFO入力データDFWとして出力する。FIFOバッファ26は、FIFO入力データDFWをFIFO書込みクロックCFWに従って格納し、格納されたデータをFIFO読出しクロックCFRに従って出力する。
FIFOバッファ26には、テストモード切替信号CMにより次の3種類の動作をさせることが可能である。
(1)テストモード切替信号CMが、通常テストモードを示すようにする。このとき、書込みクロックセレクタ52及び読出しクロックセレクタ54は、基準クロックDRLを選択し、入力データセレクタ56は、データDDLを選択する。FIFO出力データDFRを後段の出力遅延調整部22A〜22Nへ出力することにより、被測定デバイスの入出力動作の複合テストを実施することができる。
(2)FIFOバッファ26にデータラッチ部16からのデータが溜まった時点で、テストモード切替信号CMを、通常テストモードからテスタ制御モードに切り替える。このとき、書込みクロックセレクタ52はFIFO書込みクロックCKWを選択し、読出しクロックセレクタ54はFIFO読出しクロックCKRを選択する。テスタ80は、FIFO書込みクロックCKWを停止させ、FIFO読出しクロックCKRを出力する。
すると、テスタ80がFIFO出力データDFRを直接取り込むことができる。テスタ80が、取り込んだデータと期待される値との比較を行うことにより、被測定デバイス70の出力側の単体テストが可能となり、不具合解析時の解析容易性も向上する。
(3)最初に、テストモード切替信号CMをテスタ制御モードに設定し、テスタ80は、FIFO書込みクロックCKWを出力し、FIFO読出しクロックCKRを停止させる。テスタ80は、データDTFを出力して、FIFOバッファ26にテストデータをセットする。その後、テストモード切替信号CMを通常テストモードに切り替える。FIFOバッファ26は、基準クロックDRLに従って、FIFO出力データDFRを後段の出力遅延調整部22A〜22Nを経て被測定デバイス70に出力する。これにより、被測定デバイス70の入力側の単体テストが可能となり、不具合解析時の解析容易性も向上する。
また、入力遅延調整部12A〜12Nのセレクタ32A〜32Nが、テスタ80から出力されたテスタ評価用入力信号TA〜TN(図2)を選択し、テスタ80が、FIFOバッファ26からのFIFO出力データDFRを取り込むようにしてもよい。テスタ80がテスタ評価用入力信号TA〜TNの入力タイミングを変化させながら、PASS/FAILの境界となる入力タイミングを検出することにより、測定装置10の入力側のAC特性を評価することができる。このようにして、あらかじめ測定装置10のAC特性を確認した上で、入力遅延調整部12A〜12Nが遅延調整を行うようにすると、より高精度なACタイミングテストを行うことが可能となる。
図4は、図1の測定装置10のデータ出力に関する部分の構成を示すブロック図である。まず、出力遅延調整部22Aに関して説明する。出力遅延調整部22Aは、出力遅延回路44Aと、セレクタ46Aとを有している。
出力遅延回路44Aは、基準クロックDRLを遅延させて、互いに微小な遅延差を持った複数の出力信号を出力する。セレクタ46Aは、テスタ80からの遅延選択信号COAに従って、出力遅延回路44Aの複数の出力信号から1つを選択し、選択された信号(遅延信号DOA)を被測定デバイス70の高速IF回路74及びテスタ80に出力する。
出力遅延調整部22Bは、出力遅延回路44Bと、セレクタ46Bとを有している。出力遅延回路44Bは、FIFO出力データDFRの一部であるFIFO出力データDFRBを遅延させて、互いに微小な遅延差を持った複数の出力信号を出力する。セレクタ46Bは、テスタ80からの遅延選択信号COBに従って、出力遅延回路44Bの複数の出力信号から1つを選択し、選択された信号(遅延信号DOB)を被測定デバイス70の高速IF回路74及びテスタ80に出力する。他の出力遅延調整部22N等についても同様に説明することができる。
また、前述の(3)の動作のように、テスタ80が図2のFIFOバッファ26にデータをセットして出力させ、そのデータを出力遅延調整部22A〜22Nを介してテスタ80が取り込むようにする。すると、テスタ80が、出力遅延調整部22A〜22Nで各遅延信号に実際に生じる遅延を確認することができ、その結果を遅延量の設定にフィードバックするさせることができるので、精度の高い遅延調整が可能となる。
図5は、図1の測定装置の変形例を含むテストシステムの構成を示すブロック図である。図5のテストシステムは、測定装置210と、被測定デバイス270と、テスタ80とを有している。
被測定デバイス270は、パターン発生部272及びFIFOバッファ276をパターン発生部72及びFIFOバッファ76に代えて有し、レジスタ278を更に有する点の他は、図1の被測定デバイス70と同様である。測定装置210は、FIFOバッファ226をFIFOバッファ26に代えて有し、レジスタ218を更に有する点の他は、図1の測定装置10と同様である。このため、その他の構成要素については説明を省略する。
レジスタ218,278には、有効パターン認識用のデータ及びパターン長があらかじめテスタ80から設定される。パターン発生部272は、レジスタ278に設定された内容を受け取り、有効テストパターンの先頭に有効パターン認識用のデータを付加し、設定されたパターン長と同じ長さのパターンを発生させる。
測定装置210のFIFOバッファ226は、FIFO入力選択部24から入力されたデータのパターンとレジスタ218に設定された有効認識パターンとを比較し、一致するという結果が得られた場合には、それ以降、レジスタ218に設定されたパターン長のデータをFIFO入力選択部24から取り込む。
また、被測定デバイス270のFIFOバッファ272は、高速IF回路74から入力されたデータのパターンとレジスタ278に設定された有効認識パターンとを比較し、一致するという結果が得られた場合には、それ以降、レジスタ278に設定されたパターン長のデータを高速IF回路74から取り込む。
図5のテストシステムによると、被測定デバイス270のパターン発生部272と、測定装置210及び被測定デバイス270のFIFO226,278とを連動して動作させることができるので、高速動作させた場合においてもデータ取込み時にデータのずれの発生が防止でき、安定したテストが実施できる。
以上説明したように、本発明は、高速IF回路の評価及び検査を行う測定装置として有用である。
10 測定装置
12A〜12N 入力遅延調整部
14 基準信号/データ選択部
16 データラッチ部
22A〜22N 出力遅延調整部
24 FIFO入力選択部
26 FIFOバッファ
32A〜32N,36A〜36N,46A〜46N セレクタ
34A〜34N 入力遅延回路
44A〜44N 出力遅延回路
70 被測定デバイス
12A〜12N 入力遅延調整部
14 基準信号/データ選択部
16 データラッチ部
22A〜22N 出力遅延調整部
24 FIFO入力選択部
26 FIFOバッファ
32A〜32N,36A〜36N,46A〜46N セレクタ
34A〜34N 入力遅延回路
44A〜44N 出力遅延回路
70 被測定デバイス
Claims (8)
- それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、
それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを備える
測定装置。 - 請求項1に記載の測定装置において、
前記複数の入力遅延調整部は、それぞれ、
対応する前記入力信号を遅延させ、得られた互いに異なる遅延を有する複数の信号を出力する入力遅延回路と、
対応する前記入力遅延選択信号に従って、前記入力遅延回路から出力された複数の信号から1つを選択して出力するセレクタとを有するものであり、
前記複数の出力遅延調整部は、それぞれ、
前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させ、得られた互いに異なる遅延を有する複数の信号を出力する出力遅延回路と、
対応する前記出力遅延選択信号に従って、前記出力遅延回路から出力された複数の信号から1つを選択して出力するセレクタとを有するものである
ことを特徴とする測定装置。 - 請求項1に記載の測定装置において、
前記複数の入力遅延調整部の出力のうち、1つを基準クロックとして、その他の少なくとも1つをデータとして選択し、出力する基準信号/データ選択部と、
前記基準信号/データ選択部の出力をラッチして出力するデータラッチ部とを更に備える
ことを特徴とする測定装置。 - 請求項3に記載の測定装置において、
データを格納するFIFO(first in, first out)バッファと、
前記データラッチ部から出力された基準クロック又は外部から入力されたクロックを選択してFIFO書込みクロックとして出力し、前記データラッチ部から出力されたデータ又は外部から入力されたデータを選択して出力するFIFO入力選択部とを更に備え、
前記FIFOバッファは、
前記FIFO入力選択部で選択されたデータを前記FIFO書込みクロックに従って格納する
ことを特徴とする測定装置。 - 請求項4に記載の測定装置において、
前記FIFO入力選択部は、
前記データラッチ部から出力された基準クロック又は外部から入力されたクロックを選択してFIFO読出しクロックとして出力するものであり、
前記FIFOバッファは、
格納されたデータを前記FIFO読出しクロックに従って出力するものである
ことを特徴とする測定装置。 - 請求項5に記載の測定装置において、
前記複数の入力遅延調整部は、それぞれ、
対応する前記入力信号又は外部から入力されたデータを選択するセレクタを有する
ことを特徴とする測定装置。 - 請求項1に記載の測定装置において、
前記複数の入力遅延調整部の出力及び前記複数の出力遅延調整部の出力が外部に出力されるように構成されている
ことを特徴とする測定装置。 - 請求項1に記載の測定装置において、
有効パターン認識用のデータ及びパターン長が設定されるレジスタを更に備え、
前記FIFOバッファは、
前記FIFO入力選択部から入力されたデータのパターンと前記レジスタに設定された有効認識パターンとを比較し、一致するという結果が得られた場合には、それ以降、前記レジスタに設定されたパターン長のデータを前記FIFO入力選択部から取り込む
ことを特徴とする測定装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007179691A JP2009014654A (ja) | 2007-07-09 | 2007-07-09 | 測定装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007179691A JP2009014654A (ja) | 2007-07-09 | 2007-07-09 | 測定装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009014654A true JP2009014654A (ja) | 2009-01-22 |
Family
ID=40355715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007179691A Pending JP2009014654A (ja) | 2007-07-09 | 2007-07-09 | 測定装置 |
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Country | Link |
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2007
- 2007-07-09 JP JP2007179691A patent/JP2009014654A/ja active Pending
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