RU2005129281A - Система памяти, имеющая механизмы быстрого и медленного считывания данных - Google Patents

Система памяти, имеющая механизмы быстрого и медленного считывания данных Download PDF

Info

Publication number
RU2005129281A
RU2005129281A RU2005129281/09A RU2005129281A RU2005129281A RU 2005129281 A RU2005129281 A RU 2005129281A RU 2005129281/09 A RU2005129281/09 A RU 2005129281/09A RU 2005129281 A RU2005129281 A RU 2005129281A RU 2005129281 A RU2005129281 A RU 2005129281A
Authority
RU
Russia
Prior art keywords
reading
memory
data
result
slow
Prior art date
Application number
RU2005129281/09A
Other languages
English (en)
Inventor
Тодд Майкл ОСТИН (US)
Тодд Майкл ОСТИН
Дэвид Теодор БЛААУ (US)
Дэвид Теодор БЛААУ
Тревор Найджел МАДЖ (US)
Тревор Найджел МАДЖ
Крижтиан ФЛОТНЕР (GB)
Крижтиан ФЛОТНЕР
Деннис Майкл СИЛВЕСТЕР (US)
Деннис Майкл СИЛВЕСТЕР
Original Assignee
Арм Лимитед (Gb)
Арм Лимитед
Юниверсити Оф Мичиган (Us)
Юниверсити Оф Мичиган
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/392,382 external-priority patent/US7278080B2/en
Application filed by Арм Лимитед (Gb), Арм Лимитед, Юниверсити Оф Мичиган (Us), Юниверсити Оф Мичиган filed Critical Арм Лимитед (Gb)
Publication of RU2005129281A publication Critical patent/RU2005129281A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
    • G06F11/141—Saving, restoring, recovering or retrying at machine instruction level for bus or memory accesses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)

Claims (18)

1. Память для хранения данных, содержащая средство быстрого считывания данных, выполненное с возможностью считывания значения данных из упомянутой памяти с целью формирования результата быстрого считывания, который выводится из упомянутой памяти для последующей обработки; средство медленного считывания данных, выполненное с возможностью считывания упомянутого значения данных из упомянутой памяти с целью формирования результата медленного считывания, предоставляемого после выведения упомянутого результата быстрого считывания для последующей обработки, причем упомянутое средство медленного считывания данных в меньшей степени подвержено ошибкам при считывании упомянутого значения данных, чем упомянутое средство быстрого считывания данных; компаратор, выполненный с возможностью сравнения упомянутого результата быстрого считывания с упомянутым результата медленного считывания, чтобы определить, отличается ли упомянутый результат быстрого считывания от упомянутого результата медленного считывания; и логическую схему исправления ошибок, выполненную с возможностью, если упомянутый компаратор обнаруживает, что упомянутый результат быстрого считывания отличается от упомянутого результата медленного считывания, подавления упомянутой последующей обработки, использующей упомянутый результат быстрого считывания, вывода упомянутого результата медленного считывания вместо упомянутого результата быстрого считывания и повторного запуска упомянутой последующей обработки на основе упомянутого результата медленного считывания.
2. Память по п.1, содержащая матрицу ячеек памяти, причем значение данных, сохраненное в ячейке памяти упомянутой матрицы ячеек памяти, считывается по одной или более разрядным линиям.
3. Память по п.2, в которой упомянутое средство быстрого считывания данных выполнено с возможностью осуществления выборки и в отношении упомянутых одной или более разрядных линий за время, соответствующее первому интервалу задержки, следующему за присоединением упомянутой ячейки памяти к упомянутой одной или более разрядным линиям, и средство медленного считывания данных выполнено с возможностью осуществления выборки в отношении упомянутых одной или более разрядных линий за время, соответствующее второму интервалу задержки, следующему за присоединением упомянутой ячейки памяти к упомянутой одной или более разрядным линиям, причем упомянутый второй интервал задержки превышает упомянутый первый интервал задержки.
4. Память по п.2, в которой упомянутая ячейка памяти считывается по паре разрядных линий.
5. Память по п.4, в которой для считывания значений сигнала с упомянутой пары разрядных линий используются один или более дифференциальных усилителей считывания.
6. Память по любому одному из предыдущих пунктов, в которой упомянутое средство быстрого считывания данных и упомянутое средство медленного считывания данных совместно используют по меньшей мере некоторые общие схемные элементы.
7. Память по любому одному из пп.1-5, в которой упомянутая логическая схема исправления ошибок выполнена с возможностью подавления упомянутой последующей обработки данных выдачей сигнала подавления в схемы, в которые упомянутый результат быстрого считывания поступил для последующей обработки.
8. Память по любому одному из пп.1-5, в которой для обеспечения ненулевой частоты ошибок в упомянутом результате быстрого считывания осуществляется управление одним или более параметрами управления рабочими характеристиками упомянутой памяти.
9. Память по п.8, в которой упомянутые один или более параметров управления рабочими характеристиками являются одним или несколькими параметрами из числа следующих параметров: рабочее напряжение; рабочая частота; напряжение смещения на подложку; и температура.
10. Способ считывания сохраненных данных из памяти, содержащий этапы, на которых считывают значение данных средством быстрого считывания данных из упомянутой памяти, чтобы сформировать результат быстрого считывания, который выводят из упомянутой памяти для последующей обработки; считывают упомянутое значение данных средством медленного считывания данных из упомянутой памяти, чтобы сформировать результат медленного считывания, получаемый после выведения для последующей обработки упомянутого результата быстрого считывания, при этом упомянутое средство медленного считывания данных менее подвержено ошибкам при считывании упомянутого значения данных, чем упомянутое средство быстрого считывания данных; сравнивают упомянутый результат быстрого считывания и упомянутый результат медленного считывания, чтобы определить, отличается ли упомянутый результат быстрого считывания от упомянутого результата медленного считывания; и если упомянутый результат быстрого считывания отличается от упомянутого результата медленного считывания, то подавляют упомянутую последующую обработку, использующую упомянутый результат быстрого считывания, выводят упомянутый результат медленного считывания вместо упомянутого результата быстрого считывания и снова начинают последующую обработку на основе упомянутого результата медленного считывания.
11. Способ по п.10, в котором упомянутая память содержит матрицу ячеек памяти, причем значение данных, сохраненное в ячейке памяти упомянутой матрицы ячеек памяти, считывается по одной или более разрядным линиям.
12. Способ по п.11, в котором упомянутое средство быстрого считывания данных выполнено с возможностью осуществления выборки в отношении одной или более разрядных линий за время, соответствующее первому интервалу задержки, следующему за присоединением упомянутой ячейки памяти к упомянутой одной или более разрядным линиям; и средство медленного считывания данных выполнено с возможностью осуществления выборки в отношении одной или более разрядных линий за время, соответствующее второму интервалу задержки, следующему за присоединением упомянутой ячейки памяти к упомянутой одной или более разрядным линиям, причем упомянутый второй интервал задержки превышает упомянутый первый интервал задержки.
13. Способ по п.11, в котором упомянутую ячейку памяти считывают по паре разрядных линий.
14. Способ по п.13, в котором для считывания значений сигнала с упомянутой пары разрядных линий используют один или более дифференциальных усилителей считывания.
15. Способ по любому одному из пп.10-14, в котором упомянутое средство быстрого считывания данных и упомянутое средство медленного считывания данных совместно используют по меньшей мере некоторые общие схемные элементы.
16. Способ по любому одному из пп.10-14, в котором упомянутая логическая схема исправления ошибок подавляет упомянутую последующую обработку данных выдачей сигнала подавления в схемы, в которые упомянутый результат быстрого считывания поступил для последующей обработки.
17. Способ по любому одному из пп.10-14, в котором для обеспечения ненулевой частоты ошибок в упомянутом результате быстрого считывания осуществляют управление одним или более параметрами управления рабочими характеристиками упомянутой памяти.
18. Способ по п.17, в котором упомянутые один или более параметров управления рабочими характеристиками являются одним или несколькими параметрами из числа следующих параметров: рабочее напряжение; рабочая частота; напряжение смещения на подложку; и температура.
RU2005129281/09A 2003-03-20 2004-03-17 Система памяти, имеющая механизмы быстрого и медленного считывания данных RU2005129281A (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US10/392,382 US7278080B2 (en) 2003-03-20 2003-03-20 Error detection and recovery within processing stages of an integrated circuit
US10/392,382 2003-03-20
US10/779,809 US6944067B2 (en) 2003-03-20 2004-02-18 Memory system having fast and slow data reading mechanisms
US10/779,809 2004-02-18

Publications (1)

Publication Number Publication Date
RU2005129281A true RU2005129281A (ru) 2006-01-27

Family

ID=33032649

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2005129281/09A RU2005129281A (ru) 2003-03-20 2004-03-17 Система памяти, имеющая механизмы быстрого и медленного считывания данных

Country Status (7)

Country Link
US (1) US7072229B2 (ru)
EP (1) EP1604371B1 (ru)
JP (1) JP4279874B2 (ru)
KR (1) KR100955285B1 (ru)
DE (1) DE602004001679T2 (ru)
RU (1) RU2005129281A (ru)
WO (1) WO2004084233A1 (ru)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100582391B1 (ko) * 2004-04-08 2006-05-22 주식회사 하이닉스반도체 반도체 소자에서의 지연 요소의 지연 검출 장치 및 방법
US20070266296A1 (en) * 2006-05-15 2007-11-15 Conley Kevin M Nonvolatile Memory with Convolutional Coding
US7840875B2 (en) * 2006-05-15 2010-11-23 Sandisk Corporation Convolutional coding methods for nonvolatile memory
TWI397822B (zh) * 2006-11-13 2013-06-01 Via Tech Inc 串列週邊介面控制裝置及串列週邊介面系統以及串列週邊介面裝置之判斷方法
US9280419B2 (en) * 2013-12-16 2016-03-08 International Business Machines Corporation Dynamic adjustment of data protection schemes in flash storage systems based on temperature, power off duration and flash age
US10565048B2 (en) * 2017-12-01 2020-02-18 Arista Networks, Inc. Logic buffer for hitless single event upset handling
KR20210058566A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 전자 시스템, 그것의 결함 검출 방법, 시스템 온 칩 및 버스 시스템
KR102702035B1 (ko) * 2019-11-21 2024-09-03 주식회사 메타씨앤아이 메모리 장치
US11967360B2 (en) * 2021-09-22 2024-04-23 Arm Limited Dynamically adjustable pipeline for memory access

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US618861A (en) * 1899-02-07 Process of and apparatus for manufacturing sheet-glass
SU809350A1 (ru) * 1979-05-31 1981-02-28 Московский Ордена Трудовогокрасного Знамени Текстильныйинститут Запоминающее устройство
JPS6020398A (ja) * 1983-07-14 1985-02-01 Nec Corp メモリ装置
JPS6224498A (ja) * 1985-07-24 1987-02-02 Nippon Telegr & Teleph Corp <Ntt> メモリ読出し方式
US4994993A (en) 1988-10-26 1991-02-19 Advanced Micro Devices, Inc. System for detecting and correcting errors generated by arithmetic logic units
US4926374A (en) 1988-11-23 1990-05-15 International Business Machines Corporation Residue checking apparatus for detecting errors in add, subtract, multiply, divide and square root operations
JPH03142629A (ja) * 1989-10-30 1991-06-18 Toshiba Corp マイクロコントローラ
US5203003A (en) 1991-03-28 1993-04-13 Echelon Corporation Computer architecture for conserving power by using shared resources and method for suspending processor execution in pipeline
EP0653708B1 (en) 1993-10-15 2000-08-16 Hitachi, Ltd. Logic circuit having error detection function, redundant resource management method, and fault tolerant system using it
US5734585A (en) 1994-11-07 1998-03-31 Norand Corporation Method and apparatus for sequencing power delivery in mixed supply computer systems
US5615263A (en) 1995-01-06 1997-03-25 Vlsi Technology, Inc. Dual purpose security architecture with protected internal operating system
JP3494849B2 (ja) * 1997-05-29 2004-02-09 富士通株式会社 半導体記憶装置のデータ読み出し方法、半導体記憶装置及び半導体記憶装置の制御装置
US6247151B1 (en) * 1998-06-30 2001-06-12 Intel Corporation Method and apparatus for verifying that data stored in a memory has not been corrupted
JP2000228094A (ja) * 1999-02-04 2000-08-15 Toshiba Corp 不揮発性半導体記憶装置
FR2790887B1 (fr) 1999-03-09 2003-01-03 Univ Joseph Fourier Circuit logique protege contre des perturbations transitoires
CA2395645A1 (en) 1999-12-23 2001-06-28 General Instrument Corporation Dual-mode processor
JP3450814B2 (ja) 2000-09-26 2003-09-29 松下電器産業株式会社 情報処理装置
FR2815197B1 (fr) 2000-10-06 2003-01-03 St Microelectronics Sa Circuit asynchrone pour la detection et la correction de l'erreur induite et procede de mise en oeuvre

Also Published As

Publication number Publication date
DE602004001679D1 (de) 2006-09-07
US20060018171A1 (en) 2006-01-26
WO2004084233A1 (en) 2004-09-30
DE602004001679T2 (de) 2007-08-02
EP1604371A1 (en) 2005-12-14
US7072229B2 (en) 2006-07-04
JP4279874B2 (ja) 2009-06-17
JP2006520953A (ja) 2006-09-14
EP1604371B1 (en) 2006-07-26
KR20060009236A (ko) 2006-01-31
KR100955285B1 (ko) 2010-04-30

Similar Documents

Publication Publication Date Title
US7609553B2 (en) NAND flash memory device with burst read latency function
KR101367063B1 (ko) 집적 회로의 동작 파라미터를 조정하기 위한 장치 및 방법
US8242821B2 (en) Delay-locked loop for correcting duty ratio of input clock signal and output clock signal and electronic device including the same
US20090094493A1 (en) Semiconductor memory device
JP2010055692A (ja) 読み出し回路及び読み出し方法
JP2011048870A (ja) 半導体記憶装置
JP2011142665A (ja) ディレイロックループのディレイロック状態の情報の使用が可能な半導体素子
JP2007080383A (ja) Ｄｒａｍ、入力制御回路、及び入力制御方法
US7778093B2 (en) Memory control circuit capable of dynamically adjusting deglitch windows, and related method
RU2005129281A (ru) Система памяти, имеющая механизмы быстрого и медленного считывания данных
US8279688B2 (en) Sense amplifier enable signal generation
US8699286B2 (en) Semiconductor device
US7417915B2 (en) Multiport memory device
CN113098505A (zh) 延迟锁定回路、存储器元件以及该延迟回路的操作方法
KR100863775B1 (ko) 메모리 내의 특정 신호의 동작 주파수를 검출하여 메모리내의 스위칭 모듈을 제어하는 장치 및 방법
US20090080269A1 (en) Semiconductor memory device
US8953395B2 (en) Memory with variable strength sense amplifier
JP4100985B2 (ja) データ処理装置、半導体記憶装置及びクロック周波数検出方法
US8488407B2 (en) Nonvolatile memory apparatus and method for processing configuration information thereof
US8233334B2 (en) Code address memory (CAM) cell read control circuit of semiconductor memory device and method of reading data of CAM cell
US8748798B2 (en) Comparator circuit for reduced output variation
US8254189B2 (en) Method for tuning control signal associated with at least one memory device
JP2010040092A (ja) 半導体集積回路
US7266039B2 (en) Circuitry and method for adjusting signal length
US20100223514A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
FA93 Acknowledgement of application withdrawn (no request for examination)

Effective date: 20100616