JP2011048870A

JP2011048870A - 半導体記憶装置

Info

Publication number: JP2011048870A
Application number: JP2009195422A
Authority: JP
Inventors: Keiichi Kushida; 桂一櫛田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-08-26
Filing date: 2009-08-26
Publication date: 2011-03-10
Anticipated expiration: 2029-08-26
Also published as: JP4960413B2; US8284592B2; US20110051530A1

Abstract

【課題】複数のメモリセルにてメモリセルアレイが構成される場合においても、個々のメモリセルに記憶されているデータの正確な読み出しを可能としつつ、メモリセルに記憶されているデータを反転する。
【解決手段】内部アドレスａｄｄにて指定されるメモリセルに記憶されたデータを反転させてそのメモリセルに書き込む動作をアドレス単位で実行し、そのメモリセルの反転書き込み動作が実行されるごとに内部アドレスａｄｄをインクリメントする。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、ＳＲＡＭを構成するＰチャンネル電界効果トランジスタのオン時間の偏りに起因するデータ保持特性の劣化を低減させる方法に適用して好適なものである。

Ｐチャンネル電界効果トランジスタは、ＮＢＴＩによって経時劣化することが知られている。このＮＢＴＩによる経時劣化は、高温の条件下でＰチャンネル電界効果トランジスタのオン状態が長時間継続された場合（例えば、ソース電圧およびドレイン電圧が０Ｖで、ゲート電圧が負バイアスの場合）、Ｐチャンネル電界効果トランジスタのしきい値電圧が上昇し、電流駆動能力が低下する現象である。

ＳＲＡＭセルを構成する１対のＰチャンネル電界効果トランジスタの一方だけにＮＢＴＩによる経時劣化が発生すると、ＳＲＡＭセルのラッチ特性のバランスが崩れ、ＳＲＡＭセルに保持されているデータが消失することがある。

また、例えば、特許文献１には、電子システムが動作する時間のうちの第１の部分の間、特定の記憶素子が第１の状態にあり、その間にデータが第１のフェーズで記憶素子に保管されることと、電子システムが動作する時間のうちの第２の部分の間、特定の記憶素子が第２の状態にあり、その間にデータが第２のフェーズで記憶素子に保管されることを保証することで、電界効果トランジスタ（ＦＥＴ）で実現された電子システムがバイアス温度不安定性（ＢＴＩ）によるしきい値電圧シフトを低減できるようにする方法が開示されている。

特開２００６−２５２９６９号公報

しかしながら、特許文献１に開示された方法では、多数のメモリセルにてメモリセルアレイが構成される場合、データが反転されているメモリセルとデータが反転されていないメモリセルとが混在すると、個々のメモリセルに記憶されているデータの正確な読み出しができなくなるという問題があった。

本発明の目的は、複数のメモリセルにてメモリセルアレイが構成される場合においても、個々のメモリセルに記憶されているデータの正確な読み出しを可能としつつ、メモリセルに記憶されているデータを反転することが可能な半導体記憶装置を提供することである。

本発明の一態様によれば、メモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルに記憶されたデータを反転させて前記メモリセルに書き込む動作をアドレス単位で実行する反転書き込み回路と、前記反転書き込み回路にて反転書き込み動作が実行されるごとに内部アドレスをインクリメントまたはデクリメントするアドレスカウンタと、前記アドレスカウンタにて指定される内部アドレスに基づいて、前記反転書き込み回路にて反転書き込み動作が実行されるメモリセルを選択するデコーダとを備えることを特徴とする半導体記憶装置を提供する。

本発明によれば、複数のメモリセルにてメモリセルアレイが構成される場合においても、個々のメモリセルに記憶されているデータの正確な読み出しを可能としつつ、メモリセルに記憶されているデータを反転することが可能となる。

図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図。図２は、図１のメモリセルアレイ１を構成するメモリセルの概略構成を示す回路図。図３は、図１の半導体記憶装置に記憶されているデータの反転タイミングを示すタイミングチャート。図４は、図１の半導体記憶装置で反転される反転データのアドレスマップを示す図。図５は、図１の半導体記憶装置のデータ保持特性を従来例と比較して示す図。図６は、本発明の第２実施形態に係るデータの反転タイミングを示すタイミングチャート。図７は、本発明の第２実施形態に係る反転データのアドレスマップを示す図。図８は、本発明の第３実施形態に係るデータの反転タイミングを示すタイミングチャート。図９は、本発明の第３実施形態に係る反転データのアドレスマップを示す図。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１、ロウデコーダ２、センスアンプ３およびデータラッチ／書き込み制御回路４が設けられている。メモリセルアレイ１にはメモリセルがマトリックス状に配置されている。そして、メモリセルアレイ１には、メモリセルをロウ方向に選択するワード線ＷＬ、およびメモリセルをカラム方向に選択するビット線ＢＬ、ＢＬＢが設けられている。ワード線ＷＳはロウデコーダ２に接続され、ビット線ＢＬ、ＢＬＢはセンスアンプ３およびデータラッチ／書き込み制御回路４に接続されている。

ロウデコーダ２は、ワード線ＷＬを介してロウ方向に読み出しまたは書き込みが行われるメモリセルを選択する。センスアンプ３は、メモリセルから読み出された信号を増幅することで、論理値０または論理値１を出力する。データラッチ／書き込み制御回路４は、メモリセルに書き込まれるデータに応じてビット線ＢＬ、ＢＬＢの電位をハイレベルまたはロウレベルに設定する。カラムデコーダ１８は、ビット線ＢＬ、ＢＬＢを介してカラム方向に読み出しまたは書き込みが行われるメモリセルを選択する。

また、半導体記憶装置には、アドレスラッチ回路５、読み出し／書き込み制御回路６、セレクタ７〜９、１１、１３、レジスタ１０、ＮＯＰコントローラ１２、アドレスカウンタ１４、アドレス比較器１５、インバータ１６、１７が設けられている。

アドレスラッチ回路５は、外部から入力された外部アドレスＡＤＤおよびアドレスカウンタ１４にて生成された内部アドレスａｄｄをクロック信号ＣＬＫに同期してラッチし、ロウデコーダ２およびカラムデコーダ１８に出力する。読み出し／書き込み制御回路６は、読み出し指示に従ってリードイネーブル信号ＲＥをセンスアンプ３に出力し、書き込み指示に従ってライトイネーブル信号ＷＥをデータラッチ／書き込み制御回路４に出力する。レジスタ１０は、センスアンプ３からの出力データをＮＯＰコントローラ１２からの指示に従って保持する。ＮＯＰコントローラ１２は、待機サイクル中にメモリセルからデータを読み出させ、その読み出されたデータを反転させてそのメモリセルに書き込むように指示する。アドレスカウンタ１４は、ＮＯＰコントローラ１２にて待機サイクル中にメモリセルからデータが読み出されるように指示されるごとに、内部アドレスａｄｄをインクリメントする。アドレス比較器１５は、外部アドレスＡＤＤと内部アドレスａｄｄとを比較し、その比較結果ＣＯＭＰをＮＯＰコントローラ１２およびセレクタ１１、１３に出力する。セレクタ１３は、ＮＯＰコントローラ１２からの指示に基づいて、書き込みデータＤｉｎまたはインバータ１７からの出力（書き込みデータＤｉｎの反転信号）を選択し、セレクタ７に出力する。セレクタ７は、ＮＯＰコントローラ１２からの指示に基づいて、インバータ１６を介したレジスタ１０からの出力またはセレクタ１３からの出力を選択し、データラッチ／書き込み制御回路４に出力する。セレクタ１１は、比較結果ＣＯＭＰに基づいて、ビット線ＢＬ、ＢＬＢのいずれか一方の信号を選択し、読み出しデータＤｏｕｔとして出力する。セレクタ８は、ＮＯＰコントローラ１２からの指示に基づいて、外部アドレスＡＤＤまたは内部アドレスａｄｄを選択し、アドレスラッチ回路５に出力する。セレクタ９は、ＮＯＰコントローラ１２からの指示に基づいて、外部読み出し信号Ｒおよび外部書き込み信号Ｗまたは内部読み出し信号ｒおよび内部書き込み信号ｗを選択し、読み出し／書き込み制御回路６に出力する。

図２は、図１のメモリセルアレイ１を構成するメモリセルの概略構成を示す回路図である。
図２において、ＳＲＡＭのメモリセルには、Ｐチャンネル電界効果トランジスタ（以下、Ｐｃｈトランジスタ）Ｐ１、Ｐ２およびＮチャンネル電界効果トランジスタ（以下、Ｎｃｈトランジスタ）Ｎ１〜Ｎ４が設けられている。ここで、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、ＰｃｈトランジスタＰ２とＮｃｈトランジスタＮ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。

そして、ＰｃｈトランジスタＰ１のゲートとＮｃｈトランジスタＮ１のゲートとＰｃｈトランジスタＰ２のドレインとＮｃｈトランジスタＮ２のドレインが互いに接続されることで記憶ノードＢが構成されている。また、ＰｃｈトランジスタＰ２のゲートとＮｃｈトランジスタＮ２のゲートとＰｃｈトランジスタＰ１のドレインとＮｃｈトランジスタＮ１のドレインが互いに接続されることで記憶ノードＡが構成されている。

記憶ノードＡは、ＮｃｈトランジスタＮ３を介してビット線ＢＬに接続され、記憶ノードＢは、ＮｃｈトランジスタＮ４を介してビット線ＢＬＢに接続されている。また、ＮｃｈトランジスタＮ３のゲートとＮｃｈトランジスタＮ４のゲートは、ワード線ＷＬに接続されている。

なお、図２の例では、６個のトランジスタから構成されるＳＲＡＭメモリセルを示したが、８個のトランジスタから構成されるＳＲＡＭメモリセルに適用してもよいし、１０個のトランジスタから構成されるＳＲＡＭメモリセルに適用してもよい。また、データを保持することでセル特性が劣化する半導体記憶装置ならば、ＳＲＡＭメモリセル以外のメモリセルに適用してもよい。

図３は、図１の半導体記憶装置に記憶されているデータの反転タイミングを示すタイミングチャートである。
図３において、図１のクロック信号ＣＬＫで規定される各サイクルでは、リード状態、ライト状態および待機状態のいずれかが選択される。現在のサイクルがいずれの状態であるかは、チップイネーブル信号ＣＥにて指定される。このチップイネーブル信号ＣＥはＮＯＰコントローラ１２に入力される。

期間Ｔ１において、チップイネーブル信号ＣＥにて待機状態が指定された場合、ＮＯＰコントローラ１２にて現在のサイクルが待機状態であると検知される。そして、ＮＯＰコントローラ１２から待機検知信号ＮＯＰ１がアドレスカウンタ１４、セレクタ８、９およびレジスタ１０に出力され、ＮＯＰコントローラ１２から内部読み出し信号ｒがセレクタ９に出力される。

そして、アドレスカウンタ１４に待機検知信号ＮＯＰ１が入力されると、前回生成された内部アドレスａｄｄがインクリメントされ、その内部アドレスａｄｄがそのままアドレスカウンタ１４に保持される。また、セレクタ８に待機検知信号ＮＯＰ１が入力されると、インクリメントされた内部アドレスａｄｄが選択され、ロウデコーダ２およびカラムデコーダ１８に出力される。そして、その内部アドレスａｄｄで指定されるワード線ＷＬが選択され、そのワード線ＷＬで選択されるメモリセルに記憶されているデータが、その内部アドレスａｄｄで指定されるビット線ＢＬ、ＢＬＢに読み出される。

また、セレクタ９に待機検知信号ＮＯＰ１が入力されると、ＮＯＰコントローラ１２から出力された内部読み出し信号ｒが選択され、読み出し／書き込み制御回路６に出力される。そして、リードイネーブル信号ＲＥがセンスアンプ３に出力される。センスアンプ３は、メモリセルからビット線ＢＬ、ＢＬＢに読み出された信号に基づいて、メモリセルに記憶されているデータが論理値０であるか論理値１であるかが判定され、レジスタ１０に出力される。そして、レジスタ１０は、待機検知信号ＮＯＰ１に基づき、センスアンプ３から出力されたデータが保持される。

次に、期間Ｔ２において次の待機状態が指定された場合、ＮＯＰコントローラ１２にて現在のサイクルが待機状態であると検知される。そして、ＮＯＰコントローラ１２から待機検知信号ＮＯＰ２がアドレスカウンタ１４、セレクタ７〜９に出力されさらに内部書き込み信号ｗがセレクタ９に出力される。

そして、アドレスカウンタ１４に待機検知信号ＮＯＰ２が入力されると、待機検知信号ＮＯＰ１を受け取った時にセレクタ８に出力した内部アドレスａｄｄと同一の内部アドレスａｄｄがアドレスカウンタ１４に保持される。そして、セレクタ８にてこの内部アドレスａｄｄが選択され、内部アドレスａｄｄはアドレスラッチ回路５を介してロウデコーダ２およびカラムデコーダ１８に出力される。そして、その内部アドレスａｄｄで指定されるワード線ＷＬおよびビット線ＢＬ、ＢＬＢが選択される。

また、セレクタ７に待機検知信号ＮＯＰ２が入力されると、インバータ１６を介したレジスタ１０からのデータが選択される。そして、レジスタ１０の反転されたデータがラッチ／書き込み制御回路４に出力される。

また、セレクタ９に待機検知信号ＮＯＰ２が入力されると、内部書き込み信号ｗが選択され、読み出し／書き込み制御回路６に出力される。そして、ライトイネーブル信号ＷＥがデータラッチ／書き込み制御回路４に出力され、内部アドレスａｄｄで指定されたビット線ＢＬ、ＢＬＢの電位がセレクタ７の出力に基づいて設定される。そして、期間Ｔ１にメモリセルから読み出されたデータが反転されたデータが、内部アドレスａｄｄで指定されたメモリセルに書き込まれる。

そして、ＮＯＰコントローラ１２にて待機状態であると検知されるごとに待機検知信号ＮＯＰ１、ＮＯＰ２を交互に出力し、待機検知信号ＮＯＰ１のアドレスカウンタがインクリメントされる。これにより、メモリセルアレイ１のメモリ空間上の全てのアドレスに対応したデータを反転させ、メモリセルに書き込まれる。

図４は、図１の半導体記憶装置で反転される反転データのアドレスマップを示す図である。
図４において、内部アドレスａｄｄで指定される領域にデータ‘０１００１’が記憶されているものとする。そして、期間Ｔ１において待機状態が検知されると、その内部アドレスａｄｄからデータ‘０１００１’が読み出され、レジスタ１０に保持される。

次に、期間Ｔ２において次の待機状態が検知されると、レジスタ１０に保持されているデータ‘０１００１’を反転し、データ‘１０１１０’を生成する。そして、その内部アドレスａｄｄで指定される領域にこのデータ‘１０１１０’が書き込まれる。すなわち、反転されたデータが内部アドレスａｄｄに記憶される。

メモリセルアレイ１のメモリ空間上の全てのアドレスに対応したデータが反転されるまで、メモリセルアレイ１では、反転済み領域Ｒ１と反転なし領域Ｒ２とが混在する。この場合、反転書き込み動作がアドレス単位で実行されるごとに内部アドレスａｄｄをインクリメントすることにより、若番アドレスから老番アドレスに向かって規則正しく反転済み領域Ｒ１を生成することができ、内部アドレスａｄｄを参照することで反転済み領域Ｒ１と反転なし領域Ｒ２との境界を判断することができる。

一方、チップイネーブル信号ＣＥにてリード状態またはライト状態が指定された場合、ＮＯＰコントローラ１２にて現在のサイクルが待機状態でないと検知される。このとき、ＮＯＰコントローラ１２からの待機検知信号ＮＯＰ１、ＮＯＰ２の出力は停止される。

ここで、チップイネーブル信号ＣＥにてリード状態またはライト状態が指定された状態で、メモリセルからのデータの読み出しが行われる場合、外部アドレスＡＤＤがセレクタ８およびアドレス比較器１５に入力され、外部読み出し信号Ｒがセレクタ９に入力される。

そして、待機検知信号ＮＯＰ１、ＮＯＰ２の出力が停止された状態で、外部アドレスＡＤＤがセレクタ８に入力されると、外部アドレスＡＤＤがセレクタ８にて選択され、ロウデコーダ２およびカラムデコーダ１８に出力される。そして、外部アドレスＡＤＤがロウデコーダ２およびカラムデコーダ１８に出力されると、その外部アドレスＡＤＤで指定されるワード線ＷＬおよびビット線ＢＬ、ＢＬＢが選択され、そのワード線ＷＬで選択されるメモリセルに記憶されているデータが、その外部アドレスＡＤＤで指定されるビット線ＢＬ、ＢＬＢに読み出される。

また、待機検知信号ＮＯＰ１、ＮＯＰ２の出力が停止された状態で、外部読み出し信号Ｒがセレクタ９に入力されると、セレクタ９にて外部読み出し信号Ｒが選択され、読み出し／書き込み制御回路６に出力される。そして、リードイネーブル信号ＲＥがセンスアンプ３に出力される。すると、メモリセルからビット線ＢＬ、ＢＬＢに読み出された信号に基づいて、メモリセルに記憶されているデータが論理値０であるか論理値１であるかが判定され、セレクタ１１に出力される。

また、外部アドレスＡＤＤがアドレス比較器１５に入力されると、外部アドレスＡＤＤと内部アドレスａｄｄとが比較され、その比較結果ＣＯＭＰがセレクタ１１に出力される。そして、外部アドレスＡＤＤが内部アドレスａｄｄより老番の場合、セレクタ１１にてビット線ＢＬ側の信号が選択され、その信号が読み出しデータＤｏｕｔとして出力される。一方、外部アドレスＡＤＤが内部アドレスａｄｄより若番の場合、セレクタ１１にてビット線ＢＬＢ側の信号が選択され、その信号が読み出しデータＤｏｕｔとして出力される。

また、外部アドレスＡＤＤと内部アドレスａｄｄが等しい場合、現在の読み出しサイクルが図３の期間Ｔ１の待機サイクルと期間Ｔ２の待機サイクルの間かどうかが判断される。そして、現在の読み出しサイクルが図３の期間Ｔ１の待機サイクルと期間Ｔ２の待機サイクルの間の場合、セレクタ１１にてビット線ＢＬ側の信号が選択され、その信号が読み出しデータＤｏｕｔとして出力される。一方、現在の読み出しサイクルが図３の期間Ｔ１の待機サイクルと期間Ｔ２の待機サイクルの間でない場合、セレクタ１１にてビット線ＢＬＢ側の信号が選択され、その信号が読み出しデータＤｏｕｔとして出力される。

一方、チップイネーブル信号ＣＥにてリード状態またはライト状態が指定された状態で、メモリセルへのデータの書き込みが行われる場合、外部アドレスＡＤＤがセレクタ８およびアドレス比較器１５に入力され、外部書き込み信号Ｗがセレクタ９に入力される。また、書き込みデータＤｉｎが、セレクタ１３およびインバータ１７に入力される。

そして、待機検知信号ＮＯＰ１、ＮＯＰ２の出力が停止された状態で、外部アドレスＡＤＤがセレクタ８に入力されると、外部アドレスＡＤＤがセレクタ８にて選択され、ロウデコーダ２およびカラムデコーダ１８に出力される。そして、その外部アドレスＡＤＤで指定されるワード線ＷＬおよびビット線ＢＬ、ＢＬＢが選択される。

また、待機検知信号ＮＯＰ１、ＮＯＰ２の出力が停止された状態で、外部書き込み信号Ｗがセレクタ９に入力されると、セレクタ９にて外部書き込み信号Ｗが選択され、読み出し／書き込み制御回路６に出力される。そして、ライトイネーブル信号ＷＥがデータラッチ／書き込み制御回路４に出力される。

また、外部アドレスＡＤＤがアドレス比較器１５に入力されると、外部アドレスＡＤＤと内部アドレスａｄｄとが比較され、その比較結果ＣＯＭＰがセレクタ１３に出力される。そして、外部アドレスＡＤＤが内部アドレスａｄｄより老番の場合、セレクタ１３にて書き込みデータＤｉｎが選択され、その書き込みデータＤｉｎがセレクタ７に出力される。一方、外部アドレスＡＤＤが内部アドレスａｄｄより若番の場合、セレクタ１３にてインバータ１７の出力が選択され、書き込みデータＤｉｎを反転させたデータがセレクタ７に出力される。

そして、待機検知信号ＮＯＰ１、ＮＯＰ２の出力が停止された状態で、セレクタ１３の出力がセレクタ７に入力されると、セレクタ１３の出力がセレクタ７にて選択され、データラッチ／書き込み制御回路４に出力される。

そして、ライトイネーブル信号ＷＥがデータラッチ／書き込み制御回路４に出力されると、セレクタ１３の出力に従ってビット線ＢＬ、ＢＬＢの電位が設定される。そして、外部アドレスＡＤＤが内部アドレスａｄｄより老番の場合、書き込みデータＤｉｎがメモリセルに書き込まれ、外部アドレスＡＤＤが内部アドレスａｄｄより若番の場合、書き込みデータＤｉｎを反転させたデータがメモリセルに書き込まれる。

また、外部アドレスＡＤＤと内部アドレスａｄｄが等しい場合、現在の読み出しサイクルが図３の期間Ｔ１の待機サイクルと期間Ｔ２の待機サイクルの間かどうかが判断される。そして、現在の読み出しサイクルが図３の期間Ｔ１の待機サイクルと期間Ｔ２の待機サイクルの間の場合、書き込みデータＤｉｎを反転させたデータがメモリセルに書き込まれるとともに、ＮＯＰコントローラ１２は待機検知信号ＮＯＰ１を出力する前の待機サイクル待ち状態に移行する。一方、現在の読み出しサイクルが図３の期間Ｔ１の待機サイクルと期間Ｔ２の待機サイクルの間でない場合、書き込みデータＤｉｎを反転させたデータがメモリセルに書き込まれる。

図５は、図１の半導体記憶装置のデータ保持特性を従来例と比較して示す図である。なお、図５の縦軸は、図２の記憶ノードＡの電圧ＶＡ、図５の横軸は、図２の記憶ノードＢの電圧ＶＢを示す。
図５（ａ）において、図２の記憶ノードＡに論理値‘０’、記憶ノードＢに論理値‘１’が長期間記憶されると、ＰｃｈトランジスタＰ１がオフ、ＰｃｈトランジスタＰ２がオンの状態が長期間継続する。このため、ＰｃｈトランジスタＰ２の特性のみがＮＢＴＩによって経時劣化し、メモリセルのラッチ特性のバランスが崩れることから、シグナルノイズマージンＳＮＭが減少する。
一方、図５（ｂ）において、図２の記憶ノードＡ、Ｂの論理値が交互に反転されると、ＰｃｈトランジスタＰ１、Ｐ２が交互にオン／オフする。このため、ＰｃｈトランジスタＰ１、Ｐ２の特性のＮＢＴＩによる経時劣化を均一化することができ、メモリセルのラッチ特性のバランスを維持することが可能となることから、シグナルノイズマージンＳＮＭの減少を抑制することができる。

（第２実施形態）
図６は、本発明の第２実施形態に係るデータの反転タイミングを示すタイミングチャート、図７は、本発明の第２実施形態に係る反転データのアドレスマップを示す図である。
図６および図７において、スタンバイ状態やスリープ状態などの待機状態が連続する場合、ＮＯＰコントローラ１２から待機検知信号ＮＯＰ１、ＮＯＰ２が連続して出力される。そして、待機検知信号ＮＯＰ１が出力される期間Ｔ１１において、内部アドレスａｄｄで指定される領域からデータ‘０１００１’が読み出され、レジスタ１０に保持される。次に、待機検知信号ＮＯＰ２が出力される期間Ｔ１２において、レジスタ１０に保持されているデータ‘０１００１’がインバータ１６にて反転され、内部アドレスａｄｄで指定される領域にデータ‘１０１１０’が書き込まれる。

ここで、待機検知信号ＮＯＰ１、ＮＯＰ２が連続して出力されることにより、期間Ｔ１１、Ｔ１２の待機サイクル間でリードサイクルやライトサイクルが発生するのを防止することができる。このため、外部アドレスＡＤＤと内部アドレスａｄｄが等しいかどうかを判定する必要がなくなり、外部アドレスＡＤＤと内部アドレスａｄｄが等しいかどうかを判定する回路を不要とすることができる。

（第３実施形態）
図８は、本発明の第３実施形態に係るデータの反転タイミングを示すタイミングチャート、図９は、本発明の第３実施形態に係る反転データのアドレスマップを示す図である。
図８および図９において、ＮＯＰコントローラ１２にて待機状態が検知されると、１サイクル分の待機サイクル中にＮＯＰコントローラ１２から待機検知信号ＮＯＰ１、ＮＯＰ２が連続して出力される。そして、待機検知信号ＮＯＰ１が出力される期間Ｔ２１において、内部アドレスａｄｄで指定される領域からデータ‘０１００１’が読み出され、レジスタ１０に保持される。次に、待機検知信号ＮＯＰ２が出力される期間Ｔ２２において、レジスタ１０に保持されているデータ‘０１００１’がインバータ１６にて反転され、内部アドレスａｄｄで指定される領域にデータ‘１０１１０’というデータが書き込まれる。

ここで、待機検知信号ＮＯＰ１、ＮＯＰ２が１サイクル分の待機サイクル中に連続して出力されることにより、期間Ｔ２１、Ｔ２２の間でリードサイクルやライトサイクルが発生するのを防止することができる。このため、外部アドレスＡＤＤと内部アドレスａｄｄが等しいかどうかを判定する回路を不要とすることができる。

なお、上述した実施形態では、反転書き込み動作がアドレス単位で実行されるごとに内部アドレスａｄｄをインクリメントすることにより、若番アドレスから老番アドレスに向かって反転済み領域Ｒ１を生成する方法について説明したが、反転書き込み動作がアドレス単位で実行されるごとに内部アドレスａｄｄをデクリメントすることにより、老番アドレスから若番アドレスに向かって反転済み領域Ｒ１を生成するようにしてもよい。

また、上述した実施形態では、待機状態が指定されるごとに反転書き込み動作を起動する方法について説明したが、必ずしも全てのサイクルの待機状態において反転書き込み動作を起動しなくてもよく、反転書き込み動作が起動される期間をタイマなどで設定してもよい。

１メモリセルアレイ、２ロウデコーダ、３センスアンプ、４データラッチ／書き込み制御回路、５アドレスラッチ回路、６読み出し／書き込み制御回路、７〜９、１１、１３セレクタ、１０レジスタ、１２ＮＯＰコントローラ、１４アドレスカウンタ、１５アドレス比較器、１６、１７インバータ、１８カラムデコーダ、ＷＬワード線、ＢＬ、ＢＬＢビット線、Ｐ１、Ｐ２Ｐチャンネル電界効果トランジスタ、Ｎ１〜Ｎ４Ｎチャンネル電界効果トランジスタ

Claims

メモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルに記憶されたデータを反転させて前記メモリセルに書き込む動作をアドレス単位で実行する反転書き込み回路と、
前記反転書き込み回路にて反転書き込み動作が実行されるごとに内部アドレスをインクリメントまたはデクリメントするアドレスカウンタと、
前記アドレスカウンタにて指定される内部アドレスに基づいて、前記反転書き込み回路にて反転書き込み動作が実行されるメモリセルを選択するデコーダとを備えることを特徴とする半導体記憶装置。
前記反転書き込み回路による反転書き込み動作を待機サイクル中に行わせるＮＯＰコントローラを備え、
前記アドレスカウンタは、前記ＮＯＰコントローラによる待機サイクルの検知結果に基づいて、前記内部アドレスをインクリメントまたはデクリメントすることを特徴とする請求項１に記載の半導体記憶装置。
読み出しサイクルにおける外部アドレスと前記内部アドレスとの比較結果に基づいて、前記外部アドレスにて指定されるメモリセルから読み出されたデータを反転させて出力させるかどうかを指示するとともに、書き込みサイクルにおける外部アドレスと前記内部アドレスとの比較結果に基づいて、前記外部アドレスにて指定されるメモリセルに書き込まれるデータを反転させるかどうかを指示するアドレス比較器をさらに備えることを特徴とする請求項２に記載の半導体記憶装置。
前記ＮＯＰコントローラは、第１の待機サイクル中に前記メモリセルに記憶されたデータを読み出すように指示し、前記第１の待機サイクルの次の第２の待機サイクル中に前記データを反転させて前記メモリセルに書き込むように指示することを特徴とする請求項２または３に記載の半導体記憶装置。
前記ＮＯＰコントローラは、１サイクル分の待機サイクル中に前記メモリセルに記憶されたデータを読み出させるとともに、前記データを反転させて前記メモリセルに書き込むように指示することを特徴とする請求項２または３に記載の半導体記憶装置。