JP2012160249A - 負バイアス温度不安定性に耐性のあるラッチングセンスアンプを有するメモリおよび関連する方法 - Google Patents
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Abstract
【解決手段】集積回路は、OTPメモリセルと、第1および第2ビット線を介してメモリセルに接続されたセンスアンプ20とを備える。センスアンプは、ラッチを提供するために交差結合第1および第2インバータを備える。第1インバータは、第1ビット線に亘ってメモリセルによって提供された第1データ信号に応答する。第2インバータは、第2ビット線に亘ってメモリセルによって提供された第2データ信号に応答する。第1NBTI補償トランジスタ38は、ソース電極、ドレイン電極、および第1データ信号に応答する第1論理に接続されたゲート電極を備える。第2NBTI補償トランジスタ40は、ソース電極、ドレイン電極、および第2データ信号に応答する第2論理に接続されたゲート電極を備える。
【選択図】図2
Description
る。
本発明を実現する装置は、ほとんどの部分において当業者に知られた電子部品と電子回路によって構成されている。したがって本発明の基本的な概念の理解のためと、本発明の教示を分かりにくくすることを防ぐために、回路の詳細は、上記説明に必要であると考えられるよりも多くは説明されていない。
前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
特に明記しない限り、「第1」及び「第2」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従ってこれらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
Claims (20)
- 集積回路であって、前記集積回路は、
メモリセルと、
第1および第2ビット線を介して前記メモリセルに接続されるセンスアンプと
を備え、
前記センスアンプは、
前記第1ビット線を亘って前記メモリセルによって供給された第1データ信号に応答する第1インバータと、
前記第2ビット線を亘って前記メモリセルによって供給された第2データ信号に応答する第2インバータであって、前記第2インバータは、前記第1インバータと交差結合される、第2インバータと、
第1負バイアス温度不安定性補償トランジスタであって、前記第1負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極、前記第1インバータのソース電極に接続されたドレイン電極、前記第1データ信号または前記第2データ信号の1つに応答する第1論理に接続されたゲート電極を備える、第1負バイアス温度不安定性補償トランジスタと、
第2NBTI補償トランジスタであって、前記第2NBTI補償トランジスタは、基準電圧に接続されたソース電極と、前記第2インバータのソース電極に接続されたドレイン電極と、前記第1データ信号または前記第2データ信号の1つに応答する第2論理に接続されたゲート電極であって、前記第2データ信号は前記第位置データ信号の論理相補信号である、第2データ信号と、を備える、第2NBTI補償トランジスタと
を備える、集積回路。 - 前記センスアンプはさらに、平衡トランジスタを備え、
前記平衡トランジスタは、前記第1負バイアス温度不安定性補償トランジスタのドレイン電極および前記第1インバータのソース電極に接続された第1ソース電極および第1ドレイン電極それぞれと、前記第2負バイアス温度不安定性補償トランジスタのドレイン電極および前記第2インバータのソース電極に接続された第2ソース電極および第2ドレイン電極それぞれと、イネーブル信号を受信するように接続されたゲート電極とを備える、
請求項1記載の集積回路。 - 前記センスアンプのホールドモードの間、前記平衡トランジスタはオンである、
請求項2記載の集積回路。 - 前記センスアンプのセンスモードの間、前記平衡トランジスタはオフである、
請求項2記載の集積回路。 - 第1負バイアス温度不安定性補償トランジスタおよび前記第2負バイアス温度不安定性補償トランジスタはそれぞれ、Pチャネルトランジスタである、
請求項2記載の集積回路。 - 前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項1記載の集積回路。 - 前記メモリセルは、前記第1および第2ビット線に接続された複数のメモリセルの1つである、
請求項1記載の集積回路。 - 前記集積回路はさらに、供給電圧バイアス回路を備え、
前記供給電圧バイアス回路は、
前記センスアンプの供給電圧に接続されたソース電極と、前記第1負バイアス温度不安定性補償トランジスタのソース電極および前記第2負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える第1供給電圧バイアストランジスタと、
前記センスアンプの供給電圧に接続されたソース電極と、前記第1負バイアス温度不安定性補償トランジスタのソース電極および前記第2負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極とを有する第2供給電圧バイアストランジスタと
を備え、
前記第2供給電圧バイアストランジスタは、前記第1および第2供給電圧バイアストランジスタのドレイン電極に接続されたゲート電極を備える、
請求項1記載の集積回路。 - センス増幅回路であって、前記センス増幅回路は、
第1トランジスタおよび第2トランジスタを備える第1インバータであって、前記第1トランジスタは、ソース電極と、第1データノードに接続されたドレイン電極と、第2データノードに接続されたゲート電極とを備え、前記第2トランジスタは、前記第1データノードに接続されたドレイン電極と、ソース電極と、前記第1トランジスタのゲート電極に接続されたゲート電極とを備える、第1インバータと;
第3トランジスタおよび第4トランジスタを備える第2インバータであって、前記第3トランジスタは、前記第1トランジスタの前記ソース電極に接続されたソース電極と、前記第2データノードに接続されたドレイン電極と、前記第1データノードに接続されたゲート電極とを備え、前記第4トランジスタは、前記第2データノードに接続されたドレイン電極と、前記第2トランジスタの前記ソース電極に接続されたソース電極と、前記第3トランジスタのゲート電極に接続されたゲート電極とを備える、第2インバータと;
基準電圧に接続されたソース電極と、前記第1トランジスタの前記ソース電極に接続されたドレイン電極と、ゲート電極とを備える第1負バイアス温度不安定性補償トランジスタと;
前記基準電圧に接続されたソース電極と、前記第3トランジスタのソース電極に接続されたドレイン電極と、前記第1負バイアス温度不安定性補償トランジスタに接続されたドレイン電極と、ゲート電極とを備える第2負バイアス温度不安定性補償トランジスタと;
前記第1データノードに接続された出力と前記第1負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第1論理であって、前記第1論理は、前記第1データノードとイネーブル信号とによって供給された第1信号に応答する、第1論理と;
前記第2データノードに接続された入力と前記第2負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第2論理であって、前記第2論理は、前記第2データノードとイネーブル信号とによって供給された第2信号に応答する、第2論理と
を備える、センス増幅回路。 - 前記第1論理は、論理ハイイネーブル信号に応答して、前記第1負バイアス温度不安定性補償トランジスタの前記ゲートに前記第1データノードを接続するように構成され、
前記第1論理は、論理ローイネーブル信号に応答して、前記第1負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位を接続するように構成され、
前記第2論理は、前記論理ハイイネーブル信号に応答して、前記第2負バイアス温度不安定性補償トランジスタの前記ゲートに前記第2データノードを接続するように構成され、
前記第2論理は、前記論理ローイネーブル信号に応答して、前記第1負バイアス温度不安定性補償トランジスタに前記接地電位を接続するように構成される、
請求項9記載のセンス増幅回路。 - 第2データ信号は、第1データ信号の論理相補信号である、
請求項9記載のセンス増幅回路。 - 前記センス増幅回路はさらに、平衡トランジスタを備え、前記平衡トランジスタは、
前記第1負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第1トランジスタの前記ソース電極とに接続された第1ソース/ドレイン電極と;
前記第2負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第3トランジスタの前記ソース電極とに接続された第2ソース/ドレイン電極と;
前記イネーブル信号の論理相補信号を受信するように接続されたゲート電極であって、前記平衡トランジスタは、前記第1負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第1トランジスタの前記ソース電極とを、前記第2負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第3トランジスタの前記ソース電極とに接続する、ゲート電極と
を備える、
請求項9記載のセンス増幅回路。 - 前記第1と前記第2負バイアス温度不安定性補償トランジスタはそれぞれ、Pチャネルトランジスタである、
請求項9記載のセンス増幅回路。 - 前記第1トランジスタと前記第3トランジスタはそれぞれ、Pチャネルトランジスタである、
請求項13記載のセンス増幅回路。 - 前記センス増幅回路はさらに、
メモリセルに接続された第1ビット線と;
前記メモリセルに接続された第2ビット線と
を備え、
前記第1信号は、前記第1ビット線に亘って前記メモリセルによって供給されたデータ信号に応答し、
前記第2信号は、前記第2ビット線に亘って前記メモリセルによって供給された前記データ信号の論理相補信号に応答する、
請求項9記載のセンス増幅回路。 - 前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項15記載のセンス増幅回路。 - 前記メモリセルは、前記第1および前記第2ビット線に接続された複数のメモリセルの1つである、
請求項15記載のセンス増幅回路。 - センスアンプにおける負バイアス温度不安定性(NBTI)を補償するための補償方法であって、前記補償方法は、
ラッチにおける相当する第1および第2インバータ回路を用いて第1および第2データ信号を格納する格納工程であって、前記第1インバータ回路の供給電圧経路は、第1負バイアス温度不安定性補償トランジスタのドレインに接続され、前記第2インバータ回路の供給電圧経路は、第2負バイアス温度不安定性補償トランジスタのドレインに接続される、格納工程と;
前記ラッチがホールド状態である時、前記第1負バイアス温度不安定性補償トランジスタのゲートを前記第1インバータ回路のデータノードに接続し、前記第2負バイアス温度不安定性補償トランジスタの前記ゲートを前記第2インバータ回路のデータノードに接続する第1接続工程と;
前記ラッチがセンス状態である時、前記第1負バイアス温度不安定性補償トランジスタの前記ゲートおよび前記第2負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位に接続する第2接続工程と
を有する、補償方法。 - 前記補償方法はさらに、
前記ラッチがホールド状態である時、前記第1および第2負バイアス温度不安定性補償トランジスタを接続する平衡デバイスをイネーブルする工程と;
前記ラッチがセンス状態である時、前記平衡デバイスをディスエーブルする工程と
を有する、
請求項18記載の補償方法。 - 前記補償方法はさらに、
ワンタイムプログラマブルメモリセルから前記第1および第2データ信号を与える工程を有する、
請求項18記載の補償方法。
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