WO2017143573A1 - 一种脉冲产生装置 - Google Patents

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袁剑敏
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深圳华盛昌机械实业有限公司
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Definitions

  • the present invention belongs to the field of ranging, and in particular, to a pulse generating device.
  • the existing pulse usually generates a pulse through software and is directly outputted by the data output end of the single chip microcomputer, so the period of the pulse is an integer multiple of the crystal oscillator period in the peripheral circuit of the single chip microcomputer, and is affected by the crystal oscillator frequency in the peripheral circuit of the single chip microcomputer.
  • the width of the pulse is too large.
  • the data output terminal of the microcontroller is weak, the current of the pulse is small.
  • the prior art has a technical problem that the width of the generated pulse is too large and the current is small.
  • the present invention provides a pulse generating apparatus for solving the problems of excessively large widths and small currents of pulses generated in the prior art.
  • the present invention is achieved by a pulse generating apparatus, the pulse generating apparatus comprising a level generating module, a level converting module, and a pulse generating module;
  • the first input end of the pulse generating module and the input end of the level converting module are both connected to an output end of the level generating module, and an output end of the level converting module and the pulse generating The second input of the module is connected;
  • the level generation module generates a first level according to the input trigger level, and the level conversion module inverts and delays the first level to generate a second level, the pulse generation A module generates a pulse based on the first level and the second level.
  • the pulse generating device includes a level generating module, a level converting module, and a pulse generating module;
  • the input trigger level generates a first level
  • the level conversion module inverts and delays the first level to generate a second level
  • the pulse generation module generates a pulse according to the first level and the second level
  • the data output terminal outputs a pulse, but flips and delays the first level to generate a second level, and then generates a pulse through the first level and the second level, which is no longer limited by the frequency of the peripheral circuit of the single chip microcomputer and the microcontroller.
  • Limitation of driving capability at the data output increasing the current intensity of the pulse and reducing the width of the pulse
  • FIG. 1 is a block diagram of a pulse generating apparatus according to an embodiment of the present invention.
  • FIG. 2 is a schematic circuit structural diagram of a pulse generating apparatus according to an embodiment of the present invention.
  • FIG. 3 is a schematic structural diagram of another example of a pulse generating apparatus according to an embodiment of the present invention.
  • FIG. 1 shows a module structure of a pulse generating apparatus according to an embodiment of the present invention. For convenience of description, only parts related to the embodiment of the present invention are shown, which are described in detail as follows:
  • the pulse generating device includes a level generating module 01, a level converting module 02, and a pulse generating module 03.
  • the first input end of the pulse generating module 03 and the input end of the level converting module 02 are both connected to the output end of the level generating module 01, and the output end of the level converting module 02 and the pulse generating module 03 Two input connections.
  • the level generating module 01 generates a first level according to the input trigger level, and the level converting module 02 inverts and delays the first level to generate a second level, the pulse The generation module 03 generates a pulse based on the first level and the second level.
  • the level generating module 01 is configured to invert the trigger falling edge level of the input of the single chip to obtain a rising edge level, and the rising edge level can be generated by the NAND gate to have a large current at the rising edge level. .
  • the level conversion module 02 inverts and delays the first level to generate the second level process, which may specifically be to first flip the first level, and then to the first level after the flipping. Delaying to generate a second level; the level conversion module 02 inverting and delaying the first level to generate the second level may also specifically delay the first level, and then delay The subsequent first level is flipped to generate a second level.
  • FIG. 2 shows an example circuit structure of a pulse generating apparatus according to an embodiment of the present invention. For convenience of description, only parts related to the embodiment of the present invention are shown, which are described in detail as follows:
  • the level generation module 01 is a first NAND gate Ul.
  • the first input end of the first NAND gate U1 and the second input end of the first NAND gate U1 are input ends of the level generating module 01, and the output end of the first NAND gate U1 is a level generating module.
  • the level conversion module 02 includes a digital potentiometer U2, a second NAND gate U3, and a first capacitor Cl.
  • the first end of the digital potentiometer U2 is the input end of the level conversion module 02, the second end of the digital potentiometer U2 and the first end of the first capacitor C1, and the first input end of the second NAND gate U3
  • the second input end of the second NAND gate U3 is connected to the second input end of the second NAND gate U3.
  • the output end of the second NAND gate U3 is the output end of the level conversion module 02, and the second end of the first capacitor C1 is connected to the power ground.
  • the pulse generation module 03 includes a third NAND gate U4 and a fourth NAND gate U5.
  • the first end of the third NAND gate U4 is the first input end of the pulse generating module 03, and the second end of the third NAND gate U4 is the second input end of the pulse generating module 03, the third NAND gate
  • the output of U4 is connected to the first input of fourth NAND gate U5 and the second input of fourth NAND gate U5, and the output of fourth NAND gate U5 is the output of pulse generation module 03.
  • the first NAND gate U1 generates a first rising edge level according to the input trigger falling edge level, because the charge of the first capacitor C1 accumulates, the input of the second NAND gate U3 The terminal receives a delayed second rising edge level, and the delayed second rising edge level is inverted by the second NAND gate U3 to obtain a delayed falling edge level, and the third NAND gate U4 is extended.
  • a falling edge level and a first rising edge level output a negative pulse
  • the negative pulse is input to the input of the fourth NAND gate U5
  • the fourth NAND gate U5 outputs a Positive pulse
  • the delay of the second rising edge level is determined by the resistance of the digital potentiometer, so the pulse width of the positive pulse is also determined by the resistance of the digital potentiometer, and the pulse width of the pulse can be adjusted as needed.
  • the first NAND gate U1, the second NAND gate U3, the third NAND gate U4, and the fourth NAND gate U5 of the pulse generating device may be integrated in one four channel.
  • the digital potentiometer U2 can employ the digital potentiometer chip U6.
  • the power supply terminal VCC of the four-channel NAND gate U7 is connected to the power terminal VDD of the digital potentiometer chip U6, the first terminal of the fourth capacitor C4, and the first power source VBB, and the address terminal ADDR of the digital potentiometer chip U6.
  • the clock terminal SCL of the digital potentiometer chip U6, the data terminal SDA of the digital potentiometer chip U6, and the reset terminal RESET of the digital potentiometer chip U6 together constitute the control terminal of the digital potentiometer chip U6, and the external capacitor of the digital potentiometer chip U6
  • the terminal EXP_CAP is connected to the first end of the second capacitor C2, the signal input terminal A of the digital potentiometer chip U6 and the first channel output terminal 1Y of the four-channel NAND gate U7 and the fourth channel second of the four-channel NAND gate U7.
  • Input terminal 4B is connected, signal output terminal W of digital potentiometer chip U6 and second channel first input terminal 2A of four-channel NAND gate U7 and second channel second input terminal 2B and third of four-channel NAND gate U7
  • the first end of the capacitor C3 is connected, the first input 1A of the first channel of the four-channel NAND gate U7 and the first input 1B of the four-channel NAND gate U7 are the input ends of the pulse generating device.
  • the second channel output terminal 2Y of the channel NAND gate U7 is connected to the fourth channel first input terminal 4A of the four-channel NAND gate U7, and the fourth channel output terminal 4Y and the four-channel NAND gate U7 of the four-channel NAND gate U7.
  • the third channel first input terminal 3A is connected to the fourth channel second input terminal 3B of the four-channel NAND gate U7, and the third channel output terminal 3Y of the four-channel NAND gate U7 is the output terminal of the pulse generating device,
  • the ground terminal of the non-door U7 is connected to the power ground.
  • the address terminal ADDR of the digital potentiometer chip U6 is used for receiving the address signal
  • the clock terminal SCL of the digital potentiometer chip U6 is used for receiving the chirp clock signal
  • the data terminal SDA of the digital potentiometer chip U6 is used for receiving the data signal.
  • the reset terminal RESET of the digital potentiometer chip U6 is used to receive a reset signal.
  • the control terminal of the digital potentiometer chip U6 receives the control signal, and the digital potentiometer chip U6 outputs the corresponding resistor according to the control signal.
  • the pulse generation device of the embodiment of the present invention includes a level generation module, a level conversion module, and a pulse generation module; the level generation module generates a first level according to the input trigger level, and the level conversion The module inverts and delays the first level to generate a second level, and the pulse generation module is based on the first Leveling the second level to generate a pulse; instead of outputting a pulse through the data output terminal of the single chip microcomputer, the first level is flipped and delayed to generate a second level, and then the pulse is generated by the first level and the second level, It is limited by the frequency limit of the peripheral circuit of the single chip microcomputer and the driving capability of the data output terminal of the single chip microcomputer, which improves the current intensity of the pulse and reduces the pulse width.

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  • Manipulation Of Pulses (AREA)

Abstract

一种脉冲产生装置，属于测距领域，包括电平生成模块(01)、电平转换模块(02)以及脉冲生成模块(03)；电平生成模块(01)根据输入的触发电平生成第一电平，电平转换模块(02)对第一电平进行翻转和延时以生成第二电平，脉冲生成模块(03)根据第一电平和第二电平生成脉冲。通过所述脉冲产生装置，提高了脉冲的电流强度和减小了脉冲的宽度。

Description

发明名称：一种脉冲产生装置
技术领域
[0001] 本发明属于测距领域， 尤其涉及一种脉冲产生装置。
背景技术
[0002] 现有脉冲通常通过软件产生一个脉冲并由单片机的数据输出端直接输出， 故该 脉冲的周期为单片机外围电路中的晶振周期的整数倍， 受单片机外围电路中的 晶振频率的影响， 脉冲的宽度过大。 此外， 由于单片机的数据输出端驱动能力 较弱， 导致脉冲的电流较小。 综上所述， 现有技术存在产生的脉冲的宽度过大 和电流较小的技术问题。
技术问题
[0003] 本发明提供了一种脉冲产生装置， 旨在解决现有技术所存在的产生的脉冲的宽 度过大和电流较小的问题。
问题的解决方案
技术解决方案
[0004] 本发明是这样实现的， 一种脉冲产生装置， 所述脉冲产生装置包括电平生成模 块、 电平转换模块以及脉冲生成模块；
[0005] 所述脉冲生成模块的第一输入端和所述电平转换模块的输入端均与所述电平生 成模块的输出端连接， 所述电平转换模块的输出端与所述脉冲生成模块的第二 输入端连接；
[0006] 所述电平生成模块根据输入的触发电平生成第一电平， 所述电平转换模块对所 述第一电平进行翻转和延吋以生成第二电平， 所述脉冲生成模块根据所述第一 电平和所述第二电平生成脉冲。
发明的有益效果
有益效果
[0007] 本发明提供的技术发明带来的有益效果是： 从上述本发明可知， 由于脉冲产生 装置包括电平生成模块、 电平转换模块以及脉冲生成模块； 电平生成模块根据 输入的触发电平生成第一电平， 电平转换模块对第一电平进行翻转和延吋以生 成第二电平， 脉冲生成模块根据第一电平和第二电平生成脉冲； 无需通过单片 机的数据输出端输出脉冲， 而是对第一电平进行翻转和延吋以生成第二电平再 通过第一电平和第二电平生成脉冲， 不再受单片机外围电路的频率限制和单片 机的数据输出端的驱动能力限制， 提高了脉冲的电流强度和减小了脉冲的宽度 对附图的简要说明
附图说明
[0008] 为了更清楚地说明本发明实施例中的技术发明， 下面将对实施例描述中所需要 使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一 些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还 可以根据这些附图获得其他的附图。
[0009] 图 1为本发明实施例提供的脉冲产生装置的模块结构图；
[0010] 图 2为本发明实施例提供的脉冲产生装置的一种示例电路结构图；
[0011] 图 3为本发明实施例提供的脉冲产生装置的另一种示例电路结构图。
本发明的实施方式
[0012] 为使本发明的目的、 技术发明和优点更加清楚， 下面将结合附图对本发明实施 方式作进一步地详细描述。
[0013] 图 1示出了本发明实施例提供的脉冲产生装置的模块结构， 为了便于说明， 仅 示出了与本发明实施例相关的部分， 详述如下：
[0014] 脉冲产生装置包括电平生成模块 01、 电平转换模块 02以及脉冲生成模块 03。
[0015] 其中， 脉冲生成模块 03的第一输入端和电平转换模块 02的输入端均与电平生成 模块 01的输出端连接， 电平转换模块 02的输出端与脉冲生成模块 03的第二输入 端连接。
[0016] 在上述脉冲产生装置中， 电平生成模块 01根据输入的触发电平生成第一电平， 电平转换模块 02对第一电平进行翻转和延吋以生成第二电平， 脉冲生成模块 03 根据第一电平和第二电平生成脉冲。 [0017] 具体实施中， 电平生成模块 01用于对单片机输入的触发下降沿电平翻转得到上 升沿电平， 上升沿电平可由与非门生成以使上升沿电平具有较大的电流。
[0018] 具体实施中， 电平转换模块 02对第一电平进行翻转和延吋以生成第二电平过程 可以具体为先对第一电平进行翻转， 再对翻转后的第一电平进行延吋以生成第 二电平； 电平转换模块 02对第一电平进行翻转和延吋以生成第二电平过程还可 以具体为先对第一电平进行延吋， 再对延吋后的第一电平进行翻转以生成第二 电平。
[0019] 图 2示出了本发明实施例提供的脉冲产生装置的一种示例电路结构， 为了便于 说明， 仅示出了与本发明实施例相关的部分， 详述如下：
[0020] 电平生成模块 01为第一与非门 Ul。
[0021] 第一与非门 U1的第一输入端和第一与非门 U1的第二输入端为电平生成模块 01 的输入端， 第一与非门 U1的输出端为电平生成模块 01的输出端。
[0022] 电平转换模块 02包括数字电位器 U2、 第二与非门 U3以及第一电容 Cl。
[0023] 数字电位器 U2的第一端为电平转换模块 02的输入端， 数字电位器 U2的第二端 与第一电容 C1的第一端、 第二与非门 U3的第一输入端以及第二与非门 U3的第二 输入端连接， 第二与非门 U3的输出端为电平转换模块 02的输出端， 第一电容 C1 的第二端与电源地连接。
[0024] 脉冲生成模块 03包括第三与非门 U4和第四与非门 U5。
[0025] 第三与非门 U4的第一端为脉冲生成模块 03的第一输入端， 第三与非门 U4的第 二端为脉冲生成模块 03的第二输入端， 第三与非门 U4的输出端与第四与非门 U5 的第一输入端和第四与非门 U5的第二输入端连接， 第四与非门 U5的输出端为脉 冲生成模块 03的输出端。
[0026] 以下结合工作原理对图 3所示的脉冲产生装置作进一步说明：
[0027] 在具体实施过程中， 第一与非门 U1根据输入的触发下降沿电平生成第一上升沿 电平， 因第一电容 C1的电荷累积吋间， 第二与非门 U3的输入端接收到一个延吋 的第二上升沿电平， 延吋的第二上升沿电平经第二与非门 U3翻转后得到一个延 吋的下降沿电平， 第三与非门 U4根据延吋的下降沿电平和第一上升沿电平输出 一个负脉冲， 该负脉冲输入到第四与非门 U5的输入端， 第四与非门 U5输出一个 正脉冲， 其中， 第二上升沿电平的延吋吋间由数字电位器的电阻决定， 所以正 脉冲的脉宽也由数字电位器的电阻决定， 实现了可根据需要调节脉冲的脉宽。
[0028] 具体实施中， 如图 3所示， 脉冲产生装置的第一与非门 Ul、 第二与非门 U3、 第 三与非门 U4与第四与非门 U5可集成在一个四通道与非门 U7中， 数字电位器 U2可 采用数字电位器芯片 U6。
[0029] 其中， 四通道与非门 U7的电源端 VCC与数字电位器芯片 U6的电源端 VDD、 第 四电容 C4的第一端以及第一电源 VBB连接， 数字电位器芯片 U6的地址端 ADDR 、 数字电位器芯片 U6的吋钟端 SCL、 数字电位器芯片 U6的数据端 SDA以及数字 电位器芯片 U6的复位端 RESET共同构成数字电位器芯片 U6的控制端， 数字电位 器芯片 U6的外接电容端 EXP_CAP与第二电容 C2的第一端连接， 数字电位器芯片 U6的信号输入端 A与四通道与非门 U7的第一通道输出端 1Y和四通道与非门 U7的 第四通道第二输入端 4B连接， 数字电位器芯片 U6的信号输出端 W与四通道与非 门 U7的第二通道第一输入端 2A和四通道与非门 U7的第二通道第二输入端 2B和第 三电容 C3的第一端连接， 四通道与非门 U7的第一通道第一输入端 1A和四通道与 非门 U7的第一通道第二输入端 1B为、 脉冲产生装置的输入端， 四通道与非门 U7 的第二通道输出端 2Y与四通道与非门 U7的第四通道第一输入端 4A连接， 四通道 与非门 U7的第四通道输出端 4Y与四通道与非门 U7的第三通道第一输入端 3A和四 通道与非门 U7的第三通道第二输入端 3B连接， 四通道与非门 U7的第三通道输出 端 3Y为脉冲产生装置的输输出端， 数字电位器芯片 U6的接地端 GND、 数字电位 器芯片 U6的电源负极端 VSS、 第二电容 C2的第二端、 第四电容 C4的第二端、 第 三电容 C3的第二端以及四通道与非门 U7的接地端共接于电源地。
[0030] 数字电位器芯片 U6的地址端 ADDR用于接收地址信号， 数字电位器芯片 U6的 吋钟端 SCL用于接收吋钟信号， 数字电位器芯片 U6的数据端 SDA用于接收数据 信号， 数字电位器芯片 U6的复位端 RESET用于接收复位信号。 数字电位器芯片 U6的控制端接收控制信号， 数字电位器芯片 U6根据控制信号输出相应的电阻。
[0031] 综上所述， 本发明实施例通过脉冲产生装置包括电平生成模块、 电平转换模块 以及脉冲生成模块； 电平生成模块根据输入的触发电平生成第一电平， 电平转 换模块对第一电平进行翻转和延吋以生成第二电平， 脉冲生成模块根据第一电 平和第二电平生成脉冲； 无需通过单片机的数据输出端输出脉冲， 而是对第一 电平进行翻转和延吋以生成第二电平再通过第一电平和第二电平生成脉冲， 不 再受单片机外围电路的频率限制和单片机的数据输出端的驱动能力限制， 提高 了脉冲的电流强度和减小了脉冲的宽度。
以上所述仅为本发明的较佳实施例， 并不用以限制本发明， 凡在本发明的精神 和原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护 范围之内。

Claims

权利要求书
[权利要求 1] 一种脉冲产生装置， 其特征在于， 所述脉冲产生装置包括电平生成模 块、 电平转换模块以及脉冲生成模块；
所述脉冲生成模块的第一输入端和所述电平转换模块的输入端均与所 述电平生成模块的输出端连接， 所述电平转换模块的输出端与所述脉 冲生成模块的第二输入端连接；
所述电平生成模块根据输入的触发电平生成第一电平， 所述电平转换 模块对所述第一电平进行翻转和延吋以生成第二电平， 所述脉冲生成 模块根据所述第一电平和所述第二电平生成脉冲。
[权利要求 2] 如权利要求 1所述的脉冲产生装置， 其特征在于， 所述电平生成模块 为第一与非门； 所述第一与非门的第一输入端和所述第一与非门的第二输入端为所述 电平生成模块的输入端， 所述第一与非门输出端为所述电平生成模块 的输出端。
[权利要求 3] 如权利要求 1所述的脉冲产生装置， 其特征在于， 所述电平转换模块 包括数字电位器、 第二与非门以及第一电容；
所述数字电位器的第一端为所述电平转换模块的输入端， 所述数字电 位器的第二端与所述第一电容的第一端、 所述第二与非门的第一输入 端以及所述第二与非门的第二输入端连接， 所述第二与非门的输出端 为所述电平转换模块的输出端， 所述第一电容的第二端与电源地连接
[权利要求 4] 如权利要求 1所述的脉冲产生装置， 其特征在于， 所述脉冲生成模块 包括第三与非门和第四与非门；
所述第三与非门的第一端为所述脉冲生成模块的第一输入端， 所述第 三与非门的第二端为所述脉冲生成模块的第二输入端， 所述第三与非 门的输出端与所述第四与非门的第一输入端和所述第四与非门的第二 输入端连接， 所述第四与非门的输出端为所述脉冲生成模块的输出端
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