KR20130050853A - 초기화신호 생성회로를 포함하는 반도체 메모리 장치 - Google Patents

초기화신호 생성회로를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

초기화신호 생성회로를 포함하는 반도체 메모리 장치는 초기화모드에 진입하여 플래그신호에 응답하여 상기 초기화모드 중 오트리프레시동작 구간 동안 인에이블되는 초기화신호를 생성하는 초기화신호출력부와 상기 플래그신호 및 오토리프레시신호에 응답하여 상기 오토리프레시신호의 주기와 동일한 주기를 갖는 전치리프레시신호 및 리프레시카운팅신호를 생성하는 리프레시 신호생성부 및 상기 리프레시카운팅신호에 응답하여 카운팅신호를 카운팅하되, 상기 카운팅신호의 조합이 기 설정된 조합이 되는 시점 이후 상기 리프레시카운팅신호의 펄스폭 만큼 지연되어 인에이블되는 카운팅초기화신호를 생성하는 카운터부를 포함한다.

Description

초기화신호 생성회로를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE COMPRISING INITIALIZATION SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 초기화 동작을 안정적으로 할 수 있도록 한 초기화신호 생성회로를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 동작을 시작하기 위해서는 내부의 설정값들이 초기값으로 유지되어 있어야만 정상적인 동작이 가능해진다. 따라서, 반도체 메모리 장치의 동작을 시작하기 위한 초기화(리셋)동작은 매우 중요한 의미를 갖는다.
반도체 메모리 장치와 같이 많은 기능을 포함하고 있는 칩들은 올바른 동작을 위해서 초기 조건이 정해져 있어야 하는 회로를 다수 구비하고 있으며, 초기화(리셋)동작은 칩이 동작하기 전에 이루어져야 하는데, 일반적으로 초기화모드에 진입하여 카운팅동작에 의한 오토리프레시 동작을 반복 수행하여 레지스터나 메모리 셀 영역 등을 초기화한다.
오토리프레시 동작은 오토리프레시신호(AREF)에 따라 반도체 메모리 장치의 메모리셀과 같은 회로의 리키지전류에 의한 손실(LOSS)을 보상하는 동작이다. 이와 같은 초기화모드에서는 반도체 메모리 장치의 정상동작이 수행되지 않게 되며, 반도체 메모리 장치가 정상동작을 수행하기 위해서는 초기화모드의 종료시점을 알기 위한 스크린방법이 필요하다.
이러한 초기화모드의 종료시점을 스크린하는 방법으로는 반도체 메모리 장치의 DQ패드를 통하여 초기화모드가 종료되는 시점에 레벨천이되는 초기화신호(DAI:Device Auto Initialization)의 레벨을 감지하여 초기화모드의 종료시점을 스크린하게 된다.
한편, JEDEC(Joint Electron Device Engineering Counsil)에서는 반도체 메모리 장치의 스펙(specification)에 따라 초기화(리셋)동작의 수행시간을 정하고 있는데 LPDDR2의 반도체 메모리 장치의 경우 초기화동작 시간을 최대 10us로 이내로 규정하고 있다. 따라서, LPDDR2의 경우 초기화(리셋)동작은 10us 이내에 종료되어야만 한다.
이와 같은 반도체 메모리 장치의 초기화 동작을 도 1을 참고하여 초기화모드에서 오토리프레시 동작이 6번 반복수행되고 PVT특성변화에 따라 내부신호 중 초기화신호를 디스에이블시키는 신호의 펄스 폭이 변화되는 경우를 예를 들어 설명하면 다음과 같다.
우선, 반도체 메모리 장치가 초기화 모드에 진입하여 외부로부터 공급되는 전원전압이 목표레벨에 도달하는 파워업구간 이후 파워업신호(PWRUP)는 로직하이레벨로 인에이블된다. 그리고, 파워업구간 이후 외부로부터 리셋신호(RESET)가 입력되면 플래그신호(RS_FLAG)가 로직하이레벨로 인에이블되어 초기화신호(DAI)가 로직하이레벨로 인에이블된다.
다음으로, 플래그신호(RS_FLAG)에 응답하여 전치리프레시신호(AREF_PRE)의 첫번째 펄스가 생성되고, 전치리프레시신호(AREF_PRE)의 두 번째 펄스부터는 오토리프래시신호(AREF)의 폴링엣지에 응답하여 생성된다. 그리고, 전치리프레시신호(AREF_PRE)와 동일한 주기를 갖는 리프레시초기화신호(INIT_AREF) 및 리프레시카운팅신호(AREF_CNT)가 생성된다.
다음으로, 리프레시카운팅신호(AREF_CNT)에 따라 오토리프레시 동작을 6번 수행하기위한 카운팅신호(CNT<1:3>)가 카운팅되어 기 설정된 조합이 된 이후 t0시점에 카운팅동작을 종료시키는 카운팅초기화신호(INIT_CNT)가 인에이블된다.
여기서, 카운팅신호(CNT<1:3>)가 기 설정된 조합인 경우는 카운팅동작이 6번 수행되어 카운팅신호(CNT<1:3>)가 'L,H,H' 조합으로 설정되는 것을 말하며, 카운팅신호(CNT<1:3>) 'L,H,H'는 제1 카운팅신호(CNT<1>)가 'L'이고, 제2 카운팅신호(CNT<2>)가 'H'이며, 제3 카운팅신호(CNT<3>)가 'H'임을 의미한다.
초기화신호(DAI)는 전치리프레시신호(AREF_PRE)의 레벨이 로직하이레벨인 구간에서 카운팅초기화신호(INIT_CNT)가 로직하이레벨로 인에이블되는 경우 디스에이블된다.
하지만, PVT특성 변화에 따라 'A'구간에서와 같이 전치리프레시신호(AREF_PRE)의 펄스 폭이 크게 형성되는 경우 카운팅초기화신호(INIT_CNT)의 펄스와 5번째 오토리프레시신호(AREF)의 폴링엣지에 응답하여 생성되는 전치리프레시신호(AREF_PRE)의 펄스가 겹치는 부분이 발생하여 전치초기화신호(DAI_PRE)가 디스에이블 되고, 오토리프레시구간 내의 t1시점에 초기화신호(DAI)가 디스에이블 된다. 따라서, 초기화모드에서 설정된 만큼의 오토리프레시 동작을 수행하지 못할 뿐만 아니라 초기화모드 종료시점을 정확하게 스크린 할 수 없다.
본 발명은 PVT특성변화에도 초기화신호의 레벨천이 시점을 정확히 할 수 있어 안정적인 초기화동작을 수행할 수 있는 초기화신호 생성회로를 포함하는 반도체 메모리 장치를 제공한다.
이를 위해 본 발명은 초기화모드에 진입하여 플래그신호에 응답하여 상기 초기화모드 중 오트리프레시동작 구간 동안 인에이블되는 초기화신호를 생성하는 초기화신호출력부와 상기 플래그신호 및 오토리프레시신호에 응답하여 상기 오토리프레시신호의 주기와 동일한 주기를 갖는 전치리프레시신호 및 리프레시카운팅신호를 생성하는 리프레시 신호생성부 및 상기 리프레시카운팅신호에 응답하여 카운팅신호를 카운팅하되, 상기 카운팅신호의 조합이 기 설정된 조합이 되는 시점 이후 상기 리프레시카운팅신호의 펄스폭 만큼 지연되어 인에이블되는 카운팅초기화신호를 생성하는 카운터부를 포함하는 초기화신호 생성회로를 제공한다.
또한, 본 발명은 초기화모드에서 외부로부터 입력되는 리셋신호에 응답하여 플래그신호를 생성하는 플래그신호생성부와 상기 초기화모드에서 아이들신호를 입력받아 주기적인 펄스를 포함하는 오토리프레시신호를 생성하는 오토리프레시신호생성부 및 상기 플래그신호에 응답하여 상기 초기화모드 중 오토리프레시 동작 구간 동안 인에이블되는 초기화신호를 생성하는 초기화신호생성부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 의하면 PVT특성변화에도 초기화신호의 레벨천이 시점을 정확히 할 수 있어 안정적인 초기화동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 초기화신호의 레벨천이 시점을 정확히 할 수 있어 초기화동작구간을 정확히 스크린할 수 있는 효과가 있다.
도 1은 종래기술의 초기화신호를 생성하기 위한 반도체 메모리 장치 내의 내부신호들의 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 플래그 신호생성부의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 초기화 신호출력부의 일 실시예에 따른 회로도이다.
도 5는 도 2에 도시된 리프레시 신호생성부의 일 실시예에 따른 회로도이다.
도 6은 도 2에 도시된 카운터부의 일 실시예에 따른 도면이다.
도 7은 본 발명의 일 실시예에 따른 초기화신호를 생성하기 위한 내부신호들의 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 초기화신호 생성회로를 포함하는 반도체 메모리 장치는 초기화모드에서 외부로부터 입력되는 리셋신호(RESET)에 응답하여 플래그신호(RS_FLAG)를 생성하는 플래그신호생성부(10), 초기화모드에서 아이들신호(IDLE)를 입력받아 주기적인 펄스를 포함하는 오토리프레시신호(AREF)를 생성하는 오토리프레시신호생성부(20) 및 플래그신호(RS_FLAG)에 응답하여 초기화모드 중 오토리프레시 동작 구간 동안 인에이블되는 초기화신호(DAI)를 생성하는 초기화신호생성부(30)를 포함한다. 여기서, 리셋신호(RESET)는 반도체 메모리 장치가 초기화동작을 수행하는 경우 외부로부터 입력되는 신호이고, 아이들신호(IDLE)는 반도체 메모리 장치가 리드(READ) 또는 라이트(WRITE)동작을 수행하지 않는 대기상태에서 인에이블되는 신호이다. 또한, 초기화모드는 반도체 메모리 장치가 대기상태로 진입 후 오토리프레시 동작이 수행되는 모드이다.
플래그생성부(10)의 구성을 도 3을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 3을 참고하면, 플래그신호생성부(10)는 초기화신호(DAI)가 디스에이블되는 경우 인에이블되는 제1 풀업신호(PU<1>)를 생성하는 제1 풀업신호생성부(100), 파워업구간 이후 리셋신호(RESET)에 응답하여 인에이블되는 제1 풀다운신호(PD<1>)를 생성하는 제1 풀다운신호생성부(110), 제1 풀업신호(PU<1>) 및 제1 풀다운신호(PD<1>)에 응답하여 제1 노드(nd10)를 구동하는 제1 구동부(120), 제1 노드(nd10)의 신호를 래치하는 제1 래치부(130) 및 제1 래치부(130)의 출력신호를 버퍼링하여 플래그신호(RS_FLAG)로 출력하는 제1 버퍼부(140)를 포함한다. 또한, 반도체 메모리 장치에 공급되는 전원전압(VDD)이 목표전압 레벨로 상승하는 파워업구간 이후 인에이블되는 파워업신호(PWRUP)에 응답하여 제1 노드(nd10)를 풀업구동하는 제1 초기화소자(P11)를 더 포함한다.
좀더 구체적으로, 제1 풀업신호생성부(100)는 초기화신호(DAI)를 입력받아 소정의 폭을 갖는 펄스를 생성하는 제1 펄스생성부(101) 및 제1 펄스생성부(101)의 출력신호를 반전 버퍼링하여 제1 풀업신호(PU<1>)를 생성하는 제1 인버터(IV10)로 구성된다. 제2 풀다운신호생성부(110)는 리셋신호(RESET)를 반전 버퍼링하여 출력하는 제2 인버터(IV11)와 플래그신호(RS_FLAG)에 응답하여 제2 인버터(IV11)의 출력신호를 래치하고, 버퍼링하여 출력하는 SR래치부(111) 및 SR래치부(111)의 출력신호를 반전 버퍼링하여 제1 풀다운신호(PD<1>)로 출력하는 제3 인버터(IV12)로 구성된다. 제1 구동부(120)는 제1 풀업신호(PU<1>)에 응답하여 제1 노드(nd10)를 풀업구동하는 제1 풀업소자(P10) 및 제1 풀다운신호(PD<1>)에 응답하여 제1 노드(nd10)를 풀다운구동하는 제1 풀다운소자(N10)로 구성된다. 이와 같이 구성된 플래그신호생성부(10)는 파워업구간에서 플래그신호(RS_FLAG)를 디스에이블 시키고, 파워업구간이후 초기화모드에 진입하여 외부로부터 입력되는 리셋신호(RESET)에 응답하여 플래그신호(RS_FLAG)를 인에이블 시킨다.
초기화신호생성부(30)는 플래그신호(RS_FLAG)에 응답하여 초기화모드 중 오토리프레시동작 구간 동안 인에이블되는 초기화신호(DAI)를 생성하는 초기화신호 출력부(31), 플래그신호(RS_FLAG) 및 오토리프레시신호(AREF)에 응답하여 오토리프레시동작 구간 동안 주기적인 펄스를 포함하는 전치리프레시신호(AREF_PRE)와 리프레시카운팅신호(AREF_CNT)를 생성하는 리프레시신호생성부(32) 및 리프레시카운팅신호(AREF_CNT)에 응답하여 카운팅신호(CNT<1:3>)를 카운팅하되, 카운팅신호(CNT<1:3>)의 조합이 기 설정된 조합이 되는 시점 이후 리프레시카운팅신호(AREF_CNT)의 펄스 폭 만큼 지연되어 인에이블되는 카운팅초기화신호(INIT_CNT)를 생성하는 카운터부(33)로 구성된다.
초기화신호 출력부(31)의 구성을 도 4를 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 4를 참고하면, 초기화신호 출력부(31)는 카운팅초기화신호(INIT_CNT)와 전치리프레시신호(AREF_PRE)를 부정논리곱 연산을 수행하여 제2 풀업신호(PU<2>)를 생성하는 제2 풀업신호생성부(ND30), 전치초기화신호(DAI_PRE) 및 플래그신호(RS_FLAG)에 응답하여 제2 풀다운신호(PD<2>)를 생성하는 제2 풀다운신호생성부(310), 제2 풀업신호(PU<2>) 및 제2 풀다운신호(PD<2>)에 응답하여 제2 노드(nd30)를 구동하는 제2 구동부(311), 제2 노드(nd30)의 신호를 래치하고, 반전 버퍼링하여 전치초기화신호(DAI_PRE)를 생성하는 제2 래치부(312), 전치초기화신호(DAI_PRE)를 버퍼링하여 초기화신호(DAI)로 출력하는 제2 버퍼부(313)로 구성된다. 또한, 반도체 메모리 장치에 공급되는 전원전압(VDD)이 목표전압 레벨로 상승하는 파워업구간 이후 인에이블되는 파워업신호(PWRUP)에 응답하여 제2 노드(nd30)를 풀업구동하는 제2 초기화소자(P31)를 더 포함한다.
좀더 구체적으로, 제2 풀업신호생성부(ND30)는 카운팅초기화신호(INIT_CNT)와 전치리프레시신호(AREF_PRE)를 부정 논리곱 연산을 수행하여 제2 풀업신호(PU<2>)를 생성하는 낸드게이트로 구현된다. 제2 풀다운신호생성부(310)는 전치초기화신호(DAI_PRE)와 플래그신호(RS_FLAG)를 부정 논리합 연산을 수행하여 출력하는 노어게이트(NR30) 및 노어게이트(NR30)의 출력신호에 응답하여 소정의 폭을 갖는 펄스를 포함하는 제2 풀다운신호(PD<2>)를 생성하는 제2 펄스생성부(3100)로 구성된다. 제2 구동부(311)는 제2 풀업신호(PU<2>)에 응답하여 제2 노드(nd30)를 풀업구동하는 제2 풀업소자(P30) 및 제2 풀다운신호(PD<2>)에 응답하여 제2 노드(nd30)를 풀다운구동하는 제2 풀다운소자(N30)로 구성된다. 이와 같이 구성된 초기화신호출력부(31)는 초기화모드에 진입하여 인에이블되는 플래그신호(RS_FLAG)에 응답하여 초기화신호(DAI)를 인에이블시키고, 초기화모드에서 카운팅신호(CNT<1:3>)의 조합이 기 설정된 조합이 되는 시점 이후 리프레시카운팅신호(AREF_CNT)의 펄스폭 만큼 지연되어 인에이블되는 카운팅초기화신호(INIT_CNT)와 전치리프레시신호(AREF_PRE)의 펄스에 따라 초기화신호(DAI)를 디스에이블시킨다.
리프레시신호생성부(32)의 구성을 도 5를 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 5를 참고하면, 리프레시신호생성부(32)는 파워업구간 이후 플래그신호(RS_FLAG)에 응답하여 오토리프레시신호(AREF)와 동일한 주기를 갖는 펄스를 포함하는 전치리프레시신호(AREF_PRE)를 생성하는 전치리프레시신호생성부(320) 및 전치리프레시신호(AREF_PRE)를 버퍼링하여 리프레시카운팅신호(AREF_CNT)를 생성하는 리프레시카운팅신호생성부(321)로 구성된다. 여기서, 전치리프레시신호(AREF_PRE)의 첫 번째 펄스는 플래그신호(RS_FLAG)에 응답하여 소정의 펄스 폭으로 생성되고, 전치리프레시신호(AREF_PRE)의 두 번째 펄스부터는 오토리프래시신호(AREF)의 폴링엣지에 응답하여 소정의 펄스 폭으로 생성된다.
좀더 구체적으로, 전치리프레시신호생성부(320)는 전치초기화신호(DAI_PRE)와 오토리프레시신호(AREF)를 부정 논리곱 연산을 수행하여 출력하는 제1 낸드게이트(ND31), 제1 낸드게이트(ND31)의 출력신호와 플래그신호(RS_FLAG) 및 파워업신호(PWRUP)를 부정 논리곱 연산을 수행하여 출력하는 제2 낸드게이트(ND32), 제2 낸드게이트(ND32)의 출력신호를 소정구간 지연하여 출력하는 제1 지연부(3200) 및 제1 지연부(3200)의 출력신호에 응답하여 주기적인 펄스를 포함하는 전치리프레시신호(AREF_PRE)를 생성하는 제3 펄스생성부(3201)로 구성된다. 리프레시카운팅신호생성부(321)는 전치리프레시신호(AREF_PRE)를 버퍼링하여 출력하는 제3 버퍼부(3210), 제3 버퍼부(3210)의 출력신호를 소정구간 지연하여 리프레시카운팅신호(AREF_CNT)로 출력하는 제2 지연부(3211) 및 리프레시카운팅신호(AREF_CNT)와 초기화신호(DAI)를 논리곱 연산을 수행하여 리프레시초기화신호(INIT_AREF)를 생성하는 리프레시초기화신호생성부(3212)로 구성된다. 이와 같이 구성된 리프레시신호생성부(32)는 초기화모드에서 인에이블되는 플래그신호(RS_FLAG)에 응답하여 오토리프레시동작이 반복되는 주기의 펄스를 포함하는 전치리프레시신호(AREF_PRE)와 리프레시카운팅신호(AREF_CNT) 및 리프레시초기화신호(INIT_AREF)를 생성한다.
카운터부(33)의 구성을 도 6을 참고하여 보다 구체적으로 설명하면 다음과 같다.
도 6을 참고하면, 카운터부(33)는 플래그신호(RS_FLAG) 및 리프레시카운팅신호(AREF_CNT)에 응답하여 카운팅신호(CNT<1:3>, CNTB<1:3>)를 카운팅하는 카운터(330) 및 카운팅신호(CNT<1:3>, CNTB<1:3>)의 조합이 기설정된 조합이 되는 시점 이후 리프레시카운팅신호(AREF_CNT)의 로직레벨에 따라 카운팅초기화신호(INIT_CNT)를 생성하는 카운팅초기화신호생성부(331)로 구성된다. 이와 같이 구성된 카운터부(33)는 초기화모드에서 오토리프레시가 반복수행되는 수만큼의 카운팅신호(CNT<1:3>, CNTB<1:3>)를 카운팅하고, 카운팅신호(CNT<1:3>, CNTB<1:3>)가 기 설정된 조합이 되는 시점 이후 리프레시카운팅신호(AREF_CNT)의 로직레벨에 따라 카운팅초기화신호(INIT_CNT)를 인에이블시킨다. 여기서, 카운팅신호(CNTB<1:3>)은 카운팅신호(CNT<1:3>)의 반전 신호이다.
이와 같이 구성된 초기화신호 생성회로를 포함하는 반도체 메모리 장치의 동작을 도 7을 참고하여 초기화모드에서 오토리프레시 동작이 6번 반복수행되고 PVT특성 변화에 따라 전치리프레시신호의 펄스 폭이 변화되는 예를 들어 설명하면 다음과 같다.
우선, 반도체 메모리 장치에 전원전압(VDD)이 공급되면, 전원전압(VDD)의 전압레벨이 목표레벨로 상승하는 파워업구간에서 로직로우레벨을 갖는 파워업신호(PWRUP)에 응답하여 플래그신호생성부(10)의 제1 초기화소자(P11)가 턴온 되어 플래그신호(RS_FLAG)를 로직로우레벨로 생성한다. 또한, 파워업신호(PWRUP)에 응답하여 초기화신호 출력부(31)의 제2 초기화소자(P31)가 턴온 되어 초기화신호(DAI)를 로직로우레벨로 생성한다.
다음으로, 파워업구간 이후 외부로부터 리셋신호(RESET)가 로직로우레벨로 인에이블되어 입력되면, 플래그신호생성부(10)의 제1 풀다운신호생성부(110)는 제1 풀다운신호(PD<1>)를 로직하이레벨로 생성하고, 로직하이레벨의 제1 풀다운신호(PD<1>)에 응답하여 제1 구동부(120)의 제1 풀다운소자(N10)가 턴온 되어 제1 노드(nd10)를 풀다운 구동하여 플래그신호(RS_FLAG)를 로직하이레벨로 인에이블시킨다. 그리고, 초기화신호출력부(31)의 제2 풀다운신호생성부(310)는 로직하이레벨의 플래그신호(RS_FLAG)에 응답하여 제2 풀다운신호(PD<2>)가 로직하이레벨로 생성되고, 로직하이레벨의 제2 풀다운신호(PD<2>)에 응답하여 제2 구동부(320)의 제2 풀다운소자(N30)가 턴온 되어 제2 노드(nd30)를 풀다운 구동하여 초기화신호(DAI)를 로직하이레벨로 인에이블시킨다.
다음으로, 오토리프레시 동작이 6번 반복수행되어 카운팅신호(CNT<1:3>)의 조합이 기설정된 조합인 'L,H,H'로 생성되는 시점 이후, 전치리프레신호(AREF_PRE)를 버퍼링하여 생성되는 리프레시카운팅신호(AREF_CNT)의 펄스 폭만큼 지연된 t10시점에 카운팅초기화신호생성부(331)는 카운팅초기화신호(INIT_CNT)를 로직하이레벨로 생성한다. 즉, 'B'구간에서와 같이 PVT특성변화에 따라 전치리프레시신호(AREF_PRE)의 펄스 폭이 변화되더라도, 전치리프레시신호(AREF_PRE)가 버퍼링되여 생성되는 리프레시카운팅신호(AREF_CNT)가 로직로우레벨로 생성되는 t10시점에 카운팅초기화신호(INIT_CNT)가 로직하이레벨로 인에이블된다. 여기서, 카운팅신호(CNT<1:3>) 'L,H,H'는 제1 카운팅신호(CNT<1>)가 'L'이고, 제2 카운팅신호(CNT<2>)가 'L'이며, 제3 카운팅신호(CNT<3>)가 'H'임을 의미한다.
다음으로, t11시점에 오토리프레시신호(AREF)의 6번째 폴링엣지에 동기 되어 생성되는 전치리프레시신호(AREF_PRE)의 펄스와 로직하이레벨의 카운팅초기화신호(INIT_CNT)에 따라 초기화신호출력부(31)의 제2 풀업신호생성부(ND30)는 제2 풀업신호(PU<2>)를 로직로우레벨로 생성한다. 그리고, 로직로우레벨의 제2 풀업신호(PU<2>)에 응답하여 제2 구동부(311)의 제2 풀업소자(P30)가 턴온 되어 제2 노드(nd30)를 로직하이레벨로 풀업구동하고, 제2 래치부(312)는 전치초기화신호(DAI_PRE)를 로직로우레벨로 생성한다.
다음으로, 초기화신호출력부(31)의 제2 버퍼부(313)는 전치초기화신호(DAI_PRE)를 버퍼링하여 t12시점에 초기화신호(DAI)를 로직로우레벨로 출력한다. 즉, 초기화모드에 진입하여 오토리프레시동작이 6번 수행된 이후 초기화신호(DAI)가 로직로우레벨로 생성된다.
이상 살펴본 본 실시예의 반도체 메모리 장치는 PVT특성변화에도 초기화신호의 레벨천이 시점을 정확히 할 수 있어 초기화모드에서 원하는 만큼의 오토리프레시 동작을 수행하여 안정적인 초기화동작을 수행할 수 있고, 초기화모드가 종료되는 시점을 정확하게 스크린 할 수 있다.
10. 플래그신호 생성부 20. 오토리프레시 신호생성부
30. 초기화신호 생성부 31. 초기화신호 출력부
32. 리프레시 신호생성부 33. 카운터부
100. 제1 풀업 신호생성부 110. 제1 풀다운 신호생성부
120. 제1 구동부 130. 제1 래치부
140. 제1 버퍼부 310. 제2 풀다운 신호생성부
311. 제2 구동부 312. 제2 래치부
313. 제2 버퍼부 320. 전치리프레시 신호생성부
321. 리프레시카운팅 신호생성부 330. 카운터
331. 카운팅초기화 신호생성부

Claims (37)

  1. 초기화모드에 진입하여 플래그신호에 응답하여 상기 초기화모드 중 오트리프레시동작 구간 동안 인에이블되는 초기화신호를 생성하는 초기화신호출력부;
    상기 플래그신호 및 오토리프레시신호에 응답하여 상기 오토리프레시신호의 주기와 동일한 주기를 갖는 전치리프레시신호 및 리프레시카운팅신호를 생성하는 리프레시 신호생성부; 및
    상기 리프레시카운팅신호에 응답하여 카운팅신호를 카운팅하되, 상기 카운팅신호의 조합이 기 설정된 조합이 되는 시점 이후 상기 리프레시카운팅신호의 펄스폭 만큼 지연되어 인에이블되는 카운팅초기화신호를 생성하는 카운터부를 포함하는 초기화신호 생성회로.
  2. 제 1 항에 있어서, 상기 초기화신호 출력부는
    상기 카운팅초기화신호와 상기 전치리프레시신호를 논리 연산하여 풀업신호를 생성하는 풀업신호생성부;
    파워업구간 이후 상기 플래그신호에 응답하여 인에이블되는 풀다운신호를 생성하는 풀다운신호생성부;
    상기 풀업신호 및 상기 풀다운신호에 응답하여 노드를 구동하는 구동부;
    상기 노드의 신호를 래치하고, 버퍼링하여 전치초기화신호를 생성하는 래치부; 및
    상기 전치초기화신호를 버퍼링하여 상기 초기화신호로 출력하는 버퍼부를 포함하는 초기화신호 생성회로.
  3. 제 2 항에 있어서, 상기 초기화신호출력부는 전원전압의 레벨이 목표전압 레벨로 상승하는 상기 파워업구간 이후 인에이블되는 파워업신호에 응답하여 상기 노드를 풀업구동하는 초기화소자를 더 포함하는 초기화신호 생성회로.
  4. 제 2 항에 있어서, 상기 풀업신호는 상기 카운팅초기화신호가 인에이블되고, 상기 전치리프레시신호가 인에이블되면 인에이블되는 신호인 초기화신호 생성회로.
  5. 제 2 항에 있어서, 상기 풀다운신호는 상기 전치초기화신호가 인에이블되면 인에이블되는 신호인 초기화신호 생성회로.
  6. 제 5 항에 있어서, 상기 풀다운신호는 상기 플래그신호가 인에이블되면 인에이블되는 신호인 초기화신호 생성회로.
  7. 제 6 항에 있어서, 상기 풀다운신호는 상기 전치초기화신호가 디스에이블되고, 상기 플래그신호가 디스에이블되면 디스에이블되는 신호인 초기화신호 생성회로.
  8. 제 2 항에 있어서, 상기 구동부는 상기 풀업신호가 인에이블되면 상기 노드를 풀업구동하는 초기화신호 생성회로.
  9. 제 2 항에 있어서, 상기 구동부는 상기 풀다운신호가 인에이블되면 상기 노드를 풀다운구동하는 초기화신호 생성회로.
  10. 제 2 항에 있어서, 상기 리프레시신호생성부는
    상기 파워업구간 이후 상기 플래그신호에 응답하여 상기 오토리프레시신호의 주기와 동일한 주기를 갖는 펄스를 포함하는 상기 전치리프레시신호를 생성하는 전치리프레시신호생성부; 및
    상기 전치리프레시신호를 버퍼링하여 상기 리프레시카운팅신호를 생성하는 리프레시카운팅신호생성부를 포함하는 초기화신호 생성회로.
  11. 제 10 항에 있어서, 상기 전치리프레시신호는 상기 오토리프레시신호가 디스에이블되면 인에이블되는 신호인 초기화신호 생성회로.
  12. 제 10 항에 있어서, 상기 리프레시카운팅신호생성부는 상기 초기화신호에 응답하여 상기 리프레시카운팅신호를 버퍼링하여 리프레시초기화신호를 생성하는 리프레시초기화신호생성부를 더 포함하는 초기화신호 생성회로.
  13. 제 12 항에 있어서, 상기 리프레시초기화신호는 상기 초기화신호가 디스에이블되는 경우 디스에이블되는 신호인 초기화신호 생성회로.
  14. 제 1 항에 있어서, 상기 카운터부는
    상기 플래그신호 및 상기 리프레시카운팅신호에 응답하여 상기 카운팅신호를 카운팅하는 카운터; 및
    상기 카운팅신호의 조합이 기설정된 조합이 되는 시점에 상기 리프레시카운팅신호의 로직레벨에 따라 인에이블되는 상기 카운팅초기화신호를 생성하는 카운팅초기화신호생성부를 포함하는 초기화신호 생성회로.
  15. 초기화모드에서 외부로부터 입력되는 리셋신호에 응답하여 플래그신호를 생성하는 플래그신호생성부;
    상기 초기화모드에서 아이들신호를 입력받아 주기적인 펄스를 포함하는 오토리프레시신호를 생성하는 오토리프레시신호생성부; 및
    상기 플래그신호에 응답하여 상기 초기화모드 중 오토리프레시 동작 구간 동안 인에이블되는 초기화신호를 생성하는 초기화신호생성부를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 아이들신호는 반도체 메모리 장치가 리드 또는 라이트동작을 수행하지 않는 대기상태에서 인에이블되는 신호인 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 초기화모드는 반도체 메모리 장치가 상기 대기상태로 진입 후 상기 오토리프레시 동작이 수행되는 모드인 반도체 메모리 장치.
  18. 제 15 항에 있어서, 상기 플래그신호생성부는
    상기 초기화신호가 디스에이블되는 경우 인에이블되는 제1 풀업신호를 생성하는 제1 풀업신호생성부;
    파워업구간 이후 상기 리셋신호에 응답하여 인에이블되는 제1 풀다운신호를 생성하는 제1 풀다운신호생성부;
    상기 제1 풀업신호 및 상기 제1 풀다운신호에 응답하여 제1 노드를 구동하는 제1 구동부;
    상기 제1 노드의 신호를 래치하는 제1 래치부; 및
    상기 제1 래치부의 출력신호를 버퍼링하여 상기 플래그신호로 출력하는 제1 버퍼부를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 플래그신호생성부는 전원전압의 레벨이 목표전압 레벨로 상승하는 상기 파워업구간 이후 인에이블되는 파워업신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 초기화소자를 더 포함하는 반도체 메모리 장치.
  20. 제 18 항에 있어서, 상기 제1 풀다운신호는 상기 리셋신호가 디스에이블되면 디스에이블되는 신호인 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 제1 풀다운신호는 상기 플래그신호가 디스에이블되고, 상기 리셋신호가 인에이블되면 인에이블되는 신호인 반도체 메모리 장치.
  22. 제 18 항에 있어서, 상기 제1 구동부는 상기 제1 풀업신호가 인에이블되면 상기 제1 노드를 풀업구동하는 반도체 메모리 장치.
  23. 제 18 항에 있어서, 상기 제1 구동부는 상기 제1 풀다운신호가 인에이블되면 상기 제1 노드를 풀다운구동하는 반도체 메모리 장치.
  24. 제 15 항에서 상기 초기화신호생성부는
    상기 초기화모드에 진입하여 상기 플래그신호에 응답하여 상기 초기화모드 중 상기 오트리프레시동작 구간 동안 인에이블되는 상기 초기화신호를 생성하는 초기화신호출력부;
    상기 플래그신호 및 상기 오토리프레시신호에 응답하여 상기 오토리프레시신호의 주기와 동일한 주기를 갖는 전치리프레시신호 및 리프레시카운팅신호를 생성하는 리프레시 신호생성부; 및
    상기 리프레시카운팅신호에 응답하여 카운팅신호를 카운팅하되, 상기 카운팅신호의 조합이 기 설정된 조합이 되는 시점 이후 상기 리프레시카운팅신호의 펄스폭 만큼 지연되어 인에이블되는 카운팅초기화신호를 생성하는 카운터부를 포함하는 반도체 메모리 장치.
  25. 제 24 항에 있어서, 상기 초기화신호 출력부는
    상기 카운팅초기화신호와 상기 전치리프레시신호를 논리 연산하여 제2 풀업신호를 생성하는 제2 풀업신호생성부;
    파워업구간 이후 상기 플래그신호에 응답하여 인에이블되는 제2 풀다운신호를 생성하는 제2 풀다운신호생성부;
    상기 제2 풀업신호 및 제2 상기 풀다운신호에 응답하여 제2 노드를 구동하는 제2 구동부;
    상기 제2 노드의 신호를 래치하고, 버퍼링하여 전치초기화신호를 생성하는 제2 래치부; 및
    상기 전치초기화신호를 버퍼링하여 상기 초기화신호로 출력하는 제2 버퍼부를 포함하는 반도체 메모리 장치.
  26. 제 25 항에 있어서, 상기 초기화신호출력부는 전원전압의 레벨이 목표전압 레벨로 상승하는 상기 파워업구간 이후 인에이블되는 파워업신호에 응답하여 상기 노드를 풀업구동하는 제2 초기화소자를 더 포함하는 반도체 메모리 장치.
  27. 제 25 항에 있어서, 상기 제2 풀업신호는 상기 카운팅초기화신호가 인에이블되고, 상기 전치리프레시신호가 인에이블되면 인에이블되는 신호인 반도체 메모리 장치.
  28. 제 25 항에 있어서, 상기 제2 풀다운신호는 상기 전치초기화신호가 인에이블되면 인에이블되는 신호인 반도체 메모리 장치.
  29. 제 28 항에 있어서, 상기 제2 풀다운신호는 상기 플래그신호가 인에이블되면 인에이블되는 신호인 반도체 메모리 장치.
  30. 제 29 항에 있어서, 상기 제2 풀다운신호는 상기 전치초기화신호가 디스에이블되고, 상기 플래그신호가 디스에이블되면 디스에이블되는 신호인 반도체 메모리 장치.
  31. 제 25 항에 있어서, 상기 제2 구동부는 상기 제2 풀업신호가 인에이블되면 상기 제2 노드를 풀업구동하는 반도체 메모리 장치.
  32. 제 25 항에 있어서, 상기 제2 구동부는 상기 제2 풀다운신호가 인에이블되면 상기 제2 노드를 풀다운구동하는 반도체 메모리 장치.
  33. 제 25 항에 있어서, 상기 리프레시신호생성부는
    상기 파워업구간 이후 상기 플래그신호에 응답하여 상기 오토리프레시신호의 주기와 동일한 주기를 갖는 펄스를 포함하는 전치리프레시신호를 생성하는 전치리프레시신호생성부; 및
    상기 전치리프레시신호를 버퍼링하여 상기 리프레시카운팅신호를 생성하는 리프레시카운팅신호생성부를 포함하는 반도체 메모리 장치.
  34. 제 33 항에 있어서, 상기 전치리프레시신호는 상기 오토리프레시신호가 디스에이블되면 인에이블되는 신호인 반도체 메모리 장치.
  35. 제 33 항에 있어서, 상기 리프레시카운팅신호생성부는 상기 초기화신호에 응답하여 상기 리프레시카운팅신호를 버퍼링하여 리프레시초기화신호를 생성하는 리프레시초기화신호생성부를 더 포함하는 반도체 메모리 장치.
  36. 제 35 항에 있어서, 상기 리프레시초기화신호는 상기 초기화신호가 디스에이블되는 경우 디스에이블되는 신호인 반도체 메모리 장치.
  37. 제 24 항에 있어서, 상기 카운터부는
    상기 플래그신호 및 상기 리프레시카운팅신호에 응답하여 상기 카운팅신호를 카운팅하는 카운터; 및
    상기 카운팅신호의 조합이 기설정된 조합이 되는 시점에 상기 리프레시카운팅신호의 로직레벨에 따라 인에이블되는 상기 카운팅초기화신호를 생성하는 카운팅초기화신호생성부를 포함하는 반도체 메모리 장치.
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US8284615B2 (en) * 2010-12-28 2012-10-09 Hynix Semiconductor Inc. Refresh control circuit and method for semiconductor memory device

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