KR101132798B1 - 셀프리프레시회로 - Google Patents
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Abstract
셀프리프레시회로는 지연셀프리프레시신호를 입력받아 내부액티브신호의 펄스를 제1 출력액티브신호로 전달한 후 소정 구간동안 상기 내부액티브신호의 펄스의 전달을 차단하는 연속출력차단부와, 상기 제1 출력액티브신호가 소정 펄스폭을 갖을 경우 제2 출력액티브신호를 생성하여 출력하는 글리치제거부를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 셀프리프레시회로에 관한 것이다.
디램의 단위셀은 하나의 스위칭 트랜지스터와 하나의 저장용 캐패시터로 구성되어 있기때문에 SRAM이나 플래쉬 메모리와 달리 누설전류로 인하여 시간이 지남에 따라 셀에 저장된 데이터를 잃어 버리는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 데이터를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 동작을 리프레시(Refresh)라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 해당 워드라인에 연결된 셀의 데이터를 감지 및 증폭시킨 후 셀에 재기록하는 방식으로 수행된다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시는 반도체메모리장치 내부에서 자체적으로 수행하는 셀프리프레시(Self Refresh)와 반도체메모리장치 외부의 명령에 따라 수행하는 오토리프레시(Auto Refresh)로 구분할 수 있다. 셀프리프레시의 경우 주기적으로 리프레시를 수행하기 위해 내부액티브신호를 생성하며, 주변온도에 따라 내부액티브신호의 주기를 가변시키기 위해 TCSR(Temperature Compensated Self Refresh Oscillator) 등의 회로를 사용한다.
도 1은 종래기술에 따른 셀프리프레시회로의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 종래기술에 따른 셀프리프레시회로는 반도체메모리장치의 내부온도가 95°C 이상인 경우 발생되는 펄스를 포함하는 온도감지신호(TEMPDET)를 입력받아 레벨신호인 온도신호(TEMP95)를 생성하는 온도신호생성부(10)와, 온도신호(TEMP95)의 레벨에 따라 제1 주기신호(LTCSR) 또는 제2 주기신호(EMRS)를 내부액티브신호(PSRF)로 출력하는 내부액티브신호생성부(11)로 구성된다. 여기서, 제1 주기신호(LTCSR)는 온도가 상승함에 따라 주기가 감소되고, 제2 주기신호(EMRS)는 온도에 관계없이 일정한 주기를 갖는다. 내부액티브신호(PSRF)의 펄스가 발생될 때마다 셀프리프레시를 위한 액티브동작이 수행된다.
이와 같은 구성의 셀프리프레시회로의 동작을 도 2를 참고하여 살펴보면 다음과 같다.
도 2에 도시된 바와 같이, 셀프리프레시 동작이 개시되면 셀프리프레시신호(SREF)는 로직하이레벨로 천이한다. 셀프리프레시 동작 중 반도체메모리장치의 내부온도가 94°C에서 96°C로 상승하면 온도감지신호(TEMPDET)의 펄스가 발생된다. 온도신호생성부(10)는 온도감지신호(TEMPDET)의 펄스가 입력되는 구간부터 소정 지연구간(TD)이 경과된 후 로직로우레벨에서 로직하이레벨로 천이하는 온도신호(TEMP95)를 생성한다.
내부액티브신호생성부(11)는 온도신호(TEMP95)의 레벨에 따라 내부액티브신호(PSRF)의 주기를 조절한다. 즉, 내부액티브신호생성부(11)는 온도신호(TEMP95)가 로직로우레벨인 경우 제1 주기신호(LTCSR)와 동일한 주기를 갖는 내부액티브신호(PSRF)를 생성하고, 온도신호(TEMP95)가 로직하이레벨인 경우 제2 주기신호(EMRS)와 동일한 주기를 갖는 내부액티브신호(PSRF)를 생성한다. 따라서, 내부액티브신호(PSRF)의 주기는 온도신호(TEMP95)가 로직로우레벨인 구간에서는 온도에 반비례하고, 온도신호(TEMP95)가 로직하이레벨인 구간에서는 온도에 관계없이 일정하다.
그런데, 도 2의 X에서와 같이 온도신호(TEMP95)의 레벨이 천이되는 구간부근에서 내부액티브신호(PSRF)의 펄스들이 연속해서 발생될 수 있고, 주기와 관계없이 연속되어 발생되는 내부액티브신호(PSRF)의 펄스들은 셀프리프레시 동작의 페일(fail)을 유발한다.
본 발명은 반도체메모리장치의 내부온도 변화에 따라 연속적으로 내부액티브신호(PSRF)의 펄스가 발생되더라도 셀프리프레시 동작 페일(fail)이 발생되지 않도록 한 셀프리프레시회로를 개시한다.
이를 위해 본 발명은 지연셀프리프레시신호를 입력받아 내부액티브신호의 펄스를 제1 출력액티브신호로 전달한 후 소정 구간동안 상기 내부액티브신호의 펄스의 전달을 차단하는 연속출력차단부와, 상기 제1 출력액티브신호가 소정 펄스폭을 갖을 경우 제2 출력액티브신호를 생성하여 출력하는 글리치제거부를 포함하는 셀프리프레시회로를 제공한다.
또한, 본 발명은 지연셀프리프레시신호와 셀프리프레시신호에 응답하여 래치신호를 구동하는 제1 구동부와, 상기 래치신호에 응답하여 상기 내부액티브신호를 출력래치신호로 전달하는 전달소자와, 상기 출력래치신호 및 지연구동신호를 입력받아 제어신호를 생성하는 제어신호생성부와, 상기 제어신호에 응답하여 상기 출력래치신호의 출력을 제어하는 출력제어부를 포함하는 셀프리프레시회로를 제공한다.
도 1은 종래기술에 따른 셀프리프레시회로의 구성을 도시한 도면이다.
도 2는 도 1에 도시된 셀프리프레시회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 셀프리프레시회로의 구성을 도시한 도면이다.
도 4는 도 3에 도시된 셀프리프레시회로 포함된 신호지연부의 회로도이다.
도 5는 도 3에 도시된 셀프리프레시회로 포함된 연속출력차단부의 회로도이다.
도 6은 도 3에 도시된 셀프리프레시회로 포함된 글리치제거부의 회로도이다.
도 7은 도 3에 도시된 셀프리프레시회로의 동작을 설명하기 위한 타이밍도이다.
도 2는 도 1에 도시된 셀프리프레시회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 셀프리프레시회로의 구성을 도시한 도면이다.
도 4는 도 3에 도시된 셀프리프레시회로 포함된 신호지연부의 회로도이다.
도 5는 도 3에 도시된 셀프리프레시회로 포함된 연속출력차단부의 회로도이다.
도 6은 도 3에 도시된 셀프리프레시회로 포함된 글리치제거부의 회로도이다.
도 7은 도 3에 도시된 셀프리프레시회로의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 셀프리프레시회로의 구성을 도시한 도면이다.
도 3에 도시된 바와 같이, 본 실시예의 셀프리프레시회로는 온도신호생성부(2), 내부액티브신호생성부(3), 신호지연부(4), 연속출력차단부(5) 및 글리치제거부(6)로 구성된다.
온도신호생성부(2)는 반도체메모리장치의 내부온도가 95°C 이상인 경우 발생되는 펄스를 포함하는 온도감지신호(TEMPDET)를 입력받아 레벨신호인 온도신호(TEMP95)를 생성한다. 여기서, 온도신호(TEMP95)는 온도감지신호(TEMPDET)의 펄스가 입력되는 구간부터 소정 지연구간이 경과된 후 로직로우레벨에서 로직하이레벨로 천이한다.
내부액티브신호생성부(3)는 온도신호(TEMP95)의 레벨에 따라 제1 주기신호(LTCSR) 또는 제2 주기신호(EMRS)를 내부액티브신호(PSRF)로 출력한다. 여기서, 제1 주기신호(LTCSR)는 온도가 상승함에 따라 주기가 감소되고, 제2 주기신호(EMRS)는 온도에 관계없이 일정한 주기를 갖는다. 이와 같은 구성의 내부액티브신호생성부(3)는 온도신호(TEMP95)가 로직로우레벨인 경우 제1 주기신호(LTCSR)와 동일한 주기를 갖는 내부액티브신호(PSRF)를 생성하고, 온도신호(TEMP95)가 로직하이레벨인 경우 제2 주기신호(EMRS)와 동일한 주기를 갖는 내부액티브신호(PSRF)를 생성한다.
신호지연부(4)는, 도 4에 도시된 바와 같이, 래치신호(LATCH)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV40)와, 셀프리프레시신호(SREF) 및 인버터(IV40)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제1 리셋신호(RESET1)를 생성하는 낸드게이트(ND40)와, 제1 리셋신호(RESET1) 및 제1 인에이블신호(EN1)를 입력받아 제1 인에이블신호(EN1)를 생성하는 제1 인에이블신호생성부(40)와, 로직하이레벨의 제1 인에이블신호(EN1)가 입력되는 경우 지연셀프리프레시신호(SREF_DLY)를 로직하이레벨로 카운팅하는 제1 카운터(41)로 구성된다. 여기서, 제1 카운터(41)는 로직하이레벨의 제1 리셋신호(RESET1)가 입력되는 경우 지연셀프리프레시신호(SREF_DLY)를 로직로우레벨로 리셋시킨다. 제1 인에이블신호생성부(40)는 제1 리셋신호(RESET1) 및 제1 인에이블신호(EN1)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR40)와, 노어게이트(NR40)의 출력신호를 소정 지연구간만큼 지연시켜 제1 인에이블신호(EN1)를 출력하는 제1 지연기(400)로 구성된다.
이와 같은 구성의 신호지연부(4)는 셀프리프레시신호(SREF)가 로직하이레벨로 천이하는 시점부터 소정 구간이 경과된 구간에서 소정 펄스폭을 갖는 지연셀프리프레시신호(SREF_DLY)를 생성한다. 좀 더 구체적으로, 셀프리프레시신호(SREF)가 로직하이레벨로 천이하면 제1 리셋신호(RESET1)가 로직로우레벨로 천이하여 제1 인에이블신호(EN1)를 로직하이레벨로 인에이블시킨다. 따라서, 지연셀프리프레시신호(SREF_DLY)는 로직하이레벨로 카운팅된다. 또한, 셀프리프레시신호(SREF)가 로직하이레벨로 천이하고 난 후 소정 구간이 경과되면 래치신호(LATCH)가 로직하이레벨로 구동되어 제1 리셋신호(RESET1)를 로직하이레벨로 천이시킨다. 따라서, 제1 카운터(41)는 리셋되어 지연셀프리프레시신호(SREF_DLY)를 로직로우레벨로 천이시킨다.
연속출력차단부(5)는, 도 5에 도시된 바와 같이, 제1 구동부(50), 제1 래치(51), 낸드게이트(ND50), 제어신호생성부(52), 지연구동신호생성부(53), 출력제어부(54) 및 출력부(55)로 구성된다.
제1 구동부(50)는 지연셀프리프레시신호(SREF_DLY)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV50)와, 인버터(IV50)의 출력신호에 응답하여 래치신호(LATCH)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P50)와, 셀프리프레시신호(SREF)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV51)와, 인버터(IV51)의 출력신호에 응답하여 래치신호(LATCH)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N50)로 구성된다.
제1 래치(51)는 래치신호(LATCH)를 래치하고, 낸드게이트(ND50)는 래치신호(LATCH)가 로직하이레벨로 풀업구동되는 경우 내부액티브신호(PSRF)를 반전버퍼링하여 출력래치신호(LATOUT)로 출력하는 전달소자로 동작한다.
제어신호생성부(52)는 제2 구동부(520), 제2 래치(521), 지연부(522) 및 NMOS 트랜지스터(N52)로 구성된다. 제2 구동부(520)는 출력래치신호(LATOUT)에 응답하여 제1 구동신호(DRV1)를 풀업구동하는 PMOS 트랜지스터(P51)와, 지연구동신호(DRVDLY)에 응답하여 제1 구동신호(DRV1)를 풀다운구동하는 NMOS 트랜지스터(N51)로 구성된다. 제2 래치(521)는 제1 구동신호(DRV1)를 래치한다. 지연부(522)는 인버터들(IV52~IV54) 및 커패시터들(C50, C51)로 구성되어 제2 래치(521)의 출력신호를 소정 지연구간만큼 지연시켜 제어신호(CTRL)를 생성한다. NMOS 트랜지스터(N52)는 파워업구간에서 로직하이레벨로 설정된 파워업신호(PWRUP)에 응답하여 제1 구동신호(DRV1)를 로직로우레벨로 초기화한다.
이와 같은 구성의 제어신호생성부(52)는 출력래치신호(LATOUT)가 로직로우레벨로 천이한 후 제2 구동부(520), 제2 래치(521) 및 지연부(522)를 통과하는데 소요되는 구간이 경과되는 시점에서 제어신호(CTRL)를 로직하이레벨로 천이시킨다. 이후, 지연구동신호(DRVDLY)가 로직하이레벨로 천이하면 제어신호생성부(52)는 제어신호(CTRL)를 로직로우레벨로 천이시킨다.
지연구동신호생성부(53)는 제1 구동신호(DRV1) 및 제어신호(CTRL)를 입력받아 부정논리곱 연산을 수행하여 제2 리셋신호(RESET2)를 생성하는 낸드게이트(ND51)와, 제2 리셋신호(RESET2) 및 제2 인에이블신호(EN2)를 입력받아 제2 인에이블신호(EN2)를 생성하는 제2 인에이블신호생성부(530)와, 로직하이레벨의 제2 인에이블신호(EN2)가 입력되는 경우 지연구동신호(DRVDLY)를 로직하이레벨로 카운팅하는 제2 카운터(531)로 구성된다. 여기서, 제2 카운터(531)는 로직하이레벨의 제2 리셋신호(RESET2)가 입력되는 경우 지연구동신호(DRVDLY)를 로직로우레벨로 리셋시킨다. 제2 인에이블신호생성부(530)는 제2 리셋신호(RESET2) 및 제2 인에이블신호(EN2)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR50)와, 노어게이트(NR50)의 출력신호를 소정 지연구간만큼 지연시켜 제2 인에이블신호(EN2)를 출력하는 제2 지연기(535)로 구성된다.
이와 같은 구성의 지연구동신호생성부(53)는 제1 구동신호(DRV1) 및 제어신호(CTRL)가 모두 로직하이레벨로 천이한 시점에서 낸드게이트(ND51), 제2 인에이블신호생성부(530) 및 제2 카운터(531)를 통과하는데 소요되는 구간이 경과된 시점에서 로직하이레벨로 천이하는 지연구동신호(DRVDLY)를 생성한다. 하이레벨의 지연구동신호(DRVDLY)는 제1 구동신호(DRV1)를 로직로우레벨로 천이시키므로, 제2 리셋신호(RESET2)가 로직하이레벨이되어 제2 카운터(531)를 리셋시킨다. 따라서, 제2 카운터(531)에서 생성되는 지연구동신호(DRVDLY)는 로우레벨로 천이한다.
출력제어부(54)는 제어신호(CTRL)를 반전버퍼링하는 인버터(IV55)와, 제어신호(CTRL) 및 인버터(IV55)의 출력신호에 응답하여 출력래치신호(LATOUT)를 반전버퍼링하여 출력하는 인버터(IV56)로 구성된다. 이와 같은 구성의 출력제어부(54)는 제어신호(CTRL)가 로직로우레벨인 경우 인버터(IV56)를 통해 출력래치신호(LATOUT)를 반전버퍼링하여 출력한다. 한편, 출력제어부(54)는 제어신호(CTRL)가 로직하이레벨인 경우 인버터(IV56)의 구동을 중단시킨다.
출력부(55)는 출력제어부(54)의 출력신호를 래치하는 제3 래치(550)와, 제3 래치(550)의 출력신호를 반전버퍼링하여 제1 출력액티브신호(PSRF_OUT1)로 출력하는 버퍼로 동작하는 인버터(IV55)로 구성된다.
글리치제거부(6)는, 도 6에 도시된 바와 같이, 제1 펄스신호생성부(60), 제2 펄스신호생성부(61) 및 제1 버퍼부(62)로 구성된다.
제1 펄스신호생성부(60)는 제1 출력액티브신호(PSRF_OUT1)를 반전지연시키는 반전지연부(600)와, 제1 출력액티브신호(PSRF_OUT1) 및 반전지연부(600)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제1 펄스신호(PUL1)를 생성하는 낸드게이트(ND60)로 구성된다. 이와 같은 구성의 제1 펄스신호생성부(60)는 소정 펄스폭을 갖는 제1 출력액티브신호(PSRF_OUT1)를 입력받아 반전지연부(600)의 지연구간만큼 펄스폭을 갖는 제1 펄스신호(PUL1)를 생성한다. 제1 출력액티브신호(PSRF_OUT1)에 글리치가 발생하는 경우 제1 펄스신호생성부(60)는 발생된 글리치를 로직하이레벨로 인식하지 못하므로 제1 펄스신호(PUL1)의 펄스는 생성되지 않는다.
제2 펄스신호생성부(61)는 제3 구동부(610), NMOS 트랜지스터(N61), 제1 선택래치부(611), 커패시터(C60), PMOS 트랜지스터(P61), 제2 선택래치부(612) 및 제2 버퍼부(613)로 구성된다. 제3 구동부(610)는 제1 펄스신호(PUL1)에 응답하여 제2 구동신호(DRV2)를 풀업구동하는 PMOS 트랜지스터(P60)와, 풀다운신호(PD)에 응답하여 제2 구동신호(DRV2)를 풀다운구동하는 NMOS 트랜지스터(N60)로 구성된다. NMOS 트랜지스터(N61)는 파워업신호(PWRUP)에 응답하여 제2 구동신호(DRV2)를 로직로우레벨로 초기화한다. 제1 선택래치부(611)는 인버터들(IV60~IV62)로 구성되어, 로직하이레벨의 제1 펄스신호(PUL1)가 입력되는 경우 제2 구동신호(DRV2)를 래치한다. 커패시터(C60)는 노드(nd60)의 전압을 안정화시킨다. PMOS 트랜지스터(P61)는 풀다운신호(PD)가 로직하이레벨인 경우 노드(nd60)를 풀업구동한다. 제2 선택래치부(612)는 인버터들(IV64~IV66)로 구성되어, 로직하이레벨의 제2 구동신호(DRV2)가 입력되는 경우 노드(nd60)의 신호를 래치하여 제2 펄스신호(PUL2)를 생성한다. 제2 버퍼부(613)는 제2 펄스신호(PUL2)를 버퍼링하여 풀다운신호(PD)를 생성한다.
제1 버퍼부(62)는 제2 펄스신호(PUL2)를 버퍼링하여 제2 출력액티브신호(PSRF_OUT2)를 출력한다.
이상 설명한 바와 같이 구성된 셀프리프레시회로의 동작을 살펴보되, 도 7을 참고하여 셀프리프레시 진입 시 동작과, 연속적으로 내부액티브신호(PSRF)의 펄스가 발생한 경우의 동작 및 셀프리프레시 종료 시의 동작을 나누어 설명하면 다음과 같다.
이하, 셀프리프레시 진입 시 셀프리프레시회로의 동작을 살펴본다.
t1 시점에서 셀프리프레시에 진입(SREF ENTRY)하면 셀프리프레시신호(SREF)가 로직하이레벨로 천이한다. 도 4에 도시된 신호지연부(4)는 로직하이레벨로 천이한 셀프리프레시신호(SREF)를 입력받아 낸드게이트(ND40), 제1 인에이블신호생성부(40) 및 제1 카운터(41)를 통과하는데 소요되는 구간만큼 지연된 시점에서 지연셀프리프레시신호(SREF_DLY)를 로직하이레벨로 천이시킨다.
도 5에 도시된 연속출력차단부(5)의 제1 구동부(50)는 로직하이레벨로 천이된 지연셀프리프레시신호(SREF_DLY)를 입력받아, 래치신호(LATCH)를 로직하이레벨로 구동시킨다. 로직하이레벨로 구동된 래치신호(LATCH)는 도 4에 도시된 신호지연부(4)에 입력되어 지연셀프리프레시신호(SREF_DLY)를 로직로우레벨로 천이시킨다.
따라서, 셀프리프레시에 진입(SREF ENTRY)하면 소정 지연구간 경과 후 지연셀프리프레시신호(SREF_DLY)의 펄스가 발생하고, 래치신호(LATCH)는 t2 시점에서 로직하이레벨로 구동된다. 래치신호(LATCH)가 로직하이레벨로 구동되기 전까지는 낸드게이트(ND50)을 통해 내부액티브신호(PSRF)가 전달되지 않으므로, t1 시점에서부터 t2 시점까지의 구간동안에는 셀프리프레시 동작을 위한 액티브동작이 수행되지 않는다. 본 실시예에서 t1 시점에서부터 t2 시점까지의 구간은 약 200nsec로 설정하는 것이 바람직하다. 따라서, 본 실시예의 셀프리프레시회로는 셀프리프레시 진입하고, 약 200nsec 구간동안 내부액티브신호(PSRF)의 펄스가 발생되더라도 액티브동작이 수행되지 않도록 한다.
이하, 연속적으로 내부액티브신호(PSRF)의 제1 펄스(P1) 및 제2 펄스(P2)가 발생한 경우 셀프리프레시회로의 동작을 살펴본다.
도 5를 참고하면 셀프리프레시에 진입(SREF ENTRY)한 후 로직하이레벨로 구동된 래치신호(LATCH)에 의해 내부액티브신호(PSRF)의 제1 펄스(P1)는 버퍼링되어 출력래치신호(LATOUT)로 전달되고, 파워업신호(PWRUP)에 의해 로직로우레벨로 초기화되는 제1 구동신호(DRV1) 및 제어신호(CTRL)에 의해 출력래치신호(LATOUT)가 인버터(IV56) 및 출력부(55)를 통해 제1 출력액티브신호(PSRF_OUT1)로 출력된다. 즉, 내부액티브신호(PSRF)의 제1 펄스(P1)가 버퍼링되어 제1 출력액티브신호(PSRF_OUT1)로 출력된다.
한편, 내부액티브신호(PSRF)의 제1 펄스(P1)에 의해 출력래치신호(LATOUT)는 소정 구간동안 로직로우레벨로 천이되어 제1 구동신호(DRV1)를 로직하이레벨로 풀업구동한다. 제1 구동신호(DRV1)에 의해 제어신호(CTRL)가 로직하이레벨로 천이하면 인버터(IV56)는 구동을 중단하여 출력래치신호(LATOUT)가 제1 출력액티브신호(PSRF_OUT1)로 출력되지 않도록 한다. 즉, 내부액티브신호(PSRF)의 제1 펄스(P1)가 입력되고 소정 구간 동안에는 인버터(IV56)의 구동을 중단시켜 내부액티브신호(PSRF)의 제2 펄스(P2)가 입력되더라도 제1 출력액티브신호(PSRF_OUT1)로 출력되지 않도록 하고 있다.
내부액티브신호(PSRF)의 제1 펄스(P1)에 의해 제1 구동신호(DRV1) 및 제어신호(CTRL)가 모두 로직하이레벨로 천이되면 제2 리셋신호(RESET2)는 로직로우레벨로 천이되고, 제2 인에이블신호(EN2)는 로직하이레벨로 천이되어 제2 카운터(531)를 구동시킨다. 따라서, 지연구동신호(DRVDLY)는 로직하이레벨로 카운팅되고, 제어신호생성부(52)는 제어신호(CTRL)를 로직로우레벨로 천이시켜 인버터(IV56)를 구동시킨다. 따라서, 이후 입력되는 내부액티브신호(PSRF)의 펄스는 제1 출력액티브신호(PSRF_OUT1)의 펄스로 출력된다.
제1 출력액티브신호(PSRF_OUT1)의 펄스가 입력되면 제1 펄스신호생성부(60)는 반전지연부(600)의 지연구간만큼 펄스폭을 갖는 제1 펄스신호(PUL1)를 생성한다. 제2 펄스신호생성부(61)는 제1 펄스신호(PUL1)의 펄스를 입력받아 제2 펄스신호(PUL2)를 생성한다. 제1 버퍼부(62)는 제2 펄스신호(PUL2)를 버퍼링하여 제2 출력액티브신호(PSRF_OUT2)를 출력한다.
이와 같이, 본 실시예의 셀프리프레시회로는 내부액티브신호(PSRF)의 펄스가 입력되고 소정 구간동안에는 인버터(IV56)의 구동을 중단시켜 내부액티브신호(PSRF)의 펄스가 제1 출력액티브신호(PSRF_OUT1)로 출력되는 것을 방지하고 있다. 따라서, 온도신호(TEMP95)의 레벨이 천이되는 구간부근에서 주기와 관계없이 연속적으로 발생되는 내부액티브신호(PSRF)의 펄스들에 의해 유발되는 셀프리프레시 동작 페일(fail)이 방지된다.
이하, 셀프리프레시 종료 시 셀프리프레시회로의 동작을 살펴본다.
t3 시점에서 셀프리프레시 종료(SREF EXIT)되면 셀프리프레시신호(SREF)가 로직로우레벨로 천이하므로, 도 5에 도시된 제1 구동부(50)는 래치신호(LATCH)를 풀다운구동한다. 따라서, 낸드게이트(ND50)는 내부액티브신호(PSRF)의 전달을 차단한다. 이때, 내부액티브신호(PSRF)의 펄스가 입력되면 제1 출력액티브신호(PSRF_OUT1)에 글리치(glithch)가 발생한다.(Y)
제1 출력액티브신호(PSRF_OUT1)에 글리치(glithch)가 발생되더라도 제1 펄스신호생성부(60)는 제1 펄스신호(PUL1)의 펄스를 생성하지 않는다. 따라서, 제1 출력액티브신호(PSRF_OUT1)의 글리치(glithch)에 의해 제2 출력액티브신호(PSRF_OUT2)의 펄스가 생성되지 않는다.
2: 온도신호생성부 3: 내부액티브신호생성부
4: 신호지연부 40: 제1 인에이블신호생성부
41: 제1 카운터 5: 연속출력차단부
50: 제1 구동부 51: 제1 래치
52: 제어신호생성부 520: 제2 구동부
521: 제2 래치 522: 지연부
53: 지연구동신호생성부
530: 제2 인에이블신호생성부 531: 제2 카운터
54: 출력제어부 55: 출력부
550: 제3 래치 6: 글리치제거부
60: 제1 펄스신호생성부 600: 반전지연부
61: 제2 펄스신호생성부 610: 제3 구동부
611: 제1 선택래치부 612: 제2 선택래치부
613: 제2 버퍼부 62: 제1 버퍼부
4: 신호지연부 40: 제1 인에이블신호생성부
41: 제1 카운터 5: 연속출력차단부
50: 제1 구동부 51: 제1 래치
52: 제어신호생성부 520: 제2 구동부
521: 제2 래치 522: 지연부
53: 지연구동신호생성부
530: 제2 인에이블신호생성부 531: 제2 카운터
54: 출력제어부 55: 출력부
550: 제3 래치 6: 글리치제거부
60: 제1 펄스신호생성부 600: 반전지연부
61: 제2 펄스신호생성부 610: 제3 구동부
611: 제1 선택래치부 612: 제2 선택래치부
613: 제2 버퍼부 62: 제1 버퍼부
Claims (39)
- 지연셀프리프레시신호를 입력받아 내부액티브신호의 펄스를 제1 출력액티브신호로 전달한 후 소정 구간동안 상기 내부액티브신호의 펄스의 전달을 차단하는 연속출력차단부; 및
상기 제1 출력액티브신호가 소정 펄스폭을 갖을 경우 제2 출력액티브신호를 생성하여 출력하는 글리치제거부를 포함하는 셀프리프레시회로.
- 제 1 항에 있어서, 상기 연속출력차단부는
상기 지연셀프리프레시신호와 셀프리프레시신호에 응답하여 래치신호를 구동하는 제1 구동부;
상기 래치신호에 응답하여 상기 내부액티브신호를 출력래치신호로 전달하는 전달소자;
상기 출력래치신호 및 지연구동신호를 입력받아 제어신호를 생성하는 제어신호생성부; 및
상기 제어신호에 응답하여 상기 출력래치신호의 출력을 제어하는 출력제어부를 포함하는 셀프리프레시회로.
- 제 2 항에 있어서, 상기 제1 구동부는
상기 지연셀프리프레시신호를 버퍼링한 신호에 응답하여 상기 래치신호를 풀업구동하는 풀업소자; 및
상기 셀프리프레시신호를 버퍼링한 신호에 응답하여 상기 래치신호를 풀다운구동하는 풀다운소자를 포함하는 셀프리프레시회로.
- 제 2 항에 있어서, 상기 연속출력차단부는 상기 래치신호를 래치하는 래치를 더 포함하는 셀프리프레시회로.
- 제 2 항에 있어서, 상기 전달소자는 상기 래치신호가 풀업구동되는 경우 상기 내부액티브신호를 버퍼링하여 상기 출력래치신호로 전달하는 셀프리프레시회로.
- 제 2 항에 있어서, 상기 제어신호생성부는 상기 출력래치신호의 펄스가 입력되고 제1 지연구간동안 상기 출력제어부를 통해 상기 출력래치신호를 출력하기 위한 상기 제어신호를 생성하고, 상기 제1 지연구간이 경과된 후 제2 지연구간동안 상기 출력래치신호의 출력을 차단하기 위한 상기 제어신호를 생성하는 셀프리프레시회로.
- 제 6 항에 있어서, 상기 제어신호생성부는
상기 출력래치신호와 지연구동신호에 응답하여 구동신호를 구동하는 제2 구동부;
상기 구동신호를 래치하는 래치; 및
상기 래치의 출력신호를 소정구간 지연시켜 상기 제어신호를 생성하는 지연부를 포함하는 셀프리프레시회로.
- 제 7 항에 있어서, 상기 제2 구동부는
상기 출력래치신호에 응답하여 상기 구동신호를 풀업구동하는 풀업소자; 및
상기 지연구동신호에 응답하여 상기 구동신호를 풀다운구동하는 풀다운소자를 포함하는 셀프리프레시회로.
- 제 7 항에 있어서, 상기 제1 지연구간은 상기 제2 구동부, 상기 래치 및 상기 지연부를 통해 상기 출력래치신호가 전달되는데 소요되는 구간으로 결정되는 셀프리프레시회로.
- 제 7 항에 있어서, 상기 제어신호생성부는 파워업신호에 응답하여 상기 구동신호를 초기화하는 초기화소자를 더 포함하는 셀프리프레시회로.
- 제 7 항에 있어서,
상기 제어신호에 응답하여 상기 구동신호가 인에이블된 후 소정구간이 경과된 후 인에이블되는 상기 지연구동신호를 생성하는 지연구동신호생성부를 더 포함하는 셀프리프레시회로.
- 제 11 항에 있어서, 상기 지연구동신호생성부는
상기 구동신호와 상기 제어신호를 입력받아 리셋신호를 생성하는 제1 논리소자;
상기 리셋신호를 입력받아 인에이블신호를 생성하는 인에이블신호생성부; 및
상기 인에이블신호를 입력받아 상기 지연구동신호를 카운팅하는 카운터를 포함하되, 상기 인에이블신호는 상기 인에이블신호생성부에 피드백되어 입력되는 셀프리프레시회로.
- 제 12 항에 있어서, 상기 인에이블신호생성부는
상기 리셋신호와 상기 인에이블신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
상기 제2 논리소자의 출력신호를 소정지연구간만큼 지연시키는 지연기를 포함하는 셀프리프레시회로.
- 제 12 항에 있어서, 상기 카운터는 상기 리셋신호에 응답하여 리셋되는 셀프리프레시회로.
- 제 6 항에 있어서, 상기 출력제어부는 상기 출력래치신호의 펄스가 입력되고 상기 제1 지연구간동안 상기 출력래치신호를 버퍼링하여 출력하고, 상기 제1 지연구간이 경과된 후 상기 제2 지연구간동안 구동을 중단하는 버퍼를 포함하는 셀프리프레시회로.
- 제 2 항에 있어서, 상기 연속출력차단부는
상기 출력제어부의 출력신호를 래치하고 버퍼링하여 출력하는 출력부를 더 포함하는 셀프리프레시회로.
- 제 1 항에 있어서, 상기 글리치제거부는
상기 제1 출력액티브신호를 입력받아 제1 펄스신호를 생성하는 제1 펄스신호생성부; 및
상기 제1 펄스신호의 펄스폭을 조절하여 제2 펄스신호를 생성하는 제2 펄스신호생성부를 포함하는 셀프리프레시회로.
- 제 17 항에 있어서, 상기 제1 펄스신호생성부는
상기 제1 출력액티브신호를 반전지연시키는 반전지연부; 및
상기 제1 출력액티브신호와 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 셀프리프레시회로.
- 제 17 항에 있어서, 상기 제2 펄스신호생성부는
상기 제1 펄스신호 및 풀다운신호에 응답하여 구동신호를 구동하는 구동부;
상기 제1 펄스신호에 응답하여 상기 구동신호를 입력받아 래치하는 제1 선택래치부;
상기 구동신호에 응답하여 상기 제1 선택래치부의 출력신호를 입력받아 래치하여 상기 제2 펄스신호를 생성하는 제2 선택래치부; 및
상기 제2 펄스신호를 버퍼링하여 상기 풀다운신호를 생성하는 버퍼부를 포함하는 셀프리프레시회로.
- 제 19 항에 있어서, 상기 제2 펄스신호생성부는
파워업신호에 응답하여 상기 구동신호를 초기화하는 초기화소자;
상기 제1 선택래치부의 출력노드 전압을 안정시키는 안정화소자; 및
상기 버퍼부의 출력신호에 응답하여 상기 출력노드를 구동하는 구동소자를 더 포함하는 셀프리프레시회로.
- 제 2 항에 있어서,
상기 래치신호에 응답하여 상기 셀프리프레시신호를 소정구간 지연시켜 상기 지연셀프리프레시신호를 생성하는 신호지연부를 더 포함하는 셀프리프레시회로.
- 제 21 항에 있어서, 상기 신호지연부는
상기 래치신호를 버퍼링하는 버퍼;
상기 셀프리프레시신호와 상기 버퍼의 출력신호를 입력받아 리셋신호를 생성하는 제1 논리소자;
상기 리셋신호를 입력받아 인에이블신호를 생성하는 인에이블신호생성부; 및
상기 인에이블신호를 입력받아 상기 지연셀프리프레시신호를 카운팅하는 카운터를 포함하되, 상기 인에이블신호는 상기 인에이블신호생성부에 피드백되어 입력되는 셀프리프레시회로.
- 제 22 항에 있어서, 상기 인에이블신호생성부는
상기 리셋신호와 상기 인에이블신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
상기 제2 논리소자의 출력신호를 소정지연구간만큼 지연시키는 지연기를 포함하는 셀프리프레시회로.
- 제 22 항에 있어서, 상기 카운터는 상기 리셋신호에 응답하여 리셋되는 셀프리프레시회로.
- 지연셀프리프레시신호와 셀프리프레시신호에 응답하여 래치신호를 구동하는 제1 구동부;
상기 래치신호에 응답하여 내부액티브신호를 출력래치신호로 전달하는 전달소자;
상기 출력래치신호 및 지연구동신호를 입력받아 제어신호를 생성하는 제어신호생성부; 및
상기 제어신호에 응답하여 상기 출력래치신호의 출력을 제어하는 출력제어부를 포함하는 셀프리프레시회로.
- 제 25 항에 있어서, 상기 제1 구동부는
상기 지연셀프리프레시신호를 버퍼링한 신호에 응답하여 상기 래치신호를 풀업구동하는 풀업소자; 및
상기 셀프리프레시신호를 버퍼링한 신호에 응답하여 상기 래치신호를 풀다운구동하는 풀다운소자를 포함하는 셀프리프레시회로.
- 제 25 항에 있어서, 상기 래치신호를 래치하는 래치를 더 포함하는 셀프리프레시회로.
- 제 25 항에 있어서, 상기 전달소자는 상기 래치신호가 풀업구동되는 경우 상기 내부액티브신호를 버퍼링하여 상기 출력래치신호로 전달하는 셀프리프레시회로.
- 제 25 항에 있어서, 상기 제어신호생성부는 상기 출력래치신호의 펄스가 입력되고 제1 지연구간동안 상기 출력제어부를 통해 상기 출력래치신호를 출력하기 위한 상기 제어신호를 생성하고, 상기 제1 지연구간이 경과된 후 제2 지연구간동안 상기 출력래치신호의 출력을 차단하기 위한 상기 제어신호를 생성하는 셀프리프레시회로.
- 제 29 항에 있어서, 상기 제어신호생성부는
상기 출력래치신호와 지연구동신호에 응답하여 구동신호를 구동하는 제2 구동부;
상기 구동신호를 래치하는 래치; 및
상기 래치의 출력신호를 소정구간 지연시켜 상기 제어신호를 생성하는 지연부를 포함하는 셀프리프레시회로.
- 제 30 항에 있어서, 상기 제2 구동부는
상기 출력래치신호에 응답하여 상기 구동신호를 풀업구동하는 풀업소자; 및
상기 지연구동신호에 응답하여 상기 구동신호를 풀다운구동하는 풀다운소자를 포함하는 셀프리프레시회로.
- 제 30 항에 있어서, 상기 제1 지연구간은 상기 제2 구동부, 상기 래치 및 상기 지연부를 통해 상기 출력래치신호가 전달되는데 소요되는 구간으로 결정되는 셀프리프레시회로.
- 제 30 항에 있어서, 상기 제어신호생성부는 파워업신호에 응답하여 상기 구동신호를 초기화하는 초기화소자를 더 포함하는 셀프리프레시회로.
- 제 30 항에 있어서,
상기 제어신호에 응답하여 상기 구동신호가 인에이블된 후 소정구간이 경과된 후 인에이블되는 상기 지연구동신호를 생성하는 지연구동신호생성부를 더 포함하는 셀프리프레시회로.
- 제 34 항에 있어서, 상기 지연구동신호생성부는
상기 구동신호와 상기 제어신호를 입력받아 리셋신호를 생성하는 제1 논리소자;
상기 리셋신호를 입력받아 인에이블신호를 생성하는 인에이블신호생성부; 및
상기 인에이블신호를 입력받아 상기 지연구동신호를 카운팅하는 카운터를 포함하되, 상기 인에이블신호는 상기 인에이블신호생성부에 피드백되어 입력되는 셀프리프레시회로.
- 제 35 항에 있어서, 상기 인에이블신호생성부는
상기 리셋신호와 상기 인에이블신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
상기 제2 논리소자의 출력신호를 소정지연구간만큼 지연시키는 지연기를 포함하는 셀프리프레시회로.
- 제 35 항에 있어서, 상기 카운터는 상기 리셋신호에 응답하여 리셋되는 셀프리프레시회로.
- 제 25 항에 있어서, 상기 출력제어부는 상기 출력래치신호의 펄스가 입력되고 제1 지연구간동안 상기 출력래치신호를 버퍼링하여 출력하고, 상기 제1 지연구간이 경과된 후 제2 지연구간동안 구동을 중단하는 버퍼를 포함하는 셀프리프레시회로.
- 제 25 항에 있어서,
상기 출력제어부의 출력신호를 래치하고 버퍼링하여 출력하는 출력부를 더 포함하는 셀프리프레시회로.
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