KR20030035836A - 반도체 기억 장치 - Google Patents
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Abstract
본 발명의 반도체 기억 장치는, 셀프 리프레시 모드 시에 있어서의 소비 전류를 분산하여 소비 전류를 감소시키는 것으로, 리프레시 요구(PHY)와 리프레시 어드레스(QAD<11:0>)의 특정한 어드레스 비트(QAD<11> 또는 QAD<11:10>)에 따라서 리프레시 어레이 활성화 신호(RFACT)를 활성화한다. 리프레시 어드레스의 특정한 어드레스 비트로서 리프레시 어드레스 카운터(19)의 특정한 하위 비트(CN<1> 또는 CN<1:0>)를 이용하고, 또한 이 특정한 어드레스 비트를 리프레시 어드레스의 상위 비트로서 이용하는 것에 의해, 셀프 리프레시 모드 시에, 등간격으로, 소정의 어드레스 영역에 대하여 리프레시를 실행할 수 있고, 리프레시 간격을 길게 할 수 있어, 소비 전류를 감소시킬 수 있다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 다이내믹형 메모리셀의 기억 데이터를 소정 주기로 재기록하고, 기억 데이터를 유지하기 위한 리프레시 제어 회로의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 내부에서 메모리셀의 기억 데이터의 리프레시를 주기적으로 실행하는 셀프 리프레시 모드 시의 소비 전류를 감소시키기 위한 구성에 관한 것이다.
반도체 기억 장치의 하나로 다이내믹·랜덤·액세스·메모리(DRAM)가 있다.DRAM은 정보를 캐패시터에 전하의 형태로 저장한다. 통상, DRAM 셀은 액세스 트랜지스터와 캐패시터로 구성되고, 스태틱·랜덤·액세스·메모리(SRAM)셀 등에 비하여, 단위 메모리셀의 점유 면적이 작기 때문에 비트 단가가 싸다. 따라서, DRAM에 의해, 소점유 면적으로 대기억 용량의 기억 장치를 저렴하게 실현할 수 있고, DRAM은 주기억 장치 등의 여러 가지의 용도로 널리 이용되고 있다.
DRAM 셀은, 상술한 바와 같이, 정보를 캐패시터에 전하의 형태로 저장한다. 따라서, 이 캐패시터의 리크 전류에 의해 기억 정보가 소실될 우려가 있다. 이 기억 정보를 유지하기 위해서, 주기적으로 메모리셀의 기억 데이터를 판독하고 재기록을 실행하는 리프레시가 실행된다. 이 리프레시를 실행하는 동작 모드로는, 데이터 액세스를 행하는 통상 동작 모드 시에, 외부로부터의 리프레시 지시에 따라 기억 장치 내부에서 리프레시 어드레스를 형성하여 리프레시를 실행하는 오토 리프레시 모드와, 내부에서 리프레시 실행 타이밍 및 리프레시 어드레스를 생성하여 리프레시를 실행하는 셀프 리프레시 모드가 있다. 셀프 리프레시 모드는 DRAM에 대하여 비교적 장기에 걸쳐 데이터 액세스가 행해지지 않는 슬립 모드 시 등에서 설정된다. 이 셀프 리프레시 모드 시에 있어서는, DRAM은 데이터를 유지하는 것이 요구될 뿐이다.
DRAM이 휴대기기 등의 전지 구동의 기기에 적용되는 경우, 그 전지의 수명을 길게 하기 위해서, 될 수 있는 한 소비 전류를 낮게 하는 것이 요구된다. 특히,셀프 리프레시 모드 시에 있어서는, 기기 전체가 스탠바이 상태에 있고, 이 스탠바이 상태에 있어서의 소비 전류를 될 수 있는 한 감소시키는 것이 요구된다. 셀프 리프레시 모드에 있어서는, 리프레시 어드레스에 따라서 메모리셀 행의 선택 및 메모리셀 데이터의 판독 및 재기록이 실행된다. 따라서, 이 셀프 리프레시 모드 시에 있어서 리프레시 동작 실행 시에 있어서는 전류가 소비된다.
본 발명의 목적은 복잡한 회로 구성을 이용하는 일없이, 셀프 리프레시 모드 시의 소비 전류를 대폭 감소시킬 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 나타내는 도면,
도 2는 본 발명의 실시예 1에 따른 리프레시 활성화 회로의 구성을 개략적으로 나타내는 도면,
도 3은 도 2에 나타내는 회로의 동작을 나타내는 타이밍도,
도 4는 도 2에 나타내는 회로의 리프레시 어드레스 영역을 개략적으로 나타내는 도면,
도 5는 본 발명의 실시예 2에 따른 리프레시 어드레스 카운터의 카운트 비트와 리프레시 어드레스의 대응을 개략적으로 나타내는 도면,
도 6은 본 발명의 실시예 2에 따른 리프레시 활성화 회로의 구성을 개략적으로 나타내는 도면,
도 7은 도 6에 나타내는 회로의 하프 모드 시의 동작을 나타내는 타이밍도,
도 8은 도 6에 나타내는 회로의 쿼터 모드 시의 동작을 나타내는 타이밍도,
도 9는 쿼터 모드 시의 리프레시 영역을 개략적으로 나타내는 도면,
도 10은 본 발명의 실시예 2의 변경예의 구성을 개략적으로 나타내는 도면,
도 11은 도 10에 나타내는 리프레시 어드레스 발생부를 이용했을 때의 동작을 나타내는 타이밍도,
도 12는 본 발명의 실시예 3에 있어서의 메모리 어레이의 구성을 개략적으로 나타내는 도면,
도 13은 본 발명의 실시예 3에 있어서의 리프레시 어드레스 발생부 및 리프레시 활성화 회로의 구성을 개략적으로 나타내는 도면,
도 14는 본 발명의 실시예 3에 있어서의 내부 어드레스 발생부의 구성을 개략적으로 나타내는 도면,
도 15는 본 발명의 실시예 3에 있어서의 리프레시 동작을 나타내는 타이밍도,
도 16은 본 발명의 실시예 3의 변경예를 개략적으로 나타내는 도면,
도 17은 도 16에 나타내는 회로의 하프 모드 시의 동작을 나타내는 타이밍도,
도 18은 도 16에 나타내는 쿼터 모드 시의 동작을 나타내는 타이밍도,
도 19는 본 발명의 실시예 4에 따른 리프레시 어드레스 발생부 및 리프레시 활성화 회로의 구성을 개략적으로 나타내는 도면,
도 20은 본 발명의 실시예 4의 변경예를 개략적으로 나타내는 도면이다.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리 어레이2 : 행 선택 회로
3 : 센스 앰프 회로4 : 행계 제어 회로
6 : 노멀 행 액세스 활성화 회로7 : 셀프 리프레시 활성화 회로
8 : 리프레시 타이머9 : 리프레시 어드레스 카운터
10 : 행 선택 활성화 회로19 : 리프레시 어드레스 카운터
20 : 리프레시 활성화 신호 발생 회로21 : 게이트 회로
25 : AND 게이트26 : 복합 게이트
27 : OR 게이트30, 31 : 스크램블 회로
41, 43 : 버퍼 회로42 : AND 게이트
12, 40 : 멀티플렉서50, 51 : 스크램블 회로
55 : AND 게이트60 : 리프레시 타이머
본 발명에 따른 반도체 장치는, 리프레시 대상의 메모리셀을 지정하는 다(多) 비트의 리프레시 어드레스를 생성하는 리프레시 어드레스 발생 회로와, 이 리프레시 어드레스의 특정한 어드레스 비트와 리프레시 요구에 따라서, 리프레시 동작을 활성화하기 위한 리프레시 어레이 활성화 신호를 생성하는 리프레시 활성화 회로를 구비한다.
리프레시 모드 시에 있어서는, 리프레시 어드레스의 특정 어드레스 비트가 특정 상태일 때에, 이 리프레시 요구를 무효로 할 수 있고, 리프레시 요구를 발행하는 타이머의 주기를 변경하지 않고 리프레시 간격을 길게할 수 있다. 이에 따라, 셀프 리프레시 모드 시에 있어서의 단위 시간당 리프레시 회수를 감소시킬 수 있고, 따라서, 이 셀프 리프레시 모드 시의 소비 전류를 감소시킬 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(전체의 구성)
도 1은 본 발명에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서는, 리프레시에 관련되는 부분의 구성을 개략적으로 나타낸다.
도 1에 있어서, 반도체 기억 장치는 행렬 형상으로 배열되는 복수의 DRAM 셀을 갖는 메모리 어레이(1)와, 인가된 어드레스 신호에 따라서 메모리 어레이(1)의 어드레스 지정된 행을 선택하기 위한 행 선택 회로(2)와, 메모리 어레이(1)의 선택행 상의 메모리셀의 데이터의 검지, 증폭 및 재기록을 실행하는 센스 앰프 회로(3)와, 행 선택 지시 신호 RAS에 따라서 행 선택 회로(2) 및 센스 앰프 회로(3)를 소정의 시퀀스로 활성화 및 비활성화를 행하는 행계 제어 회로(4)와, 외부로부터의 동작 모드를 지정하는 커맨드 CMD를 디코딩하여, 지정된 동작 모드를 특정하는 동작 모드 지시 신호를 생성하는 커맨드 디코더(5)와, 커맨드 디코더(5)로부터의 노멀 행 액세스 지시 신호에 따라서 노멀 모드 어레이 활성화 신호 RACT를 활성화하는 노멀 행 액세스 활성화 회로(6)와, 커맨드 디코더(5)로부터의 셀프 리프레시 모드 지시 신호에 따라서 소정의 간격으로 리프레시 어레이 활성화 신호 RFACT를 활성화하는 리프레시 활성화 회로(7)와, 리프레시 활성화 회로(7)로부터의 셀프 리프레시 지시 신호 SELF의 활성화 시에 활성화되고, 소정의 간격마다 리프레시 요구 PHY를 발행하는 리프레시 타이머(8)와, 리프레시 타이머(8)로부터의 리프레시 요구PHY에 따라서 카운트 동작을 행하는 리프레시 행을 지정하는 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터(9)를 포함한다.
리프레시 활성화 회로(7)는 리프레시 어드레스 카운터(9)로부터의 리프레시 어드레스의 특정한 비트가 소정의 논리 레벨일 때에는, 리프레시 요구 PHY가 발행되어도, 이 발행된 리프레시 요구를 무시하여, 리프레시 어레이 활성화 신호 RFACT의 발행(활성화)을 정지한다.
노멀 행 액세스 활성화 회로(6)는 외부로부터의 커맨드 CMD가 메모리 어레이(1)의 행을 선택하는 모드를 지정할 때에 노멀 모드 어레이 활성화 신호 RACT를 활성화한다. 노멀 행 액세스 활성화 회로(6)는, 또한, 커맨드 디코더(5)로부터, 리프레시를 지시하는 오토 리프레시 지시가 인가되었을 때에는, 이 노멀 어레이 활성화 신호 RACT를 소정 기간 활성화한다.
반도체 기억 장치는, 또한, 셀프 리프레시 활성화 회로(7)로부터의 리프레시 어레이 활성화 신호 RFACT와 노멀 행 액세스 활성화 회로(6)로부터의 노멀 모드 어레이 활성화 신호 RACT에 따라서 행 선택 지시 신호 RAS를 생성해서 행계 제어 회로(4)로 부여하는 행 선택 활성화 회로(10)와, 커맨드 디코더(5)로부터의 셀프 리프레시 모드 지시 또는 오토 리프레시 모드 지시에 따라 리프레시 모드 지시 신호 REF를 생성하는 리프레시 모드 검출 회로(11)와, 리프레시 모드 검출 회로(11)로부터의 리프레시 모드 지시 신호 REF에 따라서 리프레시 어드레스 카운터(9)가 출력하는 리프레시 어드레스 QAD와 외부로부터의 어드레스 EXAD 중 한쪽을 선택하여 행 선택 회로(2)에 부여하는 멀티플렉서(MUX)(12)를 포함한다.
행 선택 활성화 회로(10)는, 예컨대, OR 회로로 구성되고, 리프레시 어레이 활성화 신호 RFACT 또는 노멀 모드 어레이 활성화 신호 RACT가 활성화되면 행 선택 지시 신호 RAS를 활성화한다. 따라서, 통상 동작 모드 시에 있어서 외부로부터 리프레시 지시가 인가되는 오토 리프레시 모드 시에 있어서는, 이 외부로부터의 오토 리프레시 커맨트에 따라 리프레시 어드레스 카운터(9)가 출력하는 리프레시 어드레스 QAD에 따라 메모리 어레이(1)의 행이 선택되어 선택 메모리셀의 기억 데이터의 리프레시가 실행된다.
한편, 셀프 리프레시 모드 시에 있어서는, 셀프 리프레시 활성화 회로(7)는 리프레시 어드레스 카운터(9)가 출력하는 리프레시 어드레스 QAD의 특정 어드레스 비트가 소정의 논리 레벨일 때에는, 리프레시 타이머(8)로부터 리프레시 요구 PHY가 발행되어도, 리프레시 어레이 활성화 신호 RFACT의 발행을 정지하고, 리프레시 타이머(8)로부터의 리프레시 요구 PHY의 발행 주기보다 긴 주기로 리프레시 행의 선택을 실행한다.
셀프 리프레시 모드 시에 있어서, 리프레시 타이머(8)가 출력하는 리프레시 요구 PHY를 등가적으로 추출함으로써, 셀프 리프레시 모드 시에 실행되어야 할 리프레시를 정지하고, 따라서 셀프 리프레시 모드 시의 리프레시 회수를 감소시켜, 이 리프레시에 관련되는 회로가 동작하는 회수를 감소시킴에 따라 셀프 리프레시 모드 시에 있어서의 소비 전류를 감소시킨다.
이 리프레시 동작을 정지시키는 경우, 리프레시 어드레스 카운터(9)가 출력하는 리프레시 어드레스 QAD의 특정한 어드레스 비트가 소정의 논리 레벨일 때에리프레시 어레이 활성화 신호 RFACT의 발행이 정지되기 때문에, 이 특정한 리프레시 어드레스 비트가 지정하는 리프레시 어드레스 영역의 리프레시는 실행되지 않는다. 따라서, 이 셀프 리프레시 모드 시에 있어서, 데이터를 유지하는 영역이 한정되지만, 통상의 사용 시에 있어서, 유지가 요구되는 데이터는, 예컨대, 데이터 처리 후의 데이터 등에 한정되어 있고, 셀프 리프레시 모드 시에 있어서 리프레시 영역을 한정하여도 특별히 문제는 발생하지 않는다.
(실시예 1)
도 2는 본 발명의 실시예 1에 따른 셀프 리프레시 활성화 회로(7)의 구성을 개략적으로 도시하는 도면이다. 이하의 설명에 있어서, 설명을 간단히 하기 위해서, 리프레시 어드레스 카운터(9)는 12비트의 리프레시 어드레스 QAD<11:0>을 생성하고, 메모리 어레이(1)에 있어서는, 4·K 행이 배치되어 있는 경우에 대하여 설명한다.
도 2에 있어서, 리프레시 어드레스 카운터(9)는 리프레시 타이머(8)로부터의 리프레시 요구 PHY에 따라서 그 카운트값을 갱신하고, 12비트의 리프레시 어드레스 QAD<11:0>을 그 카운트값에 따라서 생성한다.
리프레시 활성화 회로(7)는 리프레시 타이머(8)로부터의 리프레시 요구 PHY에 따라서 소정의 펄스 폭을 갖는 활성 제어 신호 RFA를 발생하는 리프레시 활성화 신호 발생 회로(20)와, 이 리프레시 활성화 신호 발생 회로(20)로부터의 활성 제어 신호 RFA와 최상위 리프레시 어드레스 비트 QAD<11>에 따라서 리프레시 어레이 활성화 신호 RFACT를 생성하는 게이트 회로(21)를 포함한다.
리프레시 활성화 신호 발생 회로(20)는, 예컨대, 원샷의 펄스 발생 회로로 구성되고, 리프레시 요구 PHY의 상승에 응답하여, 소정의 시간 폭을 갖는 원샷의 펄스 신호를 발생하여 활성 제어 신호 RFA를 활성화한다. 리프레시 어드레스 카운터(9)는, 이 리프레시 요구 PHY가 발행되면, 예컨대, 리프레시 동작 완료 후, 그 카운트값을 1 갱신한다.
게이트 회로(21)는 최상위 리프레시 어드레스 비트 QAD<11>이 L레벨일 때에, 활성 제어 신호 RFA에 따라서 리프레시 어레이 활성화 신호 RFACT를 생성한다. 최상위 리프레시 어드레스 비트 QAD<11>이 H레벨일 때에는, 게이트 회로(21)는 리프레시 어레이 활성화 신호 RFACT를 L레벨의 비활성 상태로 유지된다.
도 3은 도 2에 나타내는 리프레시 활성화 회로(7)의 동작을 나타내는 타이밍도이다. 최상위 리프레시 어드레스 비트 QAD<11>이 L레벨일 때에는, 리프레시 요구 PHY에 따라서 리프레시 어레이 활성화 신호 RFACT가 활성화되어 리프레시가 실행된다. 한편, 최상위 리프레시 어드레스 비트 QAD<11>이 H레벨로 되면, 리프레시 요구 PHY가 발행되어도, 리프레시 어레이 활성화 신호 RFACT는 비활성 상태를 유지한다.
이 최상위 리프레시 어드레스 비트 QAD<11>이 H레벨인 기간, 리프레시 어드레스 카운터(9)는 리프레시 타이머(8)로부터의 리프레시 요구 PHY에 따라서 카운트 동작을 실행하고 있다. 따라서, 이 리프레시 어드레스 카운터(9)가 생성하는 리프레시 어드레스 QAD<l1:0>이 지정하는 어드레스 영역 중 리프레시 어드레스 비트QAD<11>이 L레벨인 절반의 어드레스 영역에 대하여 리프레시가 실행되고, 나머지 절반의 영역에 대하여는, 리프레시는 실행되지 않는다.
도 4는 메모리 어레이(1)의 어드레스 할당을 개략적으로 도시하는 도면이다. 메모리 어레이(1)가 최상위 로우 어드레스 비트 RA<11>에 따라서 두 개의 영역 MA 및 MB로 분할된다. 영역 MA는 최상위 로우 어드레스 비트 RA<11>이 "0"인 영역이며, 영역 MB가 최상위 로우 어드레스 비트 RA<11>이 "1"인 영역이다. 리프레시 모드 시에 있어서는, 이 로우 어드레스 비트 RA<11>이, 리프레시 어드레스 비트 QAD<11>에 의해 인가된다. 따라서, 영역 MA에 포함되는 메모리셀의 기억 데이터의 리프레시가 실행되고, 한편, 메모리 블럭 MB에서는, 셀프 리프레시 모드 시에 있어서는, 리프레시는 실행되지 않는다.
통상, 휴대 단말 기기 등에 있어서, 메모리 어레이(1)의 전 어드레스 영역의 기억 정보를 리프레시하는 것은 요구되지 않는다. 예컨대, 휴대 전화 등에 있어서 인터넷으로부터 다운로드된 데이터는, 비휘발성 메모리에 저장된다. 처리 결과를 유지하는 것이 요구되는 데이터 처리 등은, 메모리 어레이 일부의 어드레스 영역을 이용하여 행해질 뿐이다. 따라서, 셀프 리프레시 모드 시에 메모리 어레이(1)의 절반의 영역 MA에서만 리프레시를 실행하여, 기억 데이터를 유지하여도, 충분히 필요한 데이터의 유지를 실행할 수 있다.
이 셀프 리프레시 모드 시에 있어서, 리프레시해야 할 어드레스 영역을 반감하는 것에 의해, 리프레시 간격을, 실효적으로, 두 배로 설정할 수 있고, 이 셀프 리프레시 모드 시의 소비 전력을 감소시킬 수 있다.
또한, 2비트의 최상위 리프레시 어드레스를 이용하여 리프레시의 실행을 제어하는 경우, 2비트의 최상위 리프레시 어드레스(로우 어드레스)가 규정하는 메모리 어레이(1)의 4분할 영역 중 하나의 영역에 대한 리프레시가 행해질 뿐이며, 리프레시 간격을 등가적으로 4배로 설정할 수 있어, 셀프 리프레시 모드 시의 소비 전류를 보다 감소시킬 수 있다.
이 리프레시 어드레스의 복수의 비트를 리프레시 실행 제어에 사용하면, 메모리 어레이의 소망하는 영역에 대해서만 리프레시를 실행할 수 있고, 따라서 리프레시 간격을 길게 할 수 있어, 셀프 리프레시 모드 시의 소비 전류를 감소시킬 수 있다. 단지, 리프레시 요구를 실효적으로 수식하여 리프레시 활성화 신호의 활성화를 추출하여, 리프레시 간격을 길게 하고 있을 뿐이며, 리프레시 타이머(8)의 리프레시 요구 PHY의 발행 간격은 고정적으로 정해져 있고, 리프레시 타이머(8)의 구성을 변경하는 일 없이, 리프레시 간격을 변경할 수 있다.
또한, 리프레시 어드레스 카운터(9)는 리프레시 타이머(8)로부터의 리프레시 요구 PHY에 따라서 카운트 동작을 하고 있어, 통상 동작 모드 시에 행해지는 오토 리프레시 모드와 셀프 리프레시 모드의 리프레시 어드레스의 연속성을 유지할 수 있다.
또한, 셀프 리프레시 모드 시에 있어서도, 통상의 외부로부터의 리프레시 지시에 따라 리프레시를 실행하는 오토 리프레시 모드 시와 같은 리프레시 사이클을 실현할 수 있어, 이하에 설명하는 바와 같이, 확실히 메모리셀의 데이터를 유지할 수 있다.
예컨대, 외부에서 오토 리프레시가 인가되어, 도 4에 나타내는 영역 MA의 착목행과 같은 어드레스 RA<10:0>의 행의 리프레시가 영역 MB에서 실행되었을 때에 셀프 리프레시 모드로 들어가는 경우를 생각한다. 이 경우, 착목행의 리프레시는 영역 MA 및 MB의 나머지 행을 순차적으로 어드레스 지정한 후에 실행된다. 따라서, 이 경우, 착목행의 리프레시 전에 4K회 리프레시 요구 PHY가 발행되고 있고, 외부의 오토 리프레시 지시에 따라 리프레시가 실행될 때의 리프레시 간격과 같다. 따라서, 이하에 설명하는 바와 같이, 단지, 최상위 리프레시 어드레스 비트를 고정하여, 리프레시 간격을 두 배로 하는 구성에 비하여 확실히 데이터를 유지할 수 있다.
지금, 셀프 리프레시 모드 시에, 최상위 리프레시 어드레스 비트 QAD<11>을 L레벨("0")로 설정하여, 영역 MA를 고정적으로 지정하고, 리프레시 타이머의 주기를 통상의 오토 리프레시 모드로 실행되는 리프레시 간격보다도 두 배 긴 간격으로 설정한 경우를 생각한다. 영역 MA의 착목행이 상술한 조건과 동일 조건으로 리프레시되는 경우, 착목행의 오토 리프레시 후, 시간 2K·16㎲ 경과 후에 셀프 리프레시 모드로 들어간다. 이 셀프 리프레시 모드 시에 있어서는, 다음 리프레시 행이 지정되어 있다. 따라서, 착목행이 이 셀프 리프레시 모드 시에 있어서 리프레시되기 위해서는, 영역 MA의 나머지 2K 행의 리프레시가 실행되기 때문이다. 즉, 시간 2K·16·2㎲ 경과 후에 리프레시된다. 즉, 이 상태에 있어서는, 2K·16㎲+16·2·2K㎲ 경과 후에, 착목행이 리프레시된다. 따라서, 착목행의 리프레시 사이클 시간이 32+64㎳가 되고, 통상의 리프레시 사이클의 64㎳보다도 약 1.5배 길게 되어, 데이터 유지 특성을 보증할 수가 없다.
그러나, 본 실시예 1과 같이, 리프레시 발행 간격을, 통상 동작 모드 시의 리프레시 주기와 같다고 하는 것에 의해, 리프레시 모드 시의 리프레시 간격을 두 배로 길게 하여도, 데이터 유지 영역의 각 리프레시 행의 리프레시 간격을 통상 동작 모드 시와 같다고 할 수 있어, 데이터 유지를 확실히 실행할 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 셀프 리프레시 모드 시에, 리프레시되는 영역을 특정한 어드레스 영역으로 설정하고, 셀프 리프레시 모드 시의 리프레시 간격을 길게 할 수 있기 때문에 셀프 리프레시 모드 시의 소비 전류를 감소시킬 수 있다.
또한, 리프레시 어드레스의 특정한 비트를 이용하여 리프레시의 실행을 제어하는 것만으로, 간단한 회로 구성으로 용이하게 리프레시 영역의 설정 및 리프레시 간격을 설정할 수 있다.
(실시예 2)
도 5는 본 발명의 실시예 2에 따른 리프레시 어드레스 카운터의 구성을 개략적으로 도시하는 도면이다. 도 5에 있어서, 이 리프레시 어드레스 카운터(19)는 리프레시 요구 PHY를 카운트하고, 그 카운트값을 12비트의 카운트 CN<11:0>으로 표현한다. 최하위 카운트 비트 CN<0>을, 리프레시 어드레스 비트 QAD<10>으로서 이용하고, 두 번째의 최하위 비트 CN<1>을, 최상위 리프레시 어드레스 비트 QAD<11>로서 이용한다. 나머지의 카운트 비트 CN<11:2>를, 리프레시 어드레스 비트QAD<9:0>으로서 이용한다. 따라서, 이 리프레시 어드레스 카운터(19)의 구성에 있어서는, 리프레시 요구 PHY가 발행될 때마다, 리프레시 어드레스 비트 QAD<10>의 값이 변화되고, 리프레시 요구 PHY가 2회 발행될 때마다, 최상위 리프레시 어드레스 비트 QAD<11>의 값이 변화된다.
도 6은 본 발명의 실시예 2에 따른 리프레시 활성화 회로(7)의 구성을 개략적으로 나타내는 도면이다. 도 6에 있어서, 리프레시 활성화 회로(7)는 리프레시 어드레스 카운터(19)의 두 번째의 최하위 카운트 비트에 대응하는 최상위 리프레시 어드레스 비트 QAD<11>과 하프 모드 지시 신호 HALF를 받는 AND 게이트(25)와, 리프레시 어드레스 카운터(19)의 최하위 2비트 카운트값을 리프레시 어드레스 QAD<11:10>으로서 받고, 또한 쿼터 모드 지시 신호 QUARTER를 더 받는 복합 게이트(26)를 포함한다.
복합 게이트(26)는 등가적으로 리프레시 어드레스 비트 QAD<l1> 및 QAD<10>을 받는 OR 게이트와, 이 OR 게이트의 출력 신호와 쿼터 모드 지시 신호 QUARTER를 받는 AND 게이트를 포함한다.
리프레시 활성화 회로(7)는, 또한, AND 게이트(25)의 출력 신호와 복합 게이트(26)의 출력 신호를 받는 OR 게이트(27)와, OR 게이트(27)의 출력 신호와 리프레시 활성화 신호 발생 회로(20)의 출력 신호 RFA를 받아, 리프레시 어레이 활성화 신호 RFACT를 생성하는 게이트 회로(21)를 포함한다.
리프레시 활성화 신호 발생 회로(20)는 리프레시 요구 PHY에 따라서 소정의 시간 폭을 갖는 펄스 신호를 활성 제어 신호 RFA로서 생성한다. 게이트 회로(21)는 OR 게이트(27)의 출력 신호가 L레벨일 때에, 활성 제어 신호 RFA에 따라서 리프레시 어레이 활성화 신호 RFACT를 생성한다.
하프 모드 지시 신호 HALF 및 쿼터 모드 지시 신호 QUARTER는, 예컨대, 커맨드를 이용하여 모드 레지스트로 설정되어도 좋고, 또한, 마스크 배선 또는 본딩 패드에 의해, 그들의 전압 레벨이 고정적으로 설정되어도 좋다. 하프 모드 지시 신호 HALF가 H레벨일 때에는, 어드레스 영역 전체의 1/2의 영역의 리프레시가 실행되고, 쿼터 모드 시에 있어서는, 전 어드레스 영역의 1/4의 영역이 리프레시된다.
도 7은 하프 모드 시의 리프레시 활성화 회로의 동작을 나타내는 타이밍도이다. 이하, 도 7을 참조하여, 하프 모드 시의 리프레시 활성화 회로(7)의 동작에 대하여 설명한다.
하프 모드 시에 있어서는, 하프 모드 지시 신호 HALF가 H레벨이며, 쿼터 모드 지시 신호 QUARTER는 L레벨이다. 이 상태에 있어서는, 도 6에 나타내는 복합 게이트(26)의 출력 신호는 L레벨이다. AND 게이트(25)는 리프레시 어드레스 비트 QAD<11>(카운트 비트 CN<1>)에 따라 그 출력 신호를 변화시킨다. 따라서, 리프레시 요구 PHY가 발행될 때마다, 리프레시 어드레스 카운터(19)의 카운트값 CN<11:0>이 1 갱신된다.
최상위 리프레시 어드레스 비트 QAD<11>은 두 번째의 최하위 카운트 비트 CN<l>이며, 리프레시 요구 PHY가 2회 발행될 때마다 그 비트값이 변화된다. 리프레시 어드레스 비트 QAD<11>이 L레벨일 때에, OR 게이트(27)의 출력 신호가 L레벨이 된다. 따라서, 게이트 회로(21)는 이 OR 게이트(27)의 출력 신호가 L레벨일때, 즉, 리프레시 어드레스 비트 QAD<11>이 L레벨일 때에, 리프레시 활성화 신호 발생 회로(20)로부터의 활성 제어 신호 RFA에 따라서 리프레시 어레이 활성화 신호 RFACT를 생성한다.
따라서, 이 하프 모드 시에 있어서는, 2회의 리프레시 요구 발행 시마다 리프레시가 실행되고, 또한, 셀프 리프레시 모드 시에 있어서 리프레시 실행 사이클을, 균일하게 분산시킬 수 있고, 단위 시간당 소비 전류를 균일하게 분산시킬 수 있다. 또한, 등가적으로 리프레시 간격을 두 배로 할 수 있다.
이 하프 모드 시에 있어서는, 도 4에 나타내는 영역 MA 및 MB가 리프레시 요구 PHY가 발행될 때마다 교대로 어드레스 지정되기 때문에, 영역 MA의 메모리셀은 4K 리프레시 실행 사이클마다 리프레시된다. 따라서, 실시예 1과 마찬가지로 메모리셀의 데이터를 통상 동작 모드 시의 리프레시 사이클로 리프레시하여 확실히 유지할 수 있다.
도 8은 쿼터 모드 시의 도 6에 나타내는 리프레시 활성화 회로의 동작을 나타내는 타이밍도이다. 이하, 도 8을 참조하여, 도 6에 나타내는 리프레시 활성화 회로의 쿼터 모드 시의 동작에 대하여 설명한다.
이 쿼터 모드 시에 있어서는, 쿼터 모드 지시 신호 QUARTER가 H레벨로 설정되고, 하프 모드 지시 신호 HALF는 L레벨로 설정된다. 이 상태에 있어서는, AND 게이트(25)의 출력 신호는 L레벨로 고정되고, 복합 게이트(26)가 어드레스 비트 QAD<11:10>, 즉 카운트 비트 CN<1:0>이 모두 L레벨일 때에, L레벨의 신호를 출력한다. 따라서, 게이트 회로(21)는 리프레시 어드레스 비트 QAD<11:10>이 모두 "0"일때에, 리프레시 요구 PHY에 따라서 리프레시 어레이 활성화 신호 RFACT를 발생한다.
따라서, 이 쿼터 모드 시에 있어서는, 리프레시 간격을, 통상 동작 모드 시의 4배로 설정할 수 있다. 이 경우, 도 9에 도시하는 바와 같이, 메모리 어레이의 어드레스 비트 RA<11> 및 RA<10>이 모두 "0"의 영역 MBK0에 대한 리프레시가 실행된다. 이 경우에 있어서도, 리프레시 간격이 통상 동작 모드 시의 4배로 등가적으로 설정되지만, 각 리프레시 대상이 되는 메모리셀의 리프레시 요구는 통상 동작 모드 시와 같다. 따라서, 메모리셀의 리프레시 사이클은 통상 동작 모드 시의 오토 리프레시 시의 그것과 같고, 확실히, 이 쿼터 모드 시에 있어서도 메모리셀의 기억 데이터를 유지할 수 있다.
여기서, 도 9에 있어서, 메모리 어레이(1)는 네 개의 영역 MBK0-MBK3으로 분할되고, 각각의 로우 어드레스 RA<11:10>이, 각각(0, 0), (0, 1), (1, 0) 및 (1, 1)이다. 따라서, 복합 게이트(26)에 인가되는 리프레시 어드레스 비트 QAD<11:10>의 논리를 변경함으로써, 4분할 영역 MBK0-MBK3의 임의의 영역을 데이터 유지 영역으로 사용할 수 있다.
또, 상술한 설명에 있어서, 리프레시 어드레스 카운터(19)가, 리프레시 요구 PHY가 발행될 때마다, 그 카운트값을 1씩 증분(增分)하고 있다. 그러나, 이 리프레시 어드레스 카운터(19)는, 리프레시 요구 PHY가 발행될 때마다, 그 카운트값을 1씩 감분(減分)하여도 좋다. 이 경우에는, 리프레시 어드레스 비트 QAD<11>은 리프레시 어드레스 비트 QAD<10>이 "1"로 변화될 때에, 그 논리 레벨이 변화된다.
(변경예)
도 10은 본 발명의 실시예 2의 변경예의 리프레시 어드레스 발생부의 구성을 개략적으로 도시하는 도면이다. 도 10에 있어서, 리프레시 어드레스 발생부는 리프레시 요구 PHY에 따라서 그 카운트값을 1 갱신하는 리프레시 어드레스 카운터(9)와, 리프레시 어드레스 카운터(9)의 최하위 카운트 비트 CN<0>을 최상위 리프레시 어드레스 비트 QAD<11>로 하고, 또한 나머지의 카운트 비트 CN<11:1>을 나머지의 리프레시 어드레스 비트 QAD<10:0>으로서 출력하는 스크램블 회로(30)와, 리프레시 어드레스 카운터(9)의 2비트 최하위 어드레스 비트 CN<1:0>을 최상위 2비트 리프레시 어드레스 비트 QAD<11:10>으로서, 또한 나머지의 카운트 비트 CN<11:2>를 나머지의 리프레시 어드레스 비트 QAD<9:0>으로서 출력하는 스크램블 회로(31)를 포함한다.
스크램블 회로(30)는 하프 모드 지시 신호 HALF의 활성화 시 활성화되고, 이 리프레시 어드레스 카운터(9)의 카운트 비트를 스크램블하고, 최하위 카운트 비트 CN<0>을 최상위 리프레시 어드레스 비트 QAD<11>로 하고, 또한, 나머지의 카운트 CN<11:1>을 리프레시 어드레스 비트 QAD<10:0>으로서 출력한다.
스크램블 회로(31)는 쿼터 모드 지시 신호 QUARTER의 활성화 시 리프레시 어드레스 카운터(9)의 최하위 2비트의 카운트 CN<1:0>을 최상위 2비트 리프레시 어드레스 QAD<11:10>로 하고, 또한 나머지의 상위 카운트 비트 CN<11:2>를 리프레시 어드레스 비트 QAD<9:0>으로서 출력한다.
이들의 스크램블 회로(30, 31)는, 예컨대, 3 상태 버퍼 회로로 구성되고, 리프레시 어드레스 카운터(9)의 카운트 비트를 배선에 의해 접속 경로를 전환하여, 출력단의 3 상태 버퍼를 하프 모드 지시 신호 HALF 또는 쿼터 모드 지시 신호 QUARTER에 따라서 활성화한다. 스크램블 회로(30, 31)의 리프레시 어드레스 비트 QAD<11:0>이 도 6에 나타내는 리프레시 어드레스 카운터(19)의 출력 카운트 CN<11:0>으로서 이용된다. 도 11은 이 도 10에 나타내는 리프레시 어드레스 발생부의 하프 모드 시의 동작을 나타내는 타이밍도이다. 이하, 도 11을 참조하여 하프 모드 시의 리프레시 활성화 회로의 동작에 대하여 설명한다.
리프레시 어드레스 카운터(9)는 리프레시 요구 PHY에 따라서 이 카운트값을 1 갱신한다. 이 하프 모드 시에 있어서는, 최하위 카운트 비트 CN<0>이 최상위 리프레시 어드레스 비트 QAD<11>로서 이용되고 있고, 리프레시 요구 발행 시마다, 최상위 리프레시 어드레스 비트 QAD<11>의 논리 레벨이 변화된다.
도 6에 나타내는 AND 게이트(25)에 있어서는, 최상위 리프레시 어드레스 비트 QAD<11>이 L레벨일 때에, 그 출력 신호가 L레벨이 된다. 따라서, 리프레시 어레이 활성화 신호 RFACT는 이 최상위 리프레시 어드레스 비트 QAD<11>이 "0"일 때에 리프레시 요구 PHY에 따라서 발행되기 때문에, 하나 걸러의 리프레시 요구 PHY에 따라서 리프레시 어레이 활성화 신호 RFACT가 발행된다.
따라서, 이 도 11에 도시하는 바와 같이, 리프레시 어드레스 카운터(9)의 최하위 비트를 최상위 리프레시 어드레스 비트 QAD<11>로서 이용하는 것에 의해, 셀프 리프레시 모드 시의 리프레시 간격을 균일하게 할 수 있고, 셀프 리프레시 모드 시의 소비 전류를 보다 균일하게 할 수 있다.
쿼터 모드 시에 있어서의 리프레시 어레이 활성화 신호 RFACT의 활성화 시퀀스는 도 8에 나타내는 타이밍도와 같다.
또, 도 6에 나타내는 구성에 있어서는, 리프레시 활성화 신호 발생 회로(20)로부터의 활성 제어 신호 RFA와 소정의 리프레시 어드레스 비트(카운트 비트)에 따라서 리프레시 어레이 활성화 신호 RFACT를 생성하고 있다. 그렇지만, 이 리프레시 활성화 신호 발생 회로(20)의 입력부에, 이 리프레시 어드레스 카운터(19) 또는 9의 카운트 비트에 따라서 리프레시 요구 PHY의 발행을 추출하는 구성이 마련되어도 좋다.
이상과 같이, 본 발명의 실시예 2에 따르면, 리프레시 모드 시에 있어서는 리프레시 어드레스 비트의 소정 비트에 따라서 리프레시 요구를 선택적으로 무효화하고 있고, 메모리셀의 리프레시 간격을 통상 동작 모드 시의 그것과 같은 것으로 하여, 리프레시 실행 간격을 길게 할 수 있고, 또한 셀프 리프레시 모드 시에 있어서, 리프레시 실행 사이클을 시간적으로 분산시킬 수 있어, 소비 전류를 분산시킬 수 있다. 이것에 의해, 셀프 리프레시 모드가 리프레시 사이클의 1/2의 시간밖에 설정되지 않는 경우에도, 셀프 리프레시 모드 시의 소비 전류를 감소시킬 수 있다.
(실시예 3)
도 12는 본 발명의 실시예 3에 따른 메모리 어레이의 구성을 개략적으로 도시하는 도면이다. 도 12에 있어서, 메모리 어레이(1)는 네 개의 뱅크 BK0-BK3으로 분할된다. 뱅크 BK0-BK3은 2비트의 뱅크 어드레스(BA1, BA0)에 의해 특정된다.뱅크 BK0-BK3에는, 각각, 뱅크 어드레스 (0, 0), (1, 1), (1, 0) 및 (0, 1)이 할 당된다. 본 실시예 3에 있어서는, 셀프 리프레시 모드 시에 있어서는, 두 개의 뱅크에 대하여 동시에 리프레시를 실행한다.
도 13은 본 발명의 실시예 3에 따른 리프레시 활성화 회로 및 리프레시 어드레스 발생부의 구성을 도시하는 도면이다. 이 도 13에 나타내는 리프레시 어드레스 발생부에서는, 리프레시 어드레스 카운터(19)로부터의 최하위 카운트 비트 CN<0>이 리프레시 뱅크 어드레스 QBA<1> 및 리프레시 어드레스 비트 QAD<10>으로서 이용된다. 최상위 리프레시 어드레스 비트 QAD<11>로서, 두 번째의 최하위 카운트 비트 CN<1>이 이용된다. 도 13에 나타내는 리프레시 어드레스의 발생부 및 리프레시 활성화 회로(7)의 구성은 도 6에 나타내는 구성과 같으며, 대응하는 부분에는 동일 참조 번호를 부여하여, 그 상세한 설명은 생략한다.
도 14는 본 발명의 실시예 3에 있어서의 내부 어드레스 발생부의 구성을 개략적으로 도시하는 도면이다. 도 14에 있어서, 내부 어드레스 발생부는 리프레시 지시 신호 REF에 따라서 리프레시 어드레스 신호 QAD<11:0> 및 외부 어드레스 신호 EXAD<11:0> 중 한쪽을 선택하여 내부 로우 어드레스 신호 RA<11:0>을 생성하는 멀티플렉서(12)와, 리프레시 모드 지시 신호 REF에 따라서, 리프레시 뱅크 어드레스 비트 QBA<1>과 외부로부터의 뱅크 어드레스 신호 EXBA<1:0> 중 한쪽을 선택하는 멀티플렉서(40)와, 멀티플렉서(40)로부터의 최하위 뱅크 어드레스 비트 BA를 버퍼 처리하여, 상보 내부 뱅크 어드레스 비트 BA<0> 및 ZBA<0>을 생성하는 버퍼 회로(41)와, 4K 리프레시 지시 신호 RF4K와 리프레시 모드 지시 신호 REF를 받는 AND 게이트(42)와, AND 게이트(42)의 출력 신호의 비활성화 시, 멀티플렉서(40)를 거쳐서 인가되는 뱅크 어드레스 신호 비트를 버퍼 처리하여 상보 뱅크 어드레스 신호 비트 BA<1> 및 ZBA<1>을 생성하는 버퍼 회로(43)를 포함한다.
버퍼 회로(41)는 리프레시 모드 지시 신호 REF가 활성 상태일 때에는, 하위 뱅크 어드레스 비트 BA<0>을 축퇴하여, 뱅크 어드레스 비트 BA<0> 및 ZBA<0>을 함께 선택 상태로 설정한다. 버퍼 회로(43)는 AND 회로(42)의 출력 신호가 H레벨일 때에 뱅크 어드레스 비트 BA<1>을 축퇴하여, 뱅크 어드레스 비트 BA<1> 및 ZBA<1>을 함께 선택 상태로 설정한다. 4K 리프레시 사이클이 지정될 때에는, 4K 리프레시 지시 신호 RF4K가 H레벨로 설정되고, 버퍼 회로(43)는 그 뱅크 어드레스 비트 BA<1> 및 ZBA<1>을 축퇴한다. 이 때, 뱅크 어드레스 비트 BA<0> 및 ZBA<0>도 리프레시 모드 지시 신호 REF에 따라 축퇴된다.
따라서, 4K 리프레시 모드 시에 있어서는, 뱅크 BK0-BK3에 대하여, 동시에, 리프레시가 실행된다. 한편, 이 4K 리프레시 사이클과 다른 리프레시 사이클이 설정되어 있는 경우에 있어서, 리프레시 모드 시에는, 두 개의 뱅크가 뱅크 어드레스 비트 BA<1>에 따라 동시에 선택되어 리프레시가 실행된다. 통상, 이 두 개의 뱅크를 동시에 리프레시하는 리프레시 모드는 8K 리프레시 사이클이며, 통상 모드 시에 있어서는, 4K 리프레시 사이클보다도, 그 리프레시 주기는 짧게 된다. 이것은, 8K 리프레시 모드 시에 있어서는, 전행(全行)(메모리셀)을 한 번 리프레시하는데 8K회 리프레시를 해야 하고, 한편, 4K 리프레시 사이클에 있어서는, 모든 메모리셀의 리프레시를 4K회 실행할 것이 요구되고, 전 메모리셀의 리프레시 간격은 같게 할 필요가 있기 때문이다.
도 15는 본 발명의 실시예 3에 있어서의 뱅크 리프레시의 하프 모드 시의 동작을 나타내는 타이밍도이다. 이하, 도 15를 참조하여 도 13 및 도 14에 나타내는 회로의 동작에 대하여 설명한다. 하프 모드 시에 있어서는, 리프레시 어드레스 비트 QAD<11>에 따라서 리프레시 어레이 활성화 신호가 선택적으로 활성화된다. 리프레시 요구 PHY가 발행되었을 때에, 리프레시 어드레스 비트 QAD<11>이 "0"이면, 리프레시 어레이 활성화 신호 RFACT가 활성화된다. 이 때, 뱅크 어드레스 비트 QBA<1>은 리프레시 어드레스 카운터(19)의 최하위 카운트 비트 CN<0>이며, 리프레시 주기 PHY의 발행 시마다, 그 논리 레벨이 변화된다. 따라서, 카운트 비트 CN<0>이 "0"일 때에는, 뱅크 BK0 및 BK3에 대한 어레이 활성화 신호 RAS0 및 RAS3(RAS0, 3)이 활성화되어, 뱅크 BK0 및 BK3에 있어서 리프레시가 실행된다.
리프레시 어레이 활성화 신호 RFACT의 활성화 시, 리프레시 뱅크 어드레스 비트 QBA<1>이, "1"일 때에는, 뱅크 BK1 및 BK2에 대한 어레이 활성화 신호 RAS1 및 RAS2(RAS1, 2)가 활성화된다. 따라서, 뱅크 BK0 및 BK3과 뱅크 BK1 및 BK2를 교대로 리프레시할 수 있다.
뱅크 BK0-BK3은, 통상 동작 모드 시에 있어서는, 이 리프레시 요구 PHY가 발행되는 주기의 두 배의 주기로 리프레시된다. 셀프 리프레시 모드 시에 있어서는, 뱅크 BK0-BK3은 리프레시 요구가 4회 발행되면, 전 뱅크가 한 번 리프레시된다. 따라서, 통상 동작 모드 시의 리프레시 주기보다도, 이 셀프 리프레시 모드 시에 있어서는, 리프레시 주기가 두 배로 설정되어 있고, 또한 리프레시되는 영역은 뱅크 BK0-BK3 각각에 있어서, 로우 어드레스 비트 RA<11>이 "0"의 영역으로 한정된다.
따라서, 뱅크 BK0-BK3을 교대로 리프레시하여, 리프레시 동작을, 셀프 리프레시 모드 시에 시간적으로 분산시킬 수 있고, 또한, 뱅크 BK0-BK3에 있어서의 리프레시 회수를 셀프 리프레시 모드 시에 감소시킬 수 있어, 각 뱅크에 있어서의 소비 전류를 감소시킬 수 있다.
또한, 4K 리프레시 모드 시에 있어서는, 리프레시 어레이 활성화 신호 RFACT가 활성화될 때마다, 4뱅크 BK0-BK3에 있어서 동시에 리프레시가 실행되고, 8K 리프레시 모드 시의 리프레시 주기의 두 배의 주기로, 리프레시가 실행된다.
쿼터 모드 시에 있어서는, 하나의 뱅크에 대하여, 각각, 최하위 리프레시 어드레스 비트 QAD<10>이 리프레시 뱅크 어드레스 비트 QBA<1>과 같고, 8K 리프레시 사이클에 있어서는 뱅크 어드레스 비트 QBA<1>이 "0"인 2뱅크 BK0 및 BK3에 있어서, 같은 4분할 영역 중 하나의 로우 어드레스 영역이 순차적으로 리프레시된다. 4K 리프레시 사이클에 있어서는, 뱅크 리프레시 어드레스 비트 BA<1>도 축퇴되기 때문에, 각 뱅크에 있어서, 전 어드레스 영역 중 하나인 4분할 영역에 대하여 리프레시가, 리프레시 요구가 4회 발행될 때마다 실행된다.
(변경예)
도 16은 본 발명의 실시예 3의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 16에 있어서는, 리프레시 어드레스 카운터(9)의 출력 카운트 비트를 모드지시 신호 HALF에 따라서 스크램블하는 스크램블 회로(50)와, 리프레시 어드레스 카운터(9)의 출력 카운트 비트 CN<11:0>을 쿼터 모드 지시 신호 QUARTER에 따라서 스크램블하는 스크램블 회로(51)가 마련된다.
스크램블 회로(50)는 하프 모드 지시 신호 HALF의 활성화 시, 리프레시 어드레스 카운터(9)의 최하위 카운트 비트 CN<0>을 최상위 리프레시 어드레스 비트 QAD<11>로서 출력하고, 또한 나머지의 카운트 비트 CN<11:1>을, 나머지의 리프레시 어드레스 비트 QAD<10:0>로서 출력한다. 이 스크램블 회로(50)는, 또한, 하프 모드 지시 신호 HALF의 활성화 시, 리프레시 어드레스 카운터(9)의 카운트 비트 CN<1>을, 리프레시 뱅크 어드레스 비트 QBA<1>로서 출력한다.
스크램블 회로(51)는, 쿼터 모드 지시 신호 QUARTER의 활성화 시, 리프레시 어드레스 카운터(9)의 최하위 2비트 CN<1:0>을, 최상위 리프레시 어드레스 비트 QAD<11:10>으로서 출력하고, 또한 나머지의 카운트 비트 CN<11:2>를, 리프레시 어드레스 비트<9:0>으로서 출력한다. 이 스크램블 회로(51)는, 또한, 쿼터 모드 지시 신호 QUARTER의 활성화 시, 리프레시 어드레스 카운터(9)의 카운트 비트 CN<2>를, 리프레시 뱅크 어드레스 비트 QBA<1>로서 선택한다. 이 스크램블 회로(50, 51)의 출력 카운트값은, 도 13에 나타내는 리프레시 활성화 회로에 인가된다. 다음에, 이 도 16에 나타내는 리프레시 어드레스 발생부의 동작을, 도 17 및 도 18을 참조하여 설명한다.
우선, 도 17을 참조하여, 하프 모드 지시 신호 HALF가 H레벨로 설정되었을 때의 8K 리프레시 사이클 시의 동작에 대하여 설명한다. 하프 모드 지시 신호HALF의 활성화 시, 최상위 리프레시 어드레스 비트 QAD<11>은 리프레시 요구 PHY가 발행되면 그 논리 레벨을 변화시킨다. 한 편, 이 때에는, 리프레시 뱅크 어드레스 비트 QBA<1>은 카운터(9)의 카운트 비트 CN<1>로 인가되기 때문에, 이 리프레시 어드레스 비트 QAD<11>이 "0"으로 변화될 때마다, 그 논리 레벨이 변화된다. 따라서, 리프레시 어레이 활성화 신호 RFACT가 하나 걸러의 리프레시 요구 PHY에 따라서 발행되고, 또한 2뱅크를 단위로서, 이 리프레시 활성화 신호 RFACT가 발생될 때마다 교대로 2뱅크가 지정된다. 따라서, 도 17에 있어서, 최초에 뱅크 BK0 및 BK3에 대한 어레이 활성화 신호 RAS0 및 RAS3이 리프레시 어레이 활성화 신호 RFACT에 따라 활성화되면, 다음 리프레시 어레이 활성화 신호 RFACT에 따라서 뱅크 BK1 및 BK2의 어레이 활성화 신호 RAS1 및 RAS2가 활성화된다. 따라서, 하프 모드 시에 있어서는, 하나 걸러의 리프레시 요구 PHY에 따라서 2뱅크가 교대로 리프레시되어, 리프레시 시의 소비 전류 분포를 이 셀프 리프레시 모드 시에 균일화할 수 있고 또한 감소시킬 수 있다.
도 18은 도 16에 나타내는 리프레시 어드레스 발생부의 쿼터 모드 시의 8K 리프레시 사이클 시의 동작을 나타내는 타이밍도이다. 쿼터 모드 지시 신호 QUARTER의 활성화 시, 스크램블 회로(51)가 리프레시 어드레스 카운터(9)의 최하위2비트 CN<1:0>을, 상위 리프레시 어드레스 비트 QAD<11:10>으로서 선택하고, 또한 하위 카운트 비트 CN<2>를 리프레시 뱅크 어드레스 비트 QBA<1>로서 선택한다. 따라서, 이 뱅크 어드레스 비트 QBA<1>은, 리프레시 뱅크 어드레스 신호 QAD<11>이 "0"으로 변화될 때마다 그 논리 레벨이 변화된다. 여기서, 리프레시 어드레스 카운터(9)는 리프레시 요구 PHY에 따라서 1씩 증분하는 카운트 동작을 실행하는 상태를 나타낸다.
따라서, 리프레시 요구 PHY에 따라서 리프레시 어드레스 비트 QAD<10>의 논리 레벨이 변화된다. 리프레시 어드레스 비트 QAD<11> 및 QAD<10>이 모두 L레벨일 때에, 리프레시 어레이 활성화 신호 RFACT가 활성화된다. 따라서, 이 상태에 있어서, 뱅크 어드레스 비트 QBA<1>이 네 개의 리프레시 요구 PHY 마다 그 논리 레벨이 변화되기 때문에, 우선, 리프레시 어레이 활성화 신호 RFACT가 활성화되면, 뱅크 BK0 및 BK3에 대한 리프레시가 실행되고, 이어서, 다음 리프레시 어레이 활성화 신호 RFACT에 따라서 뱅크 BK1 및 BK2에 대한 어레이 활성화 신호 RAS1 및 RAS2가 활성화된다. 따라서, 네 개의 리프레시 요구 발행 시마다, 교대로, 뱅크 BK0 및 BK3과 뱅크 BK1 및 BK2가 리프레시된다.
상술한 구성에 의해, 셀프 리프레시 모드 시에 있어서 소정수의 리프레시 요구 발행 회수마다 리프레시를 실행하는 수 있어, 셀프 리프레시 모드 시의 소비 전류 분포를 보다 균일화할 수 있다.
또, 4K 리프레시 사이클 시에 있어서는, 뱅크 어드레스 비트 QBA<1>이 축퇴되기 때문에, 4뱅크에 있어서 동시에 리프레시가 실행된다. 이 경우에 있어서도 셀프 리프레시 모드 시에 있어서의 리프레시 간격이 통상 동작 모드 시에 비하여 길게 되어 있기 때문에, 셀프 리프레시 모드 시의 소비 전류를 감소시킬 수 있다. 또한, 리프레시 실행 사이클의 셀프 리프레시 모드 시에 있어서 시간적으로 분산시킬 수 있다.
이상과 같이, 본 발명의 실시예 3에 따르면, 리프레시 어드레스 카운터의 특정한 어드레스 비트를, 뱅크 어드레스 비트로서 이용하고 있고, 뱅크를 교대로 활성화하여 리프레시를 실행할 수 있어, 각 뱅크의 리프레시 시의 소비 전류를 셀프 리프레시 모드 시에 균일화할 수 있다.
또, 뱅크의 수는 4에 한정되지 않고, 다른 뱅크 수이더라도 좋다. 리프레시용 뱅크 어드레스 비트로서, 리프레시 어레이 활성화 신호를 추출하기 위해서 이용되는 리프레시 어드레스 비트보다도 1비트 상위의 카운트 비트를 이용하는 것에 의해, 셀프 리프레시 모드 시에 있어서, 뱅크를 교대로 리프레시하고, 또한 리프레시 간격을 길게 할 수 있으며, 또한, 리프레시 실행 사이클의 간격을 균일하게 할 수 있다.
상술한 구성에 있어서는, 뱅크 BK0-BK3에 공통으로, 리프레시 어레이 활성화 신호 RFACT를 발행하고, 각 뱅크에서 뱅크 어드레스 비트에 따라서 어레이 활성화 신호 RAS를 생성하고 있다. 그러나, 이 뱅크 각각에 있어서, 리프레시 활성화 회로가 배치되고, 각각에 있어서, 리프레시 어드레스 비트의 상위 비트와 리프레시 요구에 따라서, 내부에서 어레이 활성화 신호를 생성하여도 좋다.
(실시예 4)
도 19는 본 발명의 실시예 4에 따른 리프레시 활성화 회로의 구성을 개략적으로 도시하는 도면이다. 이 도 19에 나타내는 리프레시 활성화 회로(7)에 있어서는, OR 게이트(27)의 출력 신호와 8K 리프레시 사이클 지시 신호 REF8K를 받아 이출력 신호를 게이트 회로(21)의 부(負)입력으로 인가하는 AND 게이트(55)가 마련된다. 이 도 19에 나타내는 리프레시 활성화 회로의 다른 구성은 도 13에 나타내는 리프레시 활성화 회로의 구성과 같고, 대응하는 부분에는 동일 참조 부호를 부여하여 그 상세 설명은 생략한다.
8K 리프레시 사이클 시에 있어서는, 그 리프레시 주기는 4K 리프레시 사이클의 리프레시 주기보다도 통상 동작 모드 시에는 짧게 된다. 예컨대, 4K 리프레시 사이클에 있어서, 리프레시 간격이 16㎲인 경우에는, 8K 리프레시 사이클에 있어서, 리프레시 간격은 8㎲이다. 따라서, 메모리셀은, 셀프 리프레시 모드 시에 있어서도, 16㎲마다 리프레시할 것이 요구되는 경우에는, 이 AND 회로(55)를 이용하여, 8K 리프레시 사이클이 설정되었을 때만 리프레시 어레이 활성화 신호 RFACT의 발행 주기를 길게 한다.
4K 리프레시 사이클이 지정되었을 때에는, 8K 리프레시 사이클 지시 신호 REF8K는 L레벨이며, 게이트 회로(21)는 상시 리프레시 활성화 신호 발생 회로(20)로부터의 활성 제어 신호 RFA에 따라서 리프레시 어레이 활성화 신호 RFACT를 생성한다. 리프레시 요구 PHY가 발행되는 주기는 통상 동작 모드 시의 리프레시 간격과 같다. 따라서, 셀프 리프레시 모드 시에 있어서, 통상 동작 모드 시의 리프레시 사이클보다도 긴 간격으로 리프레시가 실행되는 것은 8K 리프레시 사이클에서 뿐이다.
(변경예)
도 20은 본 발명의 실시예 4에 따른 변경예의 주요부 구성을 개략적으로 도시하는 도면이다. 이 도 20에 있어서는, 리프레시 타이머(60)는 4K 리프레시 사이클 및 8K 리프레시 사이클 양자에 있어서 동일한 리프레시 주기로 리프레시 요구를 발행한다. 따라서, 이 리프레시 타이머(60)는, 셀프 리프레시 모드 시, 8K 리프레시 사이클이 지정되어 있을 때에는, 통상 동작 모드 시에 실행되는 리프레시 간격보다도 두 배의 리프레시 간격으로 리프레시 요구 PHY를 발행한다. 4K 리프레시 사이클 시에 있어서도, 리프레시 타이머(60)가 발행하는 리프레시 요구 PHY는 통상 동작 모드 시의 리프레시 간격과 동일 간격이다. 따라서, 이 경우에 있어서는, 셀프 리프레시 모드 시, 통상 동작 모드 시보다도, 셀프 리프레시 간격을 길게 할 수 있다.
또, 쿼터 모드 시에 있어서는, 리프레시 간격이, 통상 동작 모드 시의 리프레시 간격의 4배로 설정된다. 따라서, 이 경우에는, 쿼터 모드 지시 신호 QUARTER에 따라서 리프레시 타이머(60)의 리프레시 요구 PHY의 발행 주기를 1/2의 주기로 제한하여도 좋다. 하프 모드 시 및 쿼터 모드 시 어느 것에 있어서도, 동일한 간격으로 리프레시를 실행할 수 있다.
이상과 같이, 본 발명의 실시예 4에 따르면, 지정되는 리프레시 사이클 모드에 따라서, 선택적으로, 리프레시 간격을 설정하고 있어, 메모리셀의 기억 데이터의 유지 특성에 따라 적절하게, 리프레시 간격을 셀프 리프레시 모드 시에 설정할 수 있어, 기억 데이터를 확실히 유지하면서, 셀프 리프레시 모드 시의 리프레시에소비되는 전류를 감소시킬 수 있다.
또, 상술한 설명에 있어서는, 동작 모드가 커맨드로 지정되어 있지만, 리프레시를 내부에서 자동적으로 실행하는 셀프 리프레시 모드를 구비하는 반도체 기억 장치이면 적용할 수 있다.
이상과 같이, 본 발명에 따르면, 특정한 리프레시 어드레스 비트와 리프레시 요구에 따라서 리프레시 동작을 활성화하도록 구성하고 있고, 리프레시 간격을 길게 할 수 있고, 리프레시 모드 시에 있어서의 소비 전류를 감소시킬 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
Claims (3)
- 기억 데이터를 주기적으로 리프레시하는 것이 요구되는 반도체 기억 장치에 있어서,리프레시 대상의 메모리셀을 지정하는 다(多) 비트의 리프레시 어드레스를 발생하는 리프레시 어드레스 발생 회로와,상기 리프레시 어드레스의 특정 어드레스 비트와 리프레시 요구에 따라서, 리프레시 동작을 활성화하기 위한 리프레시 어레이 활성화 신호를 생성하는 리프레시 활성화 회로를 구비하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 리프레시 어드레스 발생 회로는,상기 리프레시 어드레스의 상위 어드레스 비트를, 하위 카운트 비트로서 카운트하는 리프레시 카운터를 구비하고, 상기 특정 어드레스 비트는 상기 상위 어드레스 비트인 반도체 기억 장치.
- 제 1 항에 있어서,상기 리프레시 활성화 회로는,상기 특정 어드레스 비트가 소정의 논리 레벨일 때, 상기 리프레시 어레이 활성화 신호의 활성화를 정지하는 반도체 기억 장치.
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