TW564421B

TW564421B - Semiconductor memory device

Info

Publication number: TW564421B
Application number: TW091117131A
Authority: TW
Inventors: Tadaaki Yamauchi; Junko Matsumoto; Takeo Okamoto
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-10-29
Filing date: 2002-07-31
Publication date: 2003-12-01
Also published as: KR100496082B1; KR20030035836A; CN1242414C; DE10233250A1; CN1416137A; US6765838B2; US20030081485A1; JP2003132677A

Description

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月戶斤屬拮術領Μ j發明有關半導體記憶裝置’尤有關用來按預定週期再寫入動態型記憶單元之記憶資料，保持料之構成。更具…，本發明係有 =單元之記憶資料復新之自我復新模式中先前拮输於半導〇 DRAM 以由存取電 (S R A Μ)單數亦少，有面積小體等種種如上述記憶資訊此記憶資入之復新常動作模部形成復產生復新式。自我存取之休體記憶裝電荷之形晶體和電元等，其因此，按，記憶容用途。，DRAM 單會有因此訊，進行。進行此式時，根新位址，執行時序復新模式眠模式等悲將資訊儲存於電容器中。通常，DRAM 谷益構成，相較於靜態隨機存取記憶體早位記憶單元之佔有面積小，構成元件位几計價格低廉。因此，卯AM可實現佔量大之記憶裝置，DRAM廣泛用於主記憶元電荷電容器週期性復新之據來自進行復及復新設定於實施時形態儲存資之漏電流而讀出記憶單動作模式有外部之復新新之自動復位址，進行歷時較長期。於此自我訊於電容器。消失之虞。為元之記憶資料在進行資料存指示，於記憶新模式，以及復新之自我復間不對DRAM進復新模式中，因而，了保持，再寫取之正裝置内於内部新模行資料僅要求

564421 五、發明說明（2) DRAM保持資料。了搞！式機器等電池驅動之機器情形下，為了延長此電池之奇命，要求其儘 7下為白我復新模式中’機器全體處於待：：特別是在低此待機狀態下之耗電。於自我復、“悲’要求儘可能減址進行記憶單元之列選擇以及二j模，中，按照復新位入。因此，於此自我復新模式中’I兀貢料之讀出和再寫電。 s在復新動作進行時耗發明概要可大幅減本發明目的在於提供一種不用複雜低自我復新模式時之耗電之半導體路構成 —本發明之半導體裝置具備復新位址If置。定復新對象之記憶單元之多位元復電路，其產生指電路，其根據此復新位址之特定位址址，以及復新活化生用來活化復新動作之復新陣列活^元和復新要求，產 &於復新模式t ’在復新位址：號。日!;;二使此復新要求無效，可不用變元處於特定狀 %間週期，即可延長復新間隔。藉，更發出復新要求之式中每單位時間之復新次數，從而，可減少自我復新模式時之耗電。減少此自我復新模實施形$ [全體構成] 一圖1是概略顯示本發明之半導體記不思圖。於圖1中概略顯示有關復新^置之要部構成之 °卩份之構成。第6頁 C:\2D-CODH\9MO\9111713] .ptd 564421 五、發明說明（3) 方、圖1中，半導體纪憶裝置包含記憶體陣列1 ，其具有排列成行列狀之複數DRAM單元；列選擇電路2，其用來^艮據所收到位址信號，選擇記憶體陣列〗之位址指定行；感測放大器電路3，其進行記憶體陣列丨選擇列上之記憶單元之貧料之檢測、方文大及再寫入；列系統控制電路4，其根據列選擇指示信號RAS，以預定順序對列選擇電路2及感測放大器電路3進行活化及非活化；指令解碼器'5，A對來自外作模式指定指令㈣進行解碼，產生具體指出所指疋動作根式之動作模式指示信號；正常列存取活化電路解碼器5之正常列存取指示信號，活化 * - 動作之復新列之復新位址。彳日疋進灯计數在來自復新位址計數器9之復新位 —一定邏輯位準時，即使發出復新要求ρΗγ复；：：二=預忽視此發出之復新要求，停止復新是新活=7亦發出（活化）。化^ ?虎R F A C Τ之正常列存取活化電路6於來自外部之憶體陣列1之列之模式時，活化 2 : :D指定選擇記 RACT。正常列存取活化電路6又在自扑ί =活化信號目心令解碼器5供給指示 564421

復新之自動復新指示時，声一 a 動信號RACT。、、’ —疋期間活化此正常陣列啟半導體記憶裝置進—+勺八 p 來自自我復新活化電路；^ 化電路Π ’其根據正常列存取活化電路之正〆\陣列活化信號RFACT和來自列選擇指示信號RAS$ 式/車列活化信號MCT，產生測電路11，其根據來自指令解^制電路复新模式檢和自我復新模式揭示，產生之自我復新模式指示以及多工器⑽X)12，^新才莫式指示信麵F ; #斩μ - π 據來自復新模式檢測電路Π之復新模式號REF，選擇復新之位址QAD和來自外部之位址Εχ ”文』翰出之復新 ^ , 址bXAD之—，供至列選擇電路2。列選擇活化電路10例如由或（〇R)電路陣列活化信號RFACT或正常模弋陲列、壬y , 化後新 yL pe ，乂止吊杈式陣列活化信號RACT，即活列&擇指不信舰s。因此，於正t動作模式下自供給復新指示之自動復新模式中，根據來自此外部之自。復新指示，根據復新位址計數器9輸出之復新位址以卩，擇記憶體陣列1之列，進行選擇記憶單元之記憶資料之、新0 另一方面，於自我復新模式情形下，在復新位址計數器 9輸出之復新位址QAD之特定位址位元達到預定邏輯位準時’即使自我復新定時器8發出復新要求PHY，自我復新活化電路7亦停止發出復新位址活化信號rFact，以較來自復新定時器8之復新要求PHY發出週期更長之週期進行復新 <列之選擇。 >

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於自我復新模式中，藉由均等稀疏復新定時器8 復新要求PHY，停止應在自我復新模式中進行之復新出二而減少自我復新模式中的復新次數，減少有關此復新心路之動作次數，減少自我復新模式中之耗電。广於停止此復新動作情形下，在復新位址計數器9所輸出復新位址QAD之特定位址位元達到預定邏輯位準時，停止發出復新陣列活化信號心仏丁，因此，不進行指定此^定復新位址位元之復新位址區域之復新。故而，於此自我復新模式中，保持資料之區域受到限制，於正常使用時，要求保持之資料限於例如資料處理後之資料等，即使於自我復新模式中對復新區域加以限定，亦不會發生特別問題。 [實施形態1 ] 圖2疋概略顯示本發明實施形態1之自我復新活化電路7 構成之示意圖。於以下說明中，為了簡單說明，就復新位址4數态9產生1 2位元之復新位址q a D < 11 : 〇 >，於記憶體陣列1中構成4 · K列之情形加以說明。於圖2中’復新位址計數器9根據來自復新定時器8之復新要求PHY，更新其計數值，根據此計數值產生12位元之復新位址Q A D < 1 1 : 0 >。復新活化電路7包含復新活化信號產生電路2 〇，其根據來自復新定時器8之復新要求PHY，產生具有預定脈寬之活性控制信號RFA ;以及閘電路2 1，其根據來自此復新活化信號產生電路20之活性控制信號rfa和最上階復新位址位元QAD<11>，產生復新陣列活化信號rfaCT。

C:\2D-CX)DE\91-10\91117131 .ptd 第9頁 564421 五、發明說明（6) 復新活化^號產生電路2 〇例如由單觸發脈成:其響應復新要求PHY之提出，產生具有預^間^構 =:觸發脈衝信號’活化活性控制信ERFA。復新位址$ ，-發出此復新要求PHY，例如於復新動作。對此計數值作1之更新。即士閘電路21於最上階復新位址位元QA])<1丨〉為[(低）位準時，根據活性控制信號產生復新陣列活化信號rfact。於最上階復新位址位元“1)<11>為11(高）位準時，閘電路21、持復新陣列活化信號RFACT於!^位準之非活性狀態。、’、圖3是顯示圖2所示復新活化電路7之動作之時~序圖。於最上階復新位址位元QAD<11>aL位準時，根據復新要求、 PHY，活化復新位址陣列活化信號RFAa，進行復新。另一方面，於最上階復新位址位元QAD<1丨> 為Η位準時，即使發出復新要求ΡΗΥ，復新陣列活化信號RFACT亦維持非活性^ 態。在此最上階復新位址位元QAD<丨為Η位準期間，復新位址計數器9根據來自復新定時器8之復新要求ρΗγ，進行計數動作。因而，於此復新位址計數器9所產生復新位址位元QAD<11:0>指定之位址區域中，對復新位址位元QAD<n〉為L位準之一半位址區域進行復新，剩下的一半區域則不進行復新。 ' 圖4是概略顯示記憶體陣列1之位址分配情形之示意圖。根據最上階列位址位元RA<11>分成MA及〇二區域。區域M 疋隶上階列位址位元r A < 1 1 >為"〇 π之區域。區域μ β是最上 C:\2D-CODE\9I-10\9Iini3I.ptd 第10頁 564421

階列位址位元Ra<u>為"!"之區域。 ,址位元RA<U〉由復新位址位元以^丨卜供給此2 區域MA所含記憶單TL之記憶資料進行復新，另一自我復新模式中，不對記憶區域Μβ進行復新。面’於入，常，於攜帶式終端機等中，不需要對記憶體陣列广立址區域之記憶資訊復新。例如，於行動電話等中，處理結果之資料處理等僅使用記憶體陣列之一部份域來一=。因此’於自我復新模式中，只要在記憶體陣二 1之一丰區域MA進行復新，保持記憶資料，即可充必要的資料保持。取於此自我復新模式時，將待復新之位址區域減半，藉此，可有效設定復新間隔為2倍，可減低此自我復曰時之耗電。 ' & 又，在使用2位元之最上階復新位址來控制復新進行情形下，僅對2位元之最上階復新位址（列位址）所界定之^ 憶體陣列1中四個劃分區域之一區域進行復新，可將復新間隔均4設定成4倍，可進一步減低自我復新模式時之耗電。若使用此復新位址之複數位元於復新執行控制，即可僅對記憶體陣列之企望區域進行復新，可據以擴大復新間隔’可減低自我復新模式時之耗電。只要有效修飾復新要求’稀疏復新活化信號之活化，即擴大復新間隔，使復新定時器之復新要求PHY之發出間隔固定，不必變更復新定

C:\2D-CODE\91-10\91117131.pid 第11頁 564421 五、發明說明（g) 日守為8之構成，即可變更復新間隔又’復新位址計數器9根據來自復 PHY進行計數動作，可維持正：之復新要求新模式與自我復新模式之復新位址之連生所。進行自動復又即使於自我復新模式時，亦可如间丁來自外#之復新指示進行復新 =吊㈣下根據 …說明，可確實保持料實現復區舰之目標歹，位址RA〈1〇:〇> : 所示行時，進入自我復新模式之情形。於區域中進復新於依序指定區域ΜΑ及MB之殘剩列之位^後目仏列之二’於此：形下，在目標列之復新前發;4= 相同，二外部自動復新指令進行復新時的復新間隔 - P 此，如以下說明，相較於固定最上階指斩你复新間隔成為2倍之構成，彳更確實保持資料址位 0Α二日二，Α慮在自我復新模Α時將最上階復新位址位元 e又疋為L位準（’，〇π )，固定指定區域MA，將復新一條件復新情形下，於目標列之自動復新後，經過2之 ^之時間後進入自我復新模式。於此自我復新模復新列。因此，為了使目標列於此自我復新模、式睡復新，其在區域MA之殘剩2K列復新後進行。亦即，於= κ · 1 6 μ S時間後復新。亦即，於此狀態下，在經過u之第12頁 C:\2D-OODE\9MO\9111713l.ptd 564421 五、發明說明（9) 16 // s + 1 6 · 2 · 2 K u ^ ^ ^ 後’復新目標列。因此，目標列之復新循環時間為32 + 64ms，A τ〆J ^ 長，無法保證資料保持特為丨生/後新循裱之64^之約5倍不過，如本實施形綠1 作模式時之復新間隔精由使復新發出間隔與正常動 2俨县，亦叮你次^相冋，即使復新模式時之復新間隔為當動二，吊f作核式時相同，可確實進行資料保持。將，：ί ί本發明實施形態1 ’於自我復新模式時’ 日士 ’之:s :二°又疋為特定之位址區土或，可擴大自我復新模式 ^之设新間隔，可據以減低自我復新模式時之耗電。 gp ί，：要ί 2復新位址之特定位元來控制復新之執行， σ 4 —於藉簡易電路構成進行復新區域之設定及復新間隔之没定。 [實施形態2 ] 圖5立是概略顯*本發明實施形態2之復新位址計數器構成不思圖。於圖5中，此復新位址計數器丨9計數復新要二去以12位兀之計數CN<11 : 〇>呈現此計數值。利用最下階计數位兀CN<〇>作為復新位址位元QAD<1〇>，利用第2個最下階位tlCN<1>作為最上階復新位址位元QAD<n>。利用下的计數位元CN<1 1 ·· 2>作為復新位址位元qAD<9 : 〇>。因 p:v於—此復新位址計數器1 9之構成中，每當發出復新要求 ’復新=位址位元QAD< 1〇〉之值即改變，每當發出2次復新要求’最上階復新位址位元QAD<丨丨 > 之值即改變。圖6是概略顯示本發明實施形態2之復新活化電路？之構

564421 五、發明說明（ίο) 成之示意圖。於圖6中，復靳、、壬儿年你4W 1 Q々够田新化電路7包含接收對應復新位址。十數裔1 9之弟2個表下ρ皆斗鮮^ 一 ^ . ΠΑη/1,.^丄1 Γ |白口十數位兀之最上階復新位址位凡QADOD和一半模式指示信號Ηα 收復新位址計數器19之最下階;^f及閘Ζ 及接取广I白Ζ位兀計數佶，以苴作為指新位址QAD<1 1 : 1〇>，並且進一半拉丄数值乂"作马復 niuPTPP々—人叫步接收1/4模式指示信號 QUARTER之複合閘26。複合閘2 6包含均等接收指郭* y 之或問，以及接收此或閉：：：=_〉和_> QUARTER之及閉。輪…和1/4模式指示信號復新活化電路7進一步包合技价β p日。r . ^ u, ^ ^ 4 ^匕3接收及閘25之輸出信號和複合閘2 6之輸出乜號之或閘2 7，以月柢，丨λ» 4、 ^ ^ ^ Γ〇以及接收或閘之輸出信號和復新活化佗唬產生電路20之輸出信號RFa 化信號RFACT之閘電路21。座生復新陣列活復新活化信號產生電路2〇根據復新要求ρΗγ 衝信號而以其作為活性控制信賴於或閘2 7之輸出L號為l位準時，閘雷敗9 、信號RFA產生復新陣列活化信髓⑽。“康活性控制用；ί ΐ = ; : :bH/LF及1/4模式指示信號_TER可使 ΪΪ ”器可藉屏蔽配線或接合銲墊將其電Μ位準§又疋成固定。於一丰握式扣- ••鱼拄m, 式才曰不信號HALF^H位準時，進仃位準區域全體之丨/2區域之復新，於時，復新全位址區域之1 / 4區域。、工圖7是顯示一半模式時之復新活化電路之動圖。以下參考圖7說明—半模式時之復新活化電路7之動

C:\2D-C0DE\91-10\91117131.ptd 第14頁 564421 五、發明說明（π) 作。 =一半杈式時，一半模式指示信號half 式9指示信號QUART_L位準。於此狀態下，圖6 =亍& 問26之輸出信號為L位準。及閑25根據復新位圖址 QAD<U>(計數位元CN<1>)改變其輸出信號。因出復新要求PHY，復新計數，母田私丁数态19之计數值CN<li:〇>即作i之更新。最上階復新位址位元qad ] ΓΝ<1, IΑΛ w Α ? <u>為第2個最下階計數位元，母*叙出2二人復新要求PHY，其位元值即改變。復

rr^QAD<11>為L位準時，或閘27之輸出信號成為L 準因此，於此或閘27之輸出信號為L位準時於復新位址位元QAD<1 1> A柄a淮— „ ^ . Μ - 〉為低位準蚪，閘電路21根據來自 f新活化#唬產生電路20之活性控制信號”六，陣列活化信號RFACT。是^ 因此，⑨此一半模式時’每當發出2次復新要求，進行二自？復新模式時，可均一分散復新執行循 ^隔變成Γ:。散母—早位時間之耗電。又可均等地使復新 =在此-半模式時’每當圖4所示區峨應發出復 Ϊ t :交互指定位址，故區域…記憶單元每逢4K復新 „進？復新。因此’可如同實施形態1，以正常動乍杈式時之復新循環復新而確實保持記憶單元之資料。圖8是顯示1/4模式時圖6所示復新活化電路之動作之時圖以下，麥考圖8，就圖6所示復新活化電路於丨/ 4模

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式時之動作加以說明。於此1/4模式時，將1/4模式指示信號quarter設定為η位準，將一半模式指示信號HALF設定為L位準、於此狀態下，將及閘2 5之輸出信號固定於L位準，於位址位元^ QAD<11:10>，亦即計數位元^<1:〇>均為L位準時，複合 26輸出L位準之信號。因此，於復新位址位元qad<ii:i"〇〉均為Ο ，閘電路21根據復新要求，產生復信號RFACT。％因此，可將此1 /4模式時之復新間隔設定為正常動作式時之4倍。於此情形下，如圖9所示，對記憶體陣列之位址位tlRA<1 1>和RA<l〇>均為，，〇”之區域ΜΜ〇進行復新。然於此f形下將復新間隔均等設定為正常動作模式時之倍，各復新對象之記憶單元之復新要求卻與正常動時相同。因此，記憶單元之復新循環與正常動作模、^ 自動復新時之復新循環相同，即使於此丨/4模式時，：確貫保持記憶單元之記憶資料。 ϋ 於圖9中’記憶體陣列1分成四個區域mbk〇 — mbK3，區域之列位址RA<11 : ι〇>分別為（〇, 〇)、（〇, 、（1 〇) (1，1)。因此，藉由變更供至複合閘26之復新位址位 QAD<11:1〇>之邏輯，可使用四個劃分區域MBK0-MBK3t>f 一區域作為資料保持區域。任。^，於上述說明中，每當發出復新要求，復新位址益1 9之計數值增加丨。不過，亦可每當發出復新要求，復新位址計數器19之計數值減少1。於此情形下，復新$

564421 五、發明說明（13) 址位元QAD<1 0〉變成” p時，復新位址位元qA])<1丨〉改變其邏輯位準。 [變更例] 圖1 0是概略顯示本發明實施形態2變更例之復新位址產生部構成之不意圖。於圖〗〇中，復新位址產生部包含復新位址計數器9，其根據復新要求？1^，將其計數值作1之更新，擾頻電路3 0，其以復新位址計數器9之最下階計數位 tlCN<0>作為最上階復新位址位元QAD<n>，並以剩下之計數位tcCNCI 1 : 1>作為剩下之復新位址位元QAD<1〇 : 〇〉而將其輸出；以及擾頻電路31，其以復新位址計數器9之最下階一位址位兀CN<1 : 〇〉作為最上階二復新位址位元“ΜΙ工： ιο>，並以剩下之計數位元CN<11:2>作為剩下之復新位址位元QAD<9 : 0〉而將其輸出。擾頻電路30於一半模式指示信號HALF活化時活化，攪拌此復新位址計數器9之計數位元，以最下階計數位元CN<〇> 作為最上階復新位址位元QAD<11〉，並以剩下之計數⑶ <11 : 1 >作為復新位址位元QAD<1 〇 ·· 〇>而將其輸出。擾頻電路31於1 /4模式指示信號qUARTER活化時以復新位址計數器9之最下階二計數位元CN<1』〉作為最上階二復新位址位tcqad<ii:i〇>，並以剩下之上階計數位元CN<u:2〉作為復新位址位元QAD<9:0>而將其輸出。此擾頻電路30及31例如由三態緩衝電路構成，其藉配線切換復新位址計數器9之計數位元之連接路徑，根據一半模式指示信號HALF或1/4模式指示信號qUARTER，活化輸出

564421 五、發明說明（14) ' ---—« 段之三態緩衝器。擾頻電路30及31之復新位址位元 Qad<ii:0>被用來作為圖6所示復新位址計數器19之輸出數CN<11 :〇>。圖U是顯示此圖1〇所示復新位址產生部於^ 半模式時之動作之時序圖。以下，參考圖2丨，就一 ^模時之復新活化電路之動作加以說明。、工復新位址計數器9根據復新要求pHY將此計數值更新1。於此一半模式時，使用最下階計數位元CN<〇>作為最上階復新位址位元QAD<11〉，每當發出復新要求，最上階復新位址位元QD< 1 1 >之邏輯位準改變。於圖6所示及閘25中，在最上階復新位址位元QAD<n>g L位準時，其輸出信號成為[位準。由於復新陣列活化信號 RFACT於此最上階復新位址QAD<1丨〉為"〇”時根據復新要°求^ PHY發出，故復新陣列活化信號心^丁根據每隔一個之復要求PHY發出。因此，如此圖1 1所示，藉由利用復新位址計數器9之最下Ρό位元作為敢上階復新位址位元q a D < 1 1 >，可使自我復新模式時之復新間隔均一，可進一步使自我復新模式時之耗電均一。 1/4模式時之復新陣列活化信號RFACT之活化順序與圖8 所示時序圖相同。且，於圖6所示構成中，根據來自復新活化信號產生電路2 0之活性控制信號rf A和預定復新位址位元（計數位元），產生復新陣列活化信號RFACT。不過，亦可於此復新活化信號產生電路2 0之輸入部設置根據此復新位址計數器

C:\2D-CODE\9MO\91117131.ptd 第18頁 564421 五、發明說明（15) 1 9或9之計數位元，使復新要求PHY之發出稀疏之構成。如以上’根據本發明實施形態2，可在復新模式時，根據復新位址位元之預定位元’選擇性使復新要求無'效，令記憶單元之復新間隔與正常動作模式時之復新間隔相同，擴大復新執行間隔，又，可在自我復新模式時，在時間上分散復新執行循環，可分散耗電。藉此，即使在自我彳^新模式設定成僅為復新循環之1 /2時間情形下，亦可減低自我復新模式時之耗電。 [實施形態3 ]

圖1 2疋概略顯示本發明貫施形態3之記憶體陣列構成之示意圖。於圖1 2中’㊂己憶體陣列分成四個記憶庫 BKO-BK3。記憶庫BKO-BK3以2位元之記憶庫位址（BA1，BA〇) 明確指定。分別將記憶庫位址（〇，〇 )、（丨，1)、（〗，〇 )及（〇， 1 )賦與$己憶庫B K 0 - B K 3。於本實施形態3中，在自我復新模式中，同時對二記憶庫進行復新。

圖1 3是顯不本發明實施形態3之復新活化電路及復新位址產生部之構成之示意圊。於此圖1 3所示復新位址產生部中’使用來自復新位址計數器1 9之最下階計數位元CN<〇> 作為復新A憶庫位址Q B A < 1 >及復新位址位元q a j) < 1 〇 >使用第2個最下階計數位元CN<1 >作為最上階復新位址位元 QAD<1 1 >。圖1 3所示復新位址產生部及復新活化電路7之構成與圖6所示構成相同，相對應之部份標以相同元件編號，省略其詳細說明。圖1 4是概略顯示本發明實施形態3之内部位址產生部構

564421 五、發明說明（16) 成之示意圖。於圖1 4中，内部位址產生部包含多工器1 2，其根據復新指示信號REF，選擇復新位址信號qAI)<1丨：〇>及外部位址信號EXAD<11:0>之一，產生内部列位址信號 RA<1 1 : 〇> ;多工器40，其根據復新模式指示信號REF，選擇復新ό己憶庫位址位元Q B A < 1 >和來自外部之記憶庫位址信號EXBA<1 ·· 〇〉之一；緩衝電路41，其緩.衝處理來自多工器 4 0之隶下階記憶庫位址位元b A，產生互補内部記憶庫位址位元B A < 0 >及Z B A < 0 > ;及閘4 2，其接收4 K復新指示信號 RF4K及復新模式指示信號REF ;以及緩衝電路43，於及閉 4 2之輸出信號為非活性時，緩衝處理經由多工器4 〇供給之記憶庫位址信號位元，產生互補記憶庫位址信號位元 BA<1> 及ZBA<1> 。於復新模式指示信號R E F處於活性狀態時，緩衝電路4 j 簡併下階記憶庫位元ΒΑ<0>，將記憶庫位址位元bA<〇>及 ΖΒΑ<0>同時設定於選擇狀態。於及電路42之輸出信號為η 位準時，緩衝電路43簡併記憶庫位址位元ΒΑ<1 >，將記憶庫位址位元ΒΑ<1 >及ZBAC1 >同時設定於選擇狀態。在指定 4Κ復新循環時，設定4Κ復新指示信號RF4K為Η位準，緩衝電路43簡併此記憶庫位址位元βα<1 >及ΖΒΑ<1>。此時，記憶庫位址位元ΒΑ<0>及ΖΒΑ<0〉亦根據復新模式指示信號rEF 簡併。因此，於4K復新模式中，同時對記憶庫BKO-BK3進行復新。另一方面，在設定異於此4K復新循環之復新循環情形下，在復新模式中，二個記憶庫根據記憶位址位元BA<1〉

C:\2D-CODE\9MO\91117131 .ptd 第20頁 564421 五、發明說明（π) 同，時選擇L進行復新。通常，同時復新此二記憶庫之復新核式為8Κ復新循環，於正常模式中，此復新週期較4}(復新循環短。其原因在於，於8Κ復新模式中，為了一次復新所有列（所有圮憶單元），須進行8Κ次復新，另一方面，於復新循環中，要求對所有記憶單元進行4Κ次復新，所有記憶單元之復新間隔必須相同。圖1 5疋顯示本發明實施形態3之記憶庫復新之一半模式之動作之時序圖。以下，參考圖15就圖13及圖14所示電路之動作加以說明。於一半模式中，根據復新位址位元 QAD< 1 1 >’選擇性活化復新陣列活化信號。於發出復新要求ΡΗΥ時，若復新位址位元qAD<1丨〉為"〇,，，即活化復新陣列活化信號RFACT。此時，記憶庫位址位元qBA<1〉是復新位址计數益1 9之最下階計數位元c N < 〇 >，其邏輯位準於每次復新要求PHY發出時發生變化。因此，於計數位元CN<〇> 為〇時’活化針對記憶庫BK〇及BK3之陣列活化信號RAS〇及RAS3(RAS0, 3)，於記憶庫BK0及BK3中進行復新。於復新陣列活化信號RFACT活化時，若復新記憶庫位址位tlQBA<1>為”1”，即活化針對記憶庫ΒΠαβΚ2之活化信唬RAS1及RAS2(RAS1，2)。因此，.可交互復新記憶庫]^^和 BK3以及記憶庫mi和別2。於正常動作模式中，記憶庫BKO-BK3以此復新要求PHY發出週期之2倍週期復新。於自我復新模式中，一發出4次復. 新要求’ δ己憶庫B K 0 - B K 3即全部復新一次。因此，將此自我復新模式之復新週期設定為正常模式之復新週期之2

C:\2D-C0DE\91"10\91117131.ptd 第21頁 564421

倍’又，分別於記憶庫BK0-BK3復新之區域限於列位址位元RA<1 1>為，，〇”之區域。因此了乂互设新$己憶庫B K 0 - B K 3，於自我復新模式中按日^間分散復新動作，又可於自我復新模式中，減少記憶庫BKO-BK3之復新次數，可減低各記憶庫之耗電。又’於4K復新模式中，每當活化復新陣列活化信號 RFACT」於4記憶庫BK0-BK3中同時進行復新，以8K復新模式之復新週期之2倍週期進行復新。於1 /4模式中，每一記憶庫之最下階復新位址位元 QAD<0〉與復新記憶庫位址位元QBA<1>相同，於8Κ復新週期中’依序對記憶庫位址位元⑽^卜為^之二記憶庫BK()& B K 3之相同四個劃分區域之一列位址區域復新。由於在4 κ 復新循環中記憶庫復新位址位元B A < 1〉亦簡併，因此於每次發出第4次復新時，對各記憶庫中所有位址區域之一丨/ 4 區域復新。 [變更例] 圖1 6是概略顯示本發明實施形態3之變更例構成之示意圖。於圖1 6中設有擾頻電路50，其根據一半模式指示信u號 HALF ’擾拌復新位址計數器9之輸出計數位元，以及擾頻電路51，其根據1/4模式指示信號QUARTER，攪拌復新位址 δ十數态9之輸出計數位元◦ n < 11 : 〇 >。擾頻電路5 0於一半模式指示信號η A L F活化時，以復新位址計數器9之最下階計數位元cn<〇>作為最上階復新位址位元QAD<11>，予以輸出，以剩下的計數位元CN<n:1>作為

C:\2D-CODE\9MO\91117131.ptd 564421 五、發明說明（19) 剩下的復新位址位元QAD<1 〇 ·· 〇>而將其輸出。此擾頻電路 5 0進y方、半模式指示信號H A L F活化時，以復新位址計數器9之計數位元CN<1>作為復新記憶庫位址位元qba〈丨〉而將其輸出。擾頻電路5 1於1 /4模式指示信號qUARTEr活化時，以復新位址計數器9之最下階2位元CN<1 : 〇〉作為最上階復新位址位tlQADO 1 ·· 1 〇>而將其輸出，並以剩下的計數位元⑶^玉： 2 >作為復新位址位元〈9 ·· 〇〉而將其輸出。此擾頻電路5 1進一 ^於1/4模式指示信號QUARTER活化時，選擇復新位址計數器9之計數位元CN<2>作為復新記憶庫位址位元qba〈i>。將此擾頻電路5 0及5 1之輸出計數值供至圖！ 3所示復新活化電路。其次，參考圖1 7及1 8，說明此圖1 6所示復新位址產生部之動作。首先，參考圖17，就一半模式指示信號HALF設定為η位準時之8Κ復新循環之動作加以說明。於一半模式指示信號 HALF活化時，一發出復新要求，最上階復新位址位元。& QAD<11>即改變其邏輯位準。另一方面，由於此時復新記憶庫位址位元QBAC1 >以計數器9之計數位元cn<1〉供給，故在每一次此復新位址位元qAD<11>變成時，其邏^位準改變。因此，復新陣列活化信號RFACT每隔一復新要求ρΗγ 發出，又，以二記憶庫為一單位，於每次產生此復新活化信號RFACT時，交互指定二記憶庫。因此，於圖丨7中，首先根據復新陣列活化信號RFACT，活化針對記憶庫ΒΚ〇及 ΒΚ3之陣列活化信號RAS0及RAS3，其次根據復^陣列活化 C:\2D-CODE\91-10\91117131.ptd 第23頁 564421 五、發明說明（20) 信號RFACT，活化記憶庫BK1及BK2之活化信號RAS1及 RAS2。因此，於一半模式中，根據每隔一個之復新要求 PHY交互復新二記憶庫，可於此自我復新模式中均一化並減低復新時之耗電流分布。圖1 8是顯示圖1 6所示復新位址產生部於1/4模式中8K復新循環時之動作之時序圖。於1/4模式指示信號QUARTER活化時，擾頻電路51選擇復新位址計數器9之最下階2位元 CN<1 : 0>作為上階復新位址位元qAD<1丨」〇>，復選擇下階計數位元CN<2>作為復新記憶庫位址位元QBA<1>。因而，每當復新記憶庫位址信號QAD<11>變成”〇，，，此記憶庫位址位元QBA<1〉即改變其邏輯位準。於此顯示復新位址計數器 9根據復新要求PHY，進行一增加份之計數動作之狀態。因此，根據復新要求PHY，復新位址位元QAD<1〇> =邏輯位準改變。於復新位址位元(^“丨^及^“丨“均為乙位準時，活化復新陣列活化信號RFACT。由於在此狀態中，記憶庫位址位兀QBA<1>每逢四個復新要求ρΗγ即改變其邏輯位準，故首先，一活化復新陣列活化信號RFACT，憶庫BKG及M3進行復新，其次，根據後續之復新陣列活°化化’uRFACT ’活化針對記憶庫BK1及BK2之陣列活化作於關及川2。因此，每逢發出四個復新要求，交互^ 憶庫ΒΚ0和BK3以及記憶庫M1和心2。，β 根據上述構成，求次數進行復新，布0 於自我復新模式中，可每逢預定復新要可更均一化自我復新模式時之耗電流分

564421 五、發明說明（21) 併且=:ΚΛ新過期中’記憶庫位址位元qba<i>被簡我復新模式時之復新=進//正1於在此情形下，自少自我復新模式時之=!較^二乍模:式時長’故可減我復新模式中按時；；；：又’可在设新執行循環之自夕：3二ί據本發明實施形態3 ’使用復新位址計數器廑：-=凡作為記憶庫位址位元’可交互活化記憶 :時可在自我復新模式中均-化各記憶庫於復且’記憶庫數不限於四個，亦可為其他記憶庫數 :用較，了稀疏復新陣州^ 匕计數位元作為復新用記憶庫位址位元，可於自

我復新模式中交互複新措庙 W 復新執行循環之間並可擴大復新間隔，可使化ί =τ成V夂共同對記憶庫ΒΚ0,3發出復新陣列活上：二於各記憶庫中，根據記憶庫位址位元，產成:复：: ίRAS。不過’亦可於各個此種記憶庫中構成^新活化電㊣，於各個記憶庫中，根據復新位址位元之上1¾位7L和设新要求，在内部產生活化俨號。 [實施形態4 ] 圖1 9疋概略顯示木潑^明與A jjy 4 立貝丁桊^明貝她形態4之復新活化電路構成之不思圖。於此圖19所示復新活化電路7中，言免：閑27之輸出信號和8K復新循環指示信號刪κ， = 信號供至閘電路21之負輪入之及㈣。此圖ι9

C:\2D-CODE\9MO\91117131 .ptd 第25頁 564421 五、發明說明（22) ί:,成與圖13所示復新活化電路之構成相同， ’心。知私U相同元件編號，省略其詳細說明。新=复3環中，其復新週期於正常動作模式中較4K復 ], t叫设、4週期紐。例如’在4Κ復新循環之復新間隔為士 #Sp(M秒）情形τ，8Κ復新循環之復新間隔為8以。因新产开Γί於!我復新模式中記憶單元之每隔16 口要求復 :士：：？使用此及電路55，尸、有在設定為8Κ復新循環守，才延長復新陣列活化信號RFACT之發出週期。於指定4K復新循環時，8K復新循環指示信號REF8k為[位閘電路2 1根據來自正常復新活化信號產生電路2 0之活性抆制#唬，產生復新陣列活化信號rfact。發生復新要求PHY之週期與正常動作模式時之復新間隔相同。因此，於自我復新模式中，以較正常動作模式時之復新週期長之間隔進行復新者只有8K復新循環。 [變更例]

圖2 0是概略顯示本發明實施形態4之變更例之要部構成 ^不思圖。於此圖20中，復新定時器6〇在41(復新循環和8K f新循裱二者中以相同復新週期發出復新要求。因而，此復新定時器60於自我復新模式中指定8](復新循環時，以正常動作模式時進行之復新間隔之2倍復新間隔發出復新要求PHY。即使於4K復新循環時，復新定時器6〇所發出之復新要求PHY之間隔亦與正常動作模式時之復新間隔相同。因此，於此情形下，可使自我復新模式時之自我復新間隔較正常動作模式時長。

564421 五、發明說明（23) 卢且，將1 /4模式時之復新間隔設定為正常動復新間隔之4倍。因而，於此+主、式時之俨硤chuptpd , 、此h ^下，可根據1/4模式扣 k號QUARTER，將復新定時器6〇之復於^日示限制於1/2週期。不論於-半模式時或；週期以相同間隔進行復新。、扠式可，岣可如以上，根據本發明實施形〜 · 模式選擇性設定復新間隔，痛心:、、“疋之復新循環據記憶單元之記憶資料後祈杈式之復新間隔可根確實保持記憶資料寺特性作最適當設定，可-面之電流。減低自我復新模式時於復新消耗且，於上述說明φ，u 過，其適用於具備在内由指令來指定，不半導體記憶裝置。自動進仃復新之自我復新模式之如以上’根據本發明、復新要求，活化復新勤構成成按照特定復新位址位元及模式時之耗電。作’其可擴大復新間隔，減低復新編號之說aq 1 記憶體陣列 2 列選擇電路 3 感測放大器電路 ί 列系統控制電路 5 指令解碼器 6 正常列存取活 7 ^ ^ %居化電路设新活化電路 C:\2D-CODE\9Mo\91H7131 .pid 第27頁 564421 五、發明說明（24) 8、 6 0 復新定時器 9、 1 9 復新位址計數器 10 列選擇活化電路 11 復新模式檢測電路 12 、40 多工器（MUX) 20 復新活化信號產生電路 21 閘電路 25 及閘 26 複合閘 27 或閘 3 0、3 1、5 0、5 1 擾頻電路 41 ' 43 緩衝電路 42 及閘 5 5 及閘

C:\2D-C0DE\91-10\91117131.ptd 第28頁 564421 圈式簡早說明示：t概略顯示本發明之半導俨，陰壯二。己憶裳置之要部構成之立疋概略顯示本發明舍意圖。焉施形態1之復新、、壬外+ * 圖h 设新活化電路構成之固是顯示圖2所示電路f 圖4是概欢強-1^19 ^動作之時序圖。圖5是概ϊ ζ τ i ρ π電路之復新位址區域t f i R 婁女& _ 略顯不本發明實祐彬能9 4 ^ ^碌之不思圖。凡與復新位址之對應设新位址計數器之計 ? « μ <不思圖〇圖6是之示意圖概略顯示本發明實圖 ^形態2之復新活化電路之構成圖7是*相 :示圖6所示電路一半模向疋顯示圖6所示電路夕·！ /4描彳★丨卜< 4序圖。圖9是概畋链-1 μ伊4之1 /4板式之動作之時序圖。圖1 〇是概:士中之復新區域之示意圖。。疋概略顯示本發明實施形態2之變更例構成圖1 1异_ 序圖。頌不使用圖10所示復新位址產生之示意部時之動作之時圖 1 2 b 4 疋概略顯示本發明實施形態3 示意圖圖1 3 之記憶體陣列構成之復新活：ί略顯示本發明實施形態3之復新位址產生部及圖電路構成之示意圖。成之4:略顯示本發明實施形態3之内部位址產生部構圖15是顯示本發明實施形態3之復新動作之時序圖。

C:\2D-C0DE\9M0\91117131.ptd 第29頁 564421 圖式簡單說明圖1 6是概略顯示本發明實施形態3之變更例之示意圖。圖17是顯示圖16所示電路之一半模式之動作之時序圖。圖18是顯示圖16所示電路之1/4模式之動作之時序圖。圖1 9是概略顯示本發明實施形態4之復新位址產生部及復新活化電路構成之示意圖。圖2 0是概略顯示本發明實施形態4之變更例之示意圖。

C:\2D-OODE\9MO\9ni7131.ptd 第30頁

Claims

564421 六、申請專利範圍者=導體記憶裝置’係週期性要求復新記憶資料復新位址產生電路盆產生^ 多，元復新位址：及…新對象之記憶單元之復：要卡化電㉟，其根據鈾述復新位址之特定位址位元和 2 生用來活化復新動作之復新陣列活化信號。述復：1::ί利範圍第1項之半導體記憶裝置，其中，前作為下@ ^生電路具備以前述復新位址之上階位址位元 ::::1數位元而對其計數之復新計數器，前述特定位址位7L疋則述上階位址位元。 3主^申睛專利範圍第2項之半導體記憶裝置，其中，前新計ί 址ί凡疋1位70之最上階復新位址位元，前述復而1以則述最上階復新位址位元作為最下階計數位元而對其進行計數。、、4·=申請專利範圍第2項之半導體記憶裝置，其中，前述特疋位址位7C是複數位元之上階復新位址位元，前述復新計數器以前述複數位元之上階復新位址位元作為下階數位元而對其進行計數。 p 、、5 ·如申請專利範圍第2項之半導體記憶裝置，其中，前述復新活化電路於第1復新模式時，根據前述復新位址之，上階1位元和前述復新要求，產生前述復新陣列活化信唬，並於第2復新模式時，根據前述復新位址之上階複數位7L和前述復新要求，產生前述復新陣列活化信號，前述上階複數位元之復新位址以前述復新計數器之計數值之複 Μ

第31頁 C:\2D-OODE\9MO\91117131.ptd D04421 六、申請專利範圍數下階位元供給 6·如申請專利範圍述半導體記憶裳置且備於/丨思裝置，其中，前化之複數記憶庫· 〃； ^作杈式時各自相互獨立活確;半導體記，置，其中，明述復新計數器之互異的=和前述特定位元是前止前述復新活化信號之活=址位疋為預定邏輯位準時停 9.如申請專利範圍第丨項之述半導體記憶裝置具備於：己隱/置，其中，前複數記憶庫； f於正吊動“各自相互獨立活化之如述復新位址之前试柱 _ 述復新之復新模式時指定_ ^ ^ ^來作為於進行前 ,Λ ^ ^ ^ ？日疋0己憶庫之記憶庫位址位元。 !0.如申s月專利範圍第9項之半導體記憶裝置，其述記憶庫位址為1位元。引 11如申請專利範圍第"貝之半導體 =復=求產生電路，其在内部進行前述復新之復新模式日年第1復新模式中，以和自外部發出之復新要求發出週』相冋之週期發出前述復新要求，並於第2復新模式

C:\2D-00DE\91-1〇\91117131.ptd 第32頁 564421 六、申請專利範圍中，以較自前述外部發出之復新要求發出週期長之週期發出前述復新要求。 1 2.如申請專利範圍第11項之半導體記憶裝置，其中，前述復新要求產生電路於前述第1及第2復新模式中以相同週期發出前述復新要求。 C:\2D-OODE\9MO\91117131.ptd 第33頁