CN1416137A - 半导体存储器 - Google Patents

Abstract

本发明的课题是，使自更新模式时的消耗电流分散并降低消耗电流。根据更新请求(PHY)和更新地址(QAD<11：0>)的特定的地址位(QAD<11>或QAD<11：10>)，将更新阵列激活信号(RFACT)激活。利用更新地址计数器(19)的特定的低位的位(CN<1>或CN<1：0>)作为更新地址的特定的地址位，另外，通过将该特定的地址位作为更新地址的高位的位利用，自更新模式时能以等间隔对规定的地址区域进行更新，能使更新间隔长，能降低消耗电流。

Description

半导体存储器

[发明的详细说明]

[发明所属的技术领域]

本发明涉及半导体存储器，特别是涉及以规定的周期再写入动态型存储单元的存储数据后，保持存储数据用的更新控制电路的结构。更特定地说，本发明还涉及在内部周期性地进行存储单元的存储数据更新的单元更新模式时降低消耗电流用的结构。

[现有的技术]

半导体存储器之一有动态随机存取存储器(DRAM)。DRAM以电荷的形态将信息存储在电容器中。通常，用存取晶体管和电容器构成DRAM单元，与静态随机存取存储器(SRAM)单元相比，单位存储单元的占有面积小并且结构要素个数少，所以位单价便宜。因此，用DRAM能廉价地实现占有面积小、存储容量大的存储器，作为主存储器等在各种各样的用途中广泛地采用DRAM。

如上所述，DRAM单元以电荷的形态将信息存储在电容器中。因此，该电容器的漏泄电流有可能使存储信息消失。为了保持该存储信息，周期性地读出存储单元中的存储数据后进行再写入的更新。作为进行该更新的工作模式有：进行数据存取的通常工作模式时，根据来自外部的更新指令，在存储器内部形成更新地址，进行更新的自动更新模式；以及在内部生成更新执行时序及更新地址，进行更新的自更新模式。长时期对DRAM不进行数据存取的休眠模式等时，设定自更新模式。在该自更新模式时，只要求DRAM保持数据。

在DRAM被应用于便携式装置等电池驱动的装置的情况下，为了延长该电池的寿命，要求尽可能地降低消耗电流。特别是在自更新模式时，装置总体处于备用状态，要求尽可能地降低该备用状态时的消耗电流。在自更新模式时，根据更新地址进行存储单元行的选择、存储单元数据的读出及再写入。因此，在该自更新模式下，进行自更新工作时消耗电流。

[发明的概要]

本发明的目的在于提供一种不用复杂的电路结构，就能大幅度降低自更新模式时的消耗电流的半导体存储器。

本发明的半导体装置备有：发生指定更新对象的存储单元的多位更新地址的更新地址发生电路；以及根据该更新地址的特定地址位和更新请求，生成激活更新工作用的更新阵列激活信号的更新激活电路。

在更新模式下，更新地址的特定地址位呈特定状态时，能使该更新请求无效，能不变更发出更新请求的定时器的周期，而延长更新间隔。因此，能减少自更新模式时的每单位时间的更新次数，相应地能降低该自更新模式时的消耗电流。

通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。

[附图的简单说明]

图1是概略地表示本发明的半导体存储器的主要部分的结构图。

图2是概略地表示本发明的实施例1的更新激活电路的结构图。

图3是表示图2所示的电路的工作的时序图。

图4是概略地表示图2所示的电路的更新地址区域的图。

图5是概略地表示本发明的实施例2的更新地址计数器的计数位和更新地址的对应关系的图。

图6是概略地表示本发明的实施例2的更新激活电路的结构图。

图7是表示图6所示的电路的半模式时的工作的时序图。

图8是表示图6所示的电路的四分之一模式时的工作的时序图。

图9是概略地表示四分之一模式时的更新区域的图。

图10是概略地表示本发明的实施例2的变例的结构图。

图11是表示使用图10所示的更新地址发生部时的工作的时序图。

图12是概略地表示本发明的实施例3的存储器阵列的结构图。

图13是概略地表示本发明的实施例3的更新地址发生部及更新激活电路的结构图。

图14是概略地表示本发明的实施例3的内部地址发生部的结构图。

图15是表示本发明的实施例3的更新工作的时序图。

图16是概略地表示本发明的实施例3的变例的图。

图17是表示图16所示电路的半模式时的工作的时序图。

图18是表示图16所示电路的四分之一模式时的工作的时序图。

图19是概略地表示本发明的实施例4的更新地址发生部及更新激活电路的结构图。

图20是概略地表示本发明的实施例4的变例的图。

[发明的实施例]

[总体结构]

图1是概略地表示本发明的半导体存储器的主要部分的结构图。图1中概略地示出了与更新有关的部分的结构。

在图1中，半导体存储器包括：有配置成行列状的多个DRAM单元的存储器阵列1；根据所供给的地址信号，选择存储器阵列1的地址的指定行用的行选择电路2；进行存储器阵列1的选择行上的存储单元的数据的检测、放大及再写入的读出放大电路3；根据行选择指示信号RAS，按照规定的顺序使行选择电路2及读出放大电路3激活及非激活的行相关控制电路4；对来自外部的指定工作模式的指令CMD进行译码，生成特定所指定的工作模式的工作模式指示信号的指令译码器5；根据来自指令译码器5的正常行存取指示信号，将正常模式阵列激活信号RACT激活的正常行存取激活电路6；根据来自指令译码器5的单元更新模式指示信号，按照规定的间隔将更新阵列激活信号RFACT激活的更新激活电路7；来自更新激活电路7的自更新指示信号SELF激活时被激活，每隔规定的间隔发出更新请求PHY的更新定时器8；以及根据来自更新定时器8的更新请求PHY，进行计数工作，生成指定更新行的更新地址的更新地址计数器9。

更新激活电路7在来自更新地址计数器9的更新地址的特定的位为规定的逻辑电平时，即使发出更新请求PHY，也可忽视该发出的更新请求，停止发出(激活)更新阵列激活信号RFACT。

正常行存取激活电路6在来自外部的指令CMD指定选择存储器阵列1的行的模式时，将正常模式阵列激活信号RACT激活。正常行存取激活电路6在从指令译码器5供给了指示更新的自动更新指示时，将该正常模式阵列激活信号RACT激活规定期间，

半导体存储器还包括：根据来自自更新激活电路7的更新阵列激活信号RFACT和来自正常行存取激活电路6的正常模式阵列激活信号RACT，生成行选择指示信号RAS，供给行相关控制电路4的行选择激活电路10；根据来自指令译码器5的自更新模式指示或自动更新模式指示，生成更新模式指示信号REF的更新模式检测电路11；以及根据来自更新模式检测电路11的更新模式指示信号REF，选择更新地址计数器9输出的更新地址QAD和来自外部的地址EXAD两方中的一方，供给行选择电路2的多路转换器(MUX)12。

行选择激活电路10例如由OR电路构成，一旦更新阵列激活信号RFACT或正常模式阵列激活信号RACT被激活，便将行选择指示信号RAS激活。因此，通常工作模式时，在从外部供给更新指示的自动更新模式时，根据该来自外部的自动更新指令，并根据更新地址计数器9输出的更新地址QAD，选择存储器阵列1的行，进行选择存储单元的存储数据的更新。

另一方面，自更新模式时，自更新激活电路7在更新地址计数器9输出的更新地址QAD的特定的地址位为规定的逻辑电平时，即使从更新定时器8发出更新请求PHY，也停止发出更新阵列激活信号RFACT，用比来自更新定时器8的更新请求PHY的发出周期长的周期，进行更新行的选择。

在自更新模式时，通过等效地间插去除更新定时器8输出的更新请求PHY，停止自更新模式时应进行的更新，相应地减少自更新模式时的更新次数，减少与该更新有关的电路工作的次数，相应地减少自更新模式时的消耗电流。

在停止该更新工作的情况下，更新地址计数器9输出的更新地址QAD的特定的地址位为规定的逻辑电平时，由于停止发出更新阵列激活信号RFACT，所以不进行该特定的更新地址位指定的更新地址区域的更新。因此，在该自更新模式时，限定保持数据的区域在通常使用时，要求保持的数据例如限制数据处理后的数据等，在自更新模式时即使限定更新区域，也不会特别发生问题。

[实施例1]

图2是概略地表示本发明的实施例1的自更新激活电路7的结构图。在以下的说明中，为了使说明简单，说明更新地址计数器9生成12位的更新地址QAD<11：0>，在存储器阵列1中配置4·K行的情况。

在图2中，更新地址计数器9根据来自更新定时器8的更新请求PHY，更新其计数值，根据该计数值生成12位的更新地址QAD<11：0>。

更新激活电路7包括：根据来自更新定时器8的更新请求PHY，发生有规定的脉宽的激活控制信号RFA的更新激活信号发生电路20；以及根据来自该更新激活信号发生电路20的激活控制信号RFA和最高位更新地址位QAD<11>，生成更新阵列激活信号RFACT的门电路21。

更新激活信号发生电路20例如由单拍脉冲发生电路构成，响应于更新请求PHY的上升，发生有规定的时间宽度的单拍脉冲信号，将激活控制信号RFA激活。一旦发出了该更新请求PHY，更新地址计数器9例如在更新工作结束后，将其计数值更新1。

在最高位更新地址位QAD<11>为低电平时，门电路21根据激活控制信号RFA，生成更新阵列激活信号RFACT。在最高位更新地址位QAD<11>为高电平时，门电路21将更新阵列激活信号RFACT维持在低电平的非激活状态。

图3是表示图2所示的更新激活电路7的工作的时序图。最高位更新地址位QAD<11>为低电平时，根据更新请求PHY，更新阵列激活信号RFACT被激活，进行更新。另一方面，如果最高位更新地址位QAD<11>为高电平，则即使发出更新请求PHY，更新阵列激活信号RFACT也将维持非激活状态。

该最高位更新地址位QAD<11>为高电平的期间，更新地址计数器9根据来自更新定时器8的更新请求PHY进行计数工作。因此，该更新地址计数器9生成的更新地址QAD<11：0>指定的地址区域中，对更新地址位QAD<11>为低电平的一半地址区域进行更新，对剩余的一半区域不进行更新。

图4是概略地表示存储器阵列1的地址分配的图。根据最高位行地址位RA<11>，存储器阵列1被分配给两个区域MA及MB。区域MA是最高位行地址位RA<11>为“0”的区域，区域MB是最高位行地址位RA<11>为“1”的区域。在更新模式时，该行地址位RA<11>由更新地址位QAD<11>供给。因此，进行区域MA中包含的存储单元的存储数据的更新，另一方面，在存储器块MB中，在自更新模式时，不进行更新。

通常，在便携式终端装置等中，不要求对存储器阵列1的全部地址区域的存储信息进行更新。例如，在移动电话等中，从因特网下载的数据被保存在非易失性存储器中。用存储器阵列的一部分地址区域只进行要求保持处理结果的数据处理等。因此，自更新模式时只在存储器阵列1的一半区域MA中进行更新，即使保持存储数据，也能充分地进行必要的数据的保持。

在该自更新模式时，通过将应更新的地址区域减半，能有效地将更新间隔设定成两倍，能降低该自更新模式时的功耗。

另外，在用两位的最高位更新地址控制更新的执行的情况下，只对两位的最高位更新地址(行地址)规定的存储器阵列1的分割成四个区域中的一个区域进行更新，能等效地将更新间隔设定成四倍，更能降低自更新模式时的消耗电流。

如果将该更新地址的多个位用于更新执行控制，则能只对存储器阵列的所希望的区域进行更新，能相应地延长更新间隔，能降低自更新模式时的消耗电流。只需有效地修饰更新请求，间插去除更新激活信号的激活，延长更新间隔，将更新定时器8的更新请求PHY的发出间隔固定，不变更更新定时器8的结构，就能变更更新间隔。

另外，更新地址计数器9根据来自更新定时器8的更新请求PHY进行计数工作，能维持通常工作模式时进行的自动更新模式和自更新模式的更新地址的连续性。

另外，即使在自更新模式时，根据通常的来自外部的更新指示，能实现与进行更新的自动更新模式时相同的更新循环，如以下所述，能可靠地保持存储单元的数据。

例如，可以考虑在外部供给自动更新指令，在与图4所示的区域MA的所着眼行相同的地址RA<10：0>的行的更新在区域MB中进行时进入自更新模式的情况。在此情况下，依次对区域MA及区域MB的剩余的行指定了地址后，进行所着眼行的更新。因此，在此情况下，在所着眼行的更新前发出4K次更新请求PHY，与根据外部的自动更新指示进行更新时的更新间隔相同。因此，如下所述，仅固定最高位更新地址位，与使更新间隔达到两倍的结构相比，能可靠地保持数据。

现在，考虑自更新模式时，将最高位更新地址位QAD<11>设定为低电平(“0”)，固定地指定区域MA，将更新定时器的周期设定为比在通常的自动更新模式时进行的更新间隔长两倍的间隔的情况。在与上述的条件相同的条件下进行更新时，在所着眼行的自动更新后，经过时间2K·16微秒后，区域MA的所着眼行进入自更新模式。在该自更新模式时，指定下一个更新行。因此，在该自更新模式时为了更新所着眼行，进行区域MA的剩余的2K行的更新。即，经过时间2K·16·2微秒后进行更新。即，在该状态下，经过2K·16微秒+16·2·2K微秒后，更新所着眼行。因此，所着眼行的更新循环时间为32+64毫秒，比通常的更新循环的64毫秒大约加长1.5倍，不能保证数据保持特性。

可是，如本实施例1所示，通过使更新发出间隔与通常工作模式时的更新周期相同，即使将更新模式时的更新间隔延长两倍，也能使数据保持区域的各更新行的更新间隔与通常工作模式时相同，能可靠地进行数据保持。

如上所述，如果采用本发明的实施例1，则在自更新模式时，将被更新的区域设定为特定的地址区域，能加长自更新模式时的更新间隔，相应地能减少自更新模式时的消耗电流。

另外，使用更新地址的特定的位只控制更新的执行，能用简易的电路结构容易地进行更新区域的设定及更新间隔的设定。

[实施例2]

图5是概略地表示本发明的实施例2的更新地址计数器的结构图。在图5中，该更新地址计数器19计数更新请求PHY，用12位的计数CN<11：0>表示该计数值。将最低位计数位CN<0>作为更新地址位QAD<10>使用，将第二个最低位CN<01>作为最高位更新地址位QAD<11>使用。将剩余的计数位CN<11：2>作为更新地址位QAD<9：0>使用。因此，在该更新地址计数器19的结构中，每次发出更新请求PHY时，都改变更新地址位QAD<10>的值，每发出更新请求PHY两次时，都改变最高位更新地址位QAD<11>的值。

图6是概略地表示本发明的实施例2的更新激活电路7的结构图。在图6中，更新激活电路7包括：接受与更新地址计数器19的第二个最低位计数位对应的最高位更新地址位QAD<11>和半模式指示信号HALF的AND门25；以及将更新地址计数器19的最低位的两位计数值作为更新地址位QAD<11：10>接受，而且还接受四分之一模式指示信号QUARTER的复合门26。

复合门26等效地包括：接受更新地址位QAD<11>及QAD<10>的OR门；以及接受该OR门的输出信号和四分之一模式指示信号QUARTER的AND门。

更新激活电路7还包括：接受AND门25的输出信号和复合门26的输出信号的OR门27；以及接受OR门27的输出信号和更新激活信号发生电路20的输出信号RFA，生成更新激活信号RFACT的门电路21。

更新激活信号发生电路20根据更新请求PHY，生成有规定的时间宽度的脉冲信号作为激活控制信号RFA。门电路21在OR门27的输出信号为低电平时，根据激活控制信号RFA生成更新阵列激活信号RFACT。

半模式指示信号HALF及四分之一模式指示信号QUARTER例如可用指令设定在模式寄存器中，或者也可以利用掩模布线或焊接区，固定地设定它们的电压电平。在半模式指示信号HALF为高电平时，进行全部地址区域的1/2区域的更新，在四分之一模式时，进行全部地址区域的1/4区域的更新。

图7是表示半模式时的更新激活电路的工作的时序图。以下，参照图7说明半模式时的更新激活电路7的工作。

在半模式时，半模式指示信号HALF为高电平，四分之一模式指示信号QUARTER为低电平。在该状态下，图6所示的复合门26的输出信号为低电平。AND门25根据更新地址位QAD<11>(计数位CN<1>)，改变其输出信号。因此，每次发出更新请求PHY时，更新地址计数器19的计数值CN<11：0>被更新1。

最高位更新地址位QAD<11>是第二个最低位计数位CN<1>，每当二次发出更新请求PHY时，改变该位值。更新地址位QAD<11>为低电平时，OR门27的输出信号为低电平。因此，门电路21在该OR门27的输出信号为低电平时，即，更新地址位QAD<11>为低电平时，根据来自更新激活信号发生电路20的激活控制信号RFA，生成更新阵列激活信号RFACT。

因此，在该半模式时，每当发出两次更新请求时都进行更新，另外，在自更新模式时能使更新执行循环均匀地分散，能均匀地分散每单位时间的消耗电流。另外，能等效地使更新间隔为二倍。

在该半模式时，由于每当发出更新请求PHY时，图4所示的区域MA及MB交互地被指定地址，所以区域MA的存储单元每4K更新执行循环进行更新。因此，与实施例1相同，按照通常工作模式时的更新循环进行更新，能可靠地保持存储单元的数据。

图8是表示四分之一模式时的图6所示的更新激活电路的工作的时序图。以下，参照图8，说明图6所示的更新激活电路的四分之一模式时的工作。

在该四分之一模式时，四分之一模式指示信号QUARTER被设定为高电平，半模式指示信号HALF被设定为低电平。在该状态下，AND门25的输出信号被固定在低电平，复合门26在地址位QAD<11：10>、即计数位CN<1：0>都为低电平时，输出低电平的信号。因此，门电路21在更新地址位QAD<11：10>都为“0”时，根据更新请求PHY发生更新阵列激活信号RFACT。

因此，在该四分之一模式时，能将更新间隔设定为通常工作模式时的4倍。在此情况下，如图9所示，对存储器阵列的地址位RA<11>及RA<10>都为“0”的区域MBK0进行更新。在此情况下，更新间隔也被等效地设定成通常工作模式时的4倍的、成为各更新对象的存储单元的更新请求与通常工作模式时相同。因此，存储单元的更新循环与通常工作模式时的自动更新时的更新循环相同，在该四分之一模式时也能可靠地保持存储单元的存储数据。

这里，在图9中，存储器阵列1被分割成4个区域MBK0-MBK3，各自的行地址RA<11：10>分别为(0、0)、(0、1)、(1、0)及(1、1)。因此，通过变更供给复合门26的更新地址位QAD<11：10>的逻辑，能将4个分割区域MBK0-MBK3中的任意的区域作为数据保持区域使用。

另外，在以上的说明中，每次发出更新请求PHY时，更新地址计数器19都将其计数值增加1。可是，每次发出更新请求PHY时，该更新地址计数器19也可以将其计数值减少1。在此情况下，更新地址位QAD<11>在更新地址位QAD<10>变成“1”时，改变其逻辑电平。

[变例]

图10是概略地表示本发明的实施例2的变例的更新地址发生部的结构图。在图10中，更新地址发生部包括：根据更新请求PHY将其计数值更新1的更新地址计数器9；将更新地址计数器9的最低位计数位CN<0>作为最高位更新地址位QAD<11>、而且将剩余的计数位CN<11：1>作为剩余的更新地址位QAD<10：0>输出的扰频电路30；以及将更新地址计数器9的两位最低位地址位CN<1：0>作为最高位的两位更新地址位QAD<11：10>、而且将剩余的计数位CN<11：2>作为剩余的更新地址位QAD<9：0>输出的扰频电路31。

扰频电路30在半模式指示信号HALF激活时被激活，对该更新地址计数器9的计数位进行扰频，将最低位计数位CN<0>作为最高位更新地址位QAD<11>，而且将剩余的计数位CN<11：1>作为更新地址位QAD<10：0>输出。

扰频电路31在四分之一模式指示信号QUARTER激活时，将更新地址计数器9的最低位两位的计数位CN<1：0>作为最高位两位更新地址位QAD<11：10>，而且将剩余的高位计数位CN<11：2>作为更新地址位QAD<9：0>输出。

这些扰频电路30及31例如由三态缓冲电路构成，对更新地址计数器9的计数位通过布线切换连接路径，根据半模式指示信号HALF或四分之一模式指示信号QUARTER，将输出级的三态缓冲器激活。扰频电路30及31的更新地址位QAD<11：0>作为图6所示的更新地址计数器19的输出计数位CN<11：0>用。图11是表示该图10所示的更新地址发生部的半模式时的工作的时序图。以下，参照图11说明半模式时的更新激活电路的工作。

更新地址计数器9根据更新请求PHY，将其计数值更新1。在该半模式时，最低位计数位CN<0>能作为最高位更新地址位QAD<11>用，每次发出更新请求时，改变最高位更新地址位QAD<11>的逻辑电平。

在图6所示的AND门25中，在最高位更新地址位QAD<11>呈低电平时，其输出信号呈低电平。因此，该最高位更新地址位QAD<11>为“0”时，根据更新请求PHY，发出更新阵列激活信号RFACT，所以根据每隔一个更新请求PHY，发出更新阵列激活信号RFACT。

因此，如该图11所示，由于将更新地址计数器9的最低位作为最高位更新地址位QAD<11>利用，所以能使自更新模式时的更新间隔均匀，还能使自更新模式时的消耗电流均匀。

四分之一模式时的更新阵列激活信号RFACT的激活顺序与图8所示的时序图相同。

另外，在图6所示的结构中，根据来自更新激活信号发生电路20的激活控制信号RFA和规定的更新地址位(计数位)，生成更新阵列激活信号RFACT。可是，也可以在该更新激活信号发生电路20的输入部中设置根据该更新地址计数器19或9的计数位间插消除更新请求PHY的发出的结构。

如上所述，如果采用本发明的实施例2，则在更新模式时根据更新地址位的规定的位，有选择地使更新请求无效，使存储单元的更新间隔与通常工作模式时的更新间隔相同，能延长更新执行间隔，另外，在自更新模式时，能使更新执行循环在时间上分散，能分散消耗电流。因此，即使只能在更新循环的1/2的时间设定自更新模式的情况下，也能降低自更新模式时的消耗电流。

[实施例3]

图12是概略地表示本发明的实施例3的存储器阵列的结构图。在图12中，存储器阵列1被分割成4个存储体BK0-BK3。存储体BK0-BK3由两位的存储体地址(BA1、BA0)特别指定。存储体地址(0、0)、(1、1)、(1、0)、以及(0、1)被分别分配给存储体BK0-BK3。在本实施例3中，在自更新模式时，同时对两个存储体进行更新。

图13是表示本发明的实施例3的更新激活电路及更新地址发生部的结构图。在该图13所示的更新地址发生部中，来自更新地址计数器19的最低位计数位CN<0>被作为更新存储体地址QBA<1>及更新地址位QAD<10>用。用第二个最低位计数位CN<1>作为最高位更新地址位QAD<11>。图13所示的更新地址发生部及更新激活电路7的结构与图6所示的结构相同，对应的部分标以相同的参照编号，其详细说明从略。

图14是概略地表示本发明的实施例3的内部地址发生部的结构图。在图14中，内部地址发生部包括：根据更新指示信号REF，选择更新地址信号QAD<11：0>及外部地址信号EXAD<11：0>中的一方，生成内部行地址信号RA<11：0>的多路转换器12；根据更新模式指示信号REF，选择更新存储体地址位QBA<1>和来自外部的存储体地址信号EXBA<1：0>中的一方的多路转换器40；对来自多路转换器40的最低位存储体地址位BA进行缓冲处理，生成互补内部存储体地址位BA<0>及ZBA<0>的缓冲电路41；接受4K更新指示信号RF4K和更新模式指示信号REF的AND门42；在AND门42的输出信号非激活时，对通过多路转换器40供给的存储体地址信号位进行缓冲处理，生成互补存储体地址信号位BA<1>及ZBA<1>的缓冲电路43。

更新模式指示信号REF为激活状态时，缓冲电路41使低位存储体地址位BA<0>退缩，将存储体地址位BA<0>及ZBA<0>都设定成选择状态。AND电路42的输出信号为高电平时，缓冲电路43使存储体地址位BA<1>退缩，将存储体地址位BA<1>及ZBA<1>都设定成选择状态。指定4K更新循环时，4K更新指示信号RF4K被设定成高电平，缓冲电路43使该存储体地址位BA<1>及ZBA<1>退缩。这时，存储体地址位BA<0>及ZBA<0>也根据更新模式指示信号REF而退缩。

因此，在4K更新模式时，同时对存储体BK0-BK3进行更新。另一方面，在设定成与该4K更新循环不同的更新循环的情况下，在更新模式时，根据存储体地址位BA<1>，同时选择该两个存储体进行更新。通常，同时更新该两个存储体的更新模式是8K更新循环，在通常模式时，其更新周期比4K更新循环还短。这是因为在8K更新模式时，为了使全部行(存储单元)更新一次，需要进行8次更新，另一方面，在4K更新循环时，要求对全部存储单元进行4K次更新，需要使全部存储单元的更新间隔相同。

图15是表示本发明的实施例3的存储体更新的半模式时的工作的时序图。以下，参照图15说明图13及图14所示的电路的工作。在半模式时，根据更新地址位QAD<11>，更新阵列激活信号有选择地被激活。发出了更新请求PHY时，如果更新地址位QAD<11>为“0”，则更新阵列激活信号RFACT被激活。这时，更新地址计数器19的最低位计数位CN<0>为“0”，每次发出更新周期PHY时，存储体地址位QBA<1>改变其逻辑电平。因此，计数位CN<0>为“0”时，对存储体BK0及BK3的阵列激活信号RAS0及RAS3(RAS0、3)被激活，在存储体BK0及BK3中进行更新。

更新阵列激活信号RFACT激活时，在更新存储体地址位QBA<1>为“1”时，对存储体BK1及BK2的阵列激活信号RAS1及RAS2(RAS1、2)被激活。因此，能对存储体BK0及BK3和存储体BK1及BK2交互地进行更新。

在通常工作模式时，按照发出该更新请求PHY的周期的二倍周期，更新存储体BK0-BK3。在自更新模式时，如果4次发出更新请求，则存储体BK0-BK3全部被更新一次。因此，在该自更新模式时，更新周期被设定为通常工作模式时的更新周期的二倍，另外，被更新的区域分别在存储体BK0-BK3中，被限定在行地址位RA<11>为“0”的区域。

因此，能交互地更新存储体BK0-BK3，自更新模式时能在时间上分散更新工作，另外，自更新模式时能减少存储体BK0-BK3的更新次数，能降低各存储体的消耗电流。

另外，4K更新模式时，每次更新阵列激活信号RFACT被激活时，在4个存储体BK0-BK3中同时进行更新，按照8K更新模式时的更新周期的二倍周期进行更新。

在四分之一模式时，就一个存储体来说，最低位更新地址位QAD<10>与更新存储体地址位QBA<1>相同，在8K更新循环时，在存储体地址位QBA<1>为“0”的两个存储体BK0及BK3中，依次更新相同的4个分割区域中的一个行地址区域。在4K更新循环中，存储体更新地址位BA<1>也退缩，所以在各存储体中，每发出4次更新请求，便对全部地址区域中的一个4分割区域进行更新。

[变例]

图16是概略地表示本发明的实施例3的变例的结构图。在图16中设有：根据模式指示信号HALF，对更新地址计数器9的输出计数位进行扰频的扰频电路50；以及根据四分之一模式指示信号QUARTER，对更新地址计数器9的输出计数位CN<11：0>进行扰频的扰频电路51。

扰频电路50在半模式指示信号HALF激活时，将更新地址计数器9的最低位计数位CN<0>作为最高位更新地址位QAD<11>输出，而且将剩余的计数位CN<11：1>作为剩余的更新地址位QAD<10：0>输出。该扰频电路50还在半模式指示信号HALF激活时，将更新地址计数器9的计数位CN<1>作为更新存储体地址位QBA<1>输出。

扰频电路51在四分之一模式指示信号QUARTER激活时，将更新地址计数器9的最低位两位CN<1：0>作为最高位更新地址位QAD<11：10>输出，而且将剩余的计数位CN<11：2>作为更新地址位QAD<9：0>输出。该扰频电路51还在四分之一模式指示信号QUARTER激活时，选择更新地址计数器9的计数位CN<2>作为更新存储体地址位QBA<1>。该扰频电路50及51的输出计数值被供给图13所示的更新激活电路。其次，参照图17及图18说明该图16所示的更新地址发生部的工作。

首先，参照图17说明半模式指示信号HALF被设定成高电平时的8K更新循环时的工作。半模式指示信号HALF激活时，一旦发出更新请求PHY，则最高位更新地址位QAD<11>改变其逻辑电平。另一方面，这时由于计数器9的计数位CN<1>被供给，所以每当该更新地址位QAD<11>变为“0”时，更新存储体地址位QBA<1>就改变其逻辑电平。因此，根据每隔一个更新请求PHY，发出更新阵列激活信号RFACT，另外以两个存储体为单元，每当发生该更新阵列激活信号RFACT时，就交互地指定两个存储体。因此，在图17中，最初如果根据更新阵列激活信号RFACT，对存储体BK0及BK3的阵列激活信号RAS0及RAS3被激活，则根据下一个更新阵列激活信号RFACT，存储体BK1及BK2的阵列激活信号RAS1及RAS2被激活。因此，半模式时，根据每隔一个更新请求PHY，交互地更新两个存储体，该自更新模式时能使更新时的消耗电流的分布均匀，而且能降低消耗电流。

图18是表示图16所示的更新地址发生部的四分之一模式时的8K更新循环时的工作的时序图。四分之一模式指示信号QUARTER激活时，扰频电路51选择更新地址计数器9的最低位两位CN<1：0>作为高位更新地址位QAD<11：10>，另外，选择低位计数位CN<2>作为更新存储体地址位QBA<1>。因此，每当更新存储体地址信号QAD<11>变为“0”时，该存储体地址位QBA<1>就改变其逻辑电平。此处，更新地址计数器9根据更新请求PHY而呈现进行每次增加1的计数工作的状态。

因此，根据更新请求PHY，改变更新地址位QAD<10>的逻辑电平。更新地址位QAD<11>及QAD<10>都为低电平时，更新阵列激活信号RFACT被激活。因此，在该状态下，每发出4个更新请求PHY，存储体地址位QBA<1>改变其逻辑电平，所以首先，一旦更新阵列激活信号RFACT被激活，便对存储体BK0及BK3进行更新，其次，根据下一个更新阵列激活信号RFACT，对存储体BK1及BK2的阵列激活信号RAS1及RAS2被激活。因此，每发出4个更新请求，存储体BK0及BK3和存储体BK1及BK2就交互地被更新。

利用上述的结构，自更新模式时每当发出了规定次数的更新请求时，都能进行更新，能使自更新模式时的消耗电流分布更均匀。

另外，在4K更新循环时，由于存储体地址位QBA<1>退缩，所以在4个存储体中同时进行更新。即使在该情况下，自更新模式时的更新间隔也比通常工作模式时为长，所以能降低自更新模式时的消耗电流。另外，在自更新模式时能使更新执行循环在时间上分散。

如上所述，如果采用本发明的实施例3，则将更新地址计数器的特定的地址位作为存储体地址位用，能交互地激活存储体进行更新，自更新模式时能使各存储体更新时的消耗电流均匀。

另外，存储体的个数不限定于4个，也可以是其他个数的存储体。作为更新用存储体地址位，通过利用比为了间插去除更新阵列激活信号而使用的更新地址位高1位的高位计数位，在自更新模式时，能交互地更新存储体，而且能使更新间隔加长，另外，能使更新执行循环的间隔均匀。

在上述的结构中，对存储体BK0-BK3共同发出更新阵列激活信号RFACT，在各存储体中根据存储体地址位，生成阵列激活信号RAS。可是，也可以在该各个存储体中配置更新激活电路，在各个存储体中根据更新地址位的高位和更新请求，在内部生成阵列激活信号。

[实施例4]

图19是概略地表示本发明的实施例4的更新激活电路的结构图。在该图19所示的更新激活电路7中，设有接受OR门27的输出信号和8K更新循环指示信号REF8K，将其输出信号供给门电路21的负输入端的AND门55。该图19所示的更新激活电路的其他结构与图13所示的更新激活电路的结构相同，对应的部分标以相同的参照编号，其详细说明从略。

在8K更新循环时，其更新周期在通常工作模式时，比4K更新循环的更新周期短。例如，4K更新循环时，在更新间隔为16微秒的情况下，8K更新循环时，更新间隔为8微秒。因此，存储单元在自更新模式时，在每16微秒请求更新的情况下，用该AND电路55只在设定了8K更新循环时，加长更新阵列激活信号RFACT的发出周期。

指定了4K更新循环时，8K更新循环指示信号REF8K为低电平，门电路21常时地根据来自更新激活信号发生电路20的激活控制信号RFA，发生更新阵列激活信号RFACT。发出更新请求PHY的周期与通常工作模式时的更新间隔相同。因此，自更新模式时，以比通常工作模式时的更新循环长的间隔进行更新，这成为只是8K更新循环。

[变例]

图20是概略地表示本发明的实施例4的变例的主要部分的结构图。在该图20中，更新定时器60在4K更新循环及8K更新循环两者中，以相同的更新周期发出更新请求。因此，自更新模式时，在指定了8K更新循环时，该更新定时器60以通常工作模式时进行的更新间隔两倍的更新间隔，发出更新请求PHY。4K更新循环时，更新定时器60发出的更新请求PHY与通常工作模式时的更新间隔相同。因此，在此情况下，自更新模式时，能使自更新间隔比通常工作模式时加长。

另外，四分之一模式时，更新间隔被设定为通常工作模式时的更新间隔的4倍。因此，在此情况下，也可以根据四分之一模式指示信号QUARTER，将更新定时器60的更新请求PHY的发出周期限制在1/2周期内。在半模式时及四分之一模式时都能以同一间隔进行更新。

如上所述，如果采用本发明的实施例4，则根据指定的更新循环模式，有选择地设定更新间隔，根据存储单元的存储数据的保持特性，能在自更新模式时最佳地设定更新间隔，能可靠地保持存储数据，且能降低自更新模式时的更新中消耗的电流。

另外，在以上的说明中，如果是备有在内部自动地进行更新的自更新模式的半导体存储器，则能适用用指令指定工作模式的模式。

如上所述，如果采用本发明，则根据特定的更新地址位和更新请求，将更新工作激活，能使更新间隔加长，能降低更新模式时的消耗电流。

这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述的实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (12)

1.一种半导体存储器，该半导体存储器要求周期性地更新存储数据，其特征在于，备有：

发生指定更新对象的存储单元的多位更新地址的更新地址发生电路；以及

根据上述更新地址的特定地址位和更新请求，生成激活更新工作用的更新阵列激活信号的更新激活电路。

2.如权利要求1所述的半导体存储器，其特征在于：

上述更新地址发生电路备有将上述更新地址的高位地址位作为低位计数位进行计数的更新计数器，上述特定的地址位是上述高位地址位。

3.如权利要求2所述的半导体存储器，其特征在于：

上述特定的地址位是1位的最高位更新地址位，上述更新计数器将上述最高位更新地址位作为最低位计数位进行计数。

4.如权利要求2所述的半导体存储器，其特征在于：

上述特定的地址位是多位的高位更新地址位，上述更新计数器将上述多位的高位更新地址位作为低位计数位进行计数。

5.如权利要求2所述的半导体存储器，其特征在于：

上述更新激活电路在第一更新模式时，根据上述更新地址的最高位1位和上述更新请求，生成上述更新阵列激活信号，而且在第二更新模式时，根据上述更新地址的高位多个位和上述更新请求，生成上述更新阵列激活信号，上述高位多个位的更新地址用上述更新计数器的计数值的多个低位的位供给。

6.如权利要求2所述的半导体存储器，其特征在于：

上述半导体存储器备有在通常工作模式时，分别相互独立地被激活的多个存储体，

上述更新计数器的规定的低位的位在进行上述更新的更新模式时作为特别指定上述存储体的存储体地址位用。

7.如权利要求6所述的半导体存储器，其特征在于：

特别指定上述存储体的存储体地址位和上述特定的位是上述更新计数器的互不相同的低位计数位。

8.如权利要求1所述的半导体存储器，其特征在于：

上述更新激活电路在上述特定的地址位为规定的逻辑电平时，停止上述更新阵列激活信号的激活。

9.如权利要求1所述的半导体存储器，其特征在于：

上述半导体装置备有在通常工作模式时，分别相互独立地进行激活的多个存储体，

上述更新地址的上述特定的地址位在进行上述更新的更新模式时，作为指定存储体的存储体地址位用。

10.如权利要求9所述的半导体存储器，其特征在于：

上述存储体地址为1位。

11.如权利要求1所述的半导体存储器，其特征在于：

还备有更新请求发生电路，该更新请求发生电路在内部进行上述更新的更新模式时，且在第一更新模式时，按照与从外部发出的更新请求的发出周期相同的周期发出上述更新请求，而且在第二更新模式时，以比从外部发出的上述更新请求的发出周期长的周期发出上述更新请求。

12.如权利要求11所述的半导体存储器，其特征在于：

上述更新请求发生电路在上述第一及第二更新模式中，以相同的周期发生上述更新请求。

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