CN1234901A

CN1234901A - 半导体电路及其控制方法

Info

Publication number: CN1234901A
Application number: CN98800984A
Authority: CN
Inventors: 甲斐康司; 大泽拓; 村上和彰
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-06-12
Filing date: 1998-06-08
Publication date: 1999-11-10
Anticipated expiration: 2018-06-08
Also published as: EP0917152B1; US6446159B2; JP4246812B2; JPH1166845A; WO1998057332A1; KR20000068150A; CN100336134C; KR100419462B1; EP0917152A1; EP0917152A4; DE69835794T2; US20020004882A1; DE69835794D1

Abstract

本发明的目的是在半导体电路中,或特别是在其上组合了DRAM和逻辑电路的LSI中降低刷新操作的次数,从而实现降低能耗和防止因刷新和逻辑电路的DRAM存取之间的冲突引起的存储器存取时间增加造成逻辑电路性能降低。为实现该目的,仅对存储了由逻辑部分使用的数据的行进行刷新。另外,把从数据写入到数据读出周期重叠或相互接近的任意数据分配给DRAM的同一行,以便在其上存储数据,仅在其上存储的数据有效的时间周期期间刷新该行。

Description

半导体电路及其控制方法

本发明涉及半导体电路及其控制方法，特别是其中延长DRAM的刷新操作之间间隔的半导体电路及其控制方法。

随着半导体集成化的发展，把处理器、存储器、或其它电路集成到一个芯片上已成为可能。另外，随着能够将诸如处理器和DRAM(动态RAM)之类的逻辑电路组合在一个芯片上的工艺技术的发展，在一个存储器上实现DRAM已成为可能。

DRAM的每个存储单元较小，并由电容制成。其超过SRAM(静态RAM)实施方案的优点在于可极大减小芯片面积。另一方面，它们带来这样一个缺点，作为数据存储在其上的电荷随着时间的推移而放电，因此会造成数据丢失。因此，需要进行操作以防止数据丢失。DRAM的存储单元通常排列在一个矩阵阵列中。用读出放大器检测，并又每次一行地读出存储在存储单元中的数据，再把读出的数据值写回原来的存储单元。这一系列操作被称为＂刷新＂。

刷新操作期间，DRAM不接受对其自身的任何存取。在允许从DRAM外部读/写的正常模式中，由DRAM外部的DRAM控制器执行刷新操作，但在由象备用电池供电时这样的睡眠模式中，由DRAM LSI内部的刷新控制器进行刷新操作。在睡眠模式中，不接受来自DRAM外部的任何读/写存取。

在此，当DRAM和逻辑电路组合在同一个LSI上时出现某些问题。

然而，组合的DRAM/逻辑LSI具有某些缺点，以致组合的DRAM/逻辑LSI的DRAM部分会遇到具有较短的数据保留时间。同一芯片上的逻辑部分消耗的热和噪声不利于单管DRAM的数据保留时间。当环境温度升高时，例如从25℃到70℃，DRAM的存储单元上存储的电荷的漏泄电流增加30倍，因此，需要以30倍的速率更频繁地执行刷新操作(见Ito在Baifukan上发表的＂VLSI存储器设计＂一文)。在使用常规DRAM的系统中，假设工作环境条件极差，以较短的间隔进行刷新操作。因此，在正常温度条件下，以更快的频率进行刷新操作。

DRAM的存储单元中的数据保留时间存在较大变化，并且极少的存储单元具有较短的数据保留时间(见Iwata等人在电子、信息和通信工程学院的技术报告ICD9 5-50中发表的＂用于超低保留电流DRAM的电路技术＂一文)。然而，对于所有行来说，刷新操作以相同的时间周期进行。这表明对许多行而言，都以比所需的更快的频率进行刷新操作，通常包括那些争对数据保留时间而言具有小实际容量的无存储单元。

另外，不管逻辑电路是否需要DRAM中保持的数据而刷新所有行。实际上，仅要求把所需的数据保持在存储器中，因此不用刷新不需要的数据。

这种过度的刷新造成能源浪费。

这些情况下，投入用于降低刷新操作频率的装置。作为降低常规DRAM的数据保留模式中能耗的技术，有以与温度对应的刷新周期时间进行自刷新的方法1(见日本专利公开No.6-215562)。另外，作为降低常规DRAM的正常模式中能耗的技术，有根据每个存储区中设立的标记进行控制电源，并决定是否应进行刷新操作的方法2(见日本公开No.5-324140,US专利No.5469559)。

然而，在上面的方法中，由于把正常模式中的刷新周期时间调节到DRAM中具有最短数据保留时间的存储单元，仍存在着正常模式中不能解决的能耗问题。另外，方法2不能克服数据保留时间中的变化。

更重要的是，组合的DRAM/逻辑LSI用宽的存储器带宽相连接系以实现对逻辑部分的处理性能的更大改进。在该LSI中，出现了刷新和由逻辑电路对DRAM的存取之间的冲突问题，从而延长了DRAM存取所需的时间，因而劣化了逻辑电路的处理性能。与实现能耗降低的问题相比，这是一个严重的问题。

本发明的第一目的是在半导体电路，或特别是在DRAM和逻辑电路组合的LSI中通过仅刷新存储所需数据的行来减少刷新操作的次数，从而实现降低能耗和防止因刷新和存取DRAM之间的冲突引起的存取时间增加造成的逻辑电路性能的劣化。

本发明的第二目的是根据数据的重要程度确定其上存储数据的行，以确保保存重要数据而不过度缩短刷新周期时间。

本发明的第三目的是根据温度以适当的周期时间执行刷新操作，以实现降低能耗和防止逻辑电路处理性能的劣化。

为实现本发明的第一目的，在组合DRAM/逻辑LSI的控制方法中，其特征在于包括步骤：先对数据进行组合再将其排列到DRAM的每一行上，从而减少存储数据所需的行的数量；和刷新其上已存储数据的每一行。

在组合DRAM/逻辑LSI的控制方法中，实现第一目的的另一种方法的特征在于包括步骤：在DRAM的同一行上排列任意数据，这些数据从写入到读出的周期重叠或相互接近；和仅在从数据最初写入到数据读出结束的时间周期期间刷新该行。

在组合DRAM/逻辑LSI的控制方法中，实现第一和第二目的的方法包括步骤：获得一个要使用DRAM的应用所需的存储容量；参考存储着预先获得的DRAM每一行的数据保留时间的表，从具有较长数据保留时间的行起顺序在DRAM中存储数据；并将刷新周期设定为与在这些存储数据的行中具有最短数据保留时间的行对应。

在该方法中，当数据存储在DRAM中时，可根据数据的重要性将其排列在特定行上。

在上面的每种方法中，实现第三目的的方法其特征在于包括步骤：检测半导体电路的温度，并根据温度设定DRAM的刷新周期时间。

实现第一目的的半导体电路的特征在于包括：用于先对数据进行组合再将其排列到DRAM的每一行上，从而减少其上存储数据所需的行的数量的装置；和用于刷新其上已存储数据的每一行的装置。

可实现第一目的的另一种半导体电路的特征在于包括：用于在DRAM的同一行上排列任意数据的装置，这些数据从其写入到读出的周期重叠或相互接近；和

仅在从数据最初写入到数据读出结束的时间周期期间刷新该行的装置。

实现第一和第二目的的半导体电路的特征在于包括：用于获得一个要使用DRAM的应用所需的存储容量，并参考存储了预先获得的DRAM每一行的数据保留时间的表以从具有较长数据保留时间的行开始顺序在DRAM中存储数据的装置；和用于适合于数据保留时间在所有存储数据的行中为最短的行，设定刷新周期时间的装置。

在该半导体电路中，当数据存储在DRAM中时，可提供根据数据的重要程度把数据排列在特定行上的装置。

在上面的每种半导体电路中，已实现第三目的的半导体电路的特征在于包括：用于检测半导体电路的温度，并根据温度设定DRAM的刷新周期的装置。

根据本发明，可获得下列有价值的效果：

(1)由于只刷新存储所需数据的行，可减少刷新操作的次数，并因此可达到降低能耗和防止由刷新和DRAM存取之间的冲突造成逻辑电路的处理性能下降。

(2)由于根据存储数据的重要程度确定写入数据的行，可消除对过度缩短刷新周期的需求，并因此可达到降低能耗和防止由刷新和DRAM存取之间的冲突造成逻辑电路的处理性能下降。

(3)由于根据温度设定刷新周期，可消除对过度缩短刷新周期的需求，并因此可达到降低能耗和防止由刷新和DRAM存取之间的冲突造成逻辑电路的处理性能下降。

图1是应用本发明的半导体电路的信息处理装置的一般配置的方框图。

图2是图1中所示的主存储器单元4的内部配置的方框图。

图3是DRAM7的内部配置的方框图。

图4(a)是数据的存储位置和优化前的行之间关系的示意图，图4(b)是数据的存储位置和优化后的行之间关系的示意图。

图5是由第一实施例中的编译程序做出的存储器分配原则的功能图。

图6是由第一实施例中的操作系统做出的存储器分配原则的功能图。

图7是第二实施例的说明图，其中(a)是表明DRAM中数据寿命的曲线图，(b)是不考虑数据寿命的情况下排列数据的情况的说明图，(c)是表明每行上排列的数据寿命的曲线图，(d)是其寿命相似的数据排列在同一行上并存储在DRAM中的说明图，和(e)是表明优化数据A-H的排列后每行上数据寿命的曲线图。

图8是由第二实施例中的编译程序做出的存储器分配原则的功能图。

图9是由第二实施例中的操作系统做出的存储器分配原则的功能图。

图10是第三实施例中提供数据保留时间存储表的实施例的方框图。

图11是由第三实施例中的编译程序做出的存储器分配原则的功能图。

图12是由第三实施例中的操作系统做出的存储器分配原则的功能图。

图13是由第四实施例中的编译程序做出的存储器分配原则的功能图。

图14是第五实施例的方框图，提供了用于检测温度的装置和用于控制刷新周期时间的装置。

实施本发明的最佳模式

图1是应用本发明的半导体电路的信息处理装置的一般配置的方框图。处理器1、ROM3、主存储器单元4、温度检测装置5、I/O(输入/输出接口)6之类的装置由总线2连接。主存储器单元4包括用于存储数据的DRAM7，用于控制DRAM7上的写和读操作的DRAM控制器8，和用于存储DRAM7中每一行的数据保留时间的数据保留时间存储装置9。在此，逻辑电路33由诸如包括处理器1、I/O6和类似部件的逻辑电路之类的非存储器电路构成。

图2是图1中所示的主存储器单元4的内部配置的方框图。主存储器单元4中的DRAM控制器8包括一个用于产生DRAM7的行的行地址的行地址产生装置10，一个用于决定行地址产生定时的定时器11，和一个用于设定该行作为DRAM7中的刷新对象的行标记存储部分12。DRAM7通过接口(i/f)13连接到总线2。

在组合DRAM/逻辑LSI的芯片中实现一个DRAM控制器8，并始终对刷新操作等进行控制而与DRAM的操作模式无关。

在逻辑电路和DRAM在印刷电路板上相互连接的常规系统中，具有用于在DRAM外部和内部分开进行刷新的电路，他们可依据DRAM的模式(正常/睡眠模式)以不同周期工作。这是它与组合DRAM/逻辑LSI中的DRAM控制器的不同之处。

每当作为DRAM控制器8部件的定时器11计数到预定时间周期，行地址产生装置10输出刷新地址，以更新该行的地址。行标记12包括与DRAM中的每行对应的标记。每当由定时器11计数到预定时间周期时，DRAM控制器8参考与行地址产生装置10指示的行对应的标记的值，并且仅当设定了该表示应该进行刷新操作的标记的值时执行刷新操作，否则，不进行操作。可以使用例如将该刷新周期除以行数获得的时间作为预定时间周期。

DRAM控制器8还具有一个协调通过总线2存取DRAM和刷新操作之间的冲突的功能。顺便指出，主存储器单元4中的处理器1和DRAM7可具有不通过总线2而相互连接的路径。这种情况下，DRAM控制器8还对通过该路径存取DRAM和刷新操作之间的冲突进行协调。

图3是表明DRAM7内部配置的方框图。提供用于控制写和读的控制信号的控制信号线14，提供(A+B)位的地址信号的地址线15，和提供数据的数据线16连接到输入/输出接口17。由输入/输出接口17把(A+B)位的地址分成A位的行地址和B位的列地址，A位的行地址提供给行解码器18,B位的列地址提供给列解码器19。存储单元24排列在字线21和位线24的交叉点附近。行解码器18的输出提供给从存储单元阵列20选择的字线21，并通过2^B条位线23输出所选行上存储单元中的数据。然后，读出放大器22放大该数据。另外，由列解码器19选择的位线上的数据输出到主存储器单元4外部。

在上面的描述中，列地址的大小与位线的数量一致，一次可存取的最小数据量是一位。一次可存取的数据量可以是预定值或每当存取时由包含在控制信号14中的用于指定数据量大小的信号确定的值。另外，列地址具有的空间大小可以比位线的数量少。这种情况下，一次可存取的最小数据量是通过将配位线的数量除以列地址空间大小获得的值。

下面将描述上述半导体电路中采用的一些控制方法。

第一实施例

下面对照现有技术的控制方法描述本发明中控制方法的基本原理。

图4(a)示出未进行数据配置优化前数据的存储位置与行之间的关系。参考图4(a)，圆圈指示的位置表示写入数据的位置，椭圆表示单独数据的集合。

图4(a)表示分配给数据的位置是随机确定的实例。在该实例中，连续排列的五行的每一行中写入数据。

在此，在该实施例中，注意DRAM上的数据排列。相对于每行上存储单元上的数据排列，当在位线23的方向检验数据的重叠状态时，在行21a、21b、和21c上没有数据重叠，在行21d和21e上也没有。

然后，如图4(b)所示，确定数据的排列，以便减少其上存储数据的行的数量，同时排列多个数据以便在同一行上不相互重叠。为了减少行的数量而确定分配给每行的数据组合的方法作为组合优化问题解决。在图4(b)中，用粗线表示被分配数据的行21a和21d，用细线表示未分配数据的行21b、21c和21e。

因此，如上所述排列数据后，为每行进行控制刷新操作执行的设定。

行标记12的每一字段对应于DRAM的每一行。DRAM控制器8根据行标记12中设定的标记值确定是否对每行进行刷新，并对由该标记设定进行刷新的行进行刷新控制。行标记12的每个标记可用一位(开/关)实现。

作为确定数据排列的方法，一种由编译程序进行，另一种由操作系统进行。

如图5所示，在由编译系统进行的前一种方法中，由存储分配装置41把存储器分配优化处理应用到中间格式42，作为编译程序的功能之一。通过将作为存储器结构的行数和每行上存储单元的数量作为约束条件进行数据的组合优化处理，以使实际分配数据的行数最少，以确定各数据的相对地址。然后，通过相应于将要在上面存储数据的行在它们之间插入设定标记，输出中间格式43。中间格式43在编译处理的最后步骤中转换成一系列指令。作为实际设定该标记的方法，有一种使用指令来自动设定/复位存取行的标记的方法，或一种由中间指令或数据传送指令建立该值的方法。

如图6所示，在由操作系统进行的后一种方法中，由地址转换装置44确定页的排列，当其把由虚拟地址45表示的页映射到物理地址46上时，使页的数量，即被分配数据的行的数量最小。通过把如上所述设定标记的指令、中间指令、或数据传送指令结合到地址转换装置43中实现行标记的设定，从而为实际映射了数据的行设定标记。

如上所述排列数据之后，仅对存储了数据的行进行刷新操作，从而减少不必要的刷新操作，并可实现降低能耗，防止刷新和存储器存取之间的冲突引起的存储器存取时间的增加。

只要能够知道存储器的结构，编译程序或操作系统工作的位置可在半导体电路内部或外部。

第二实施例：

现在，描述考虑数据的寿命，即从变量最初写入到其读出结束的时间周期确定数据排列的控制方法。

图7(a)是将要存储在DRAM中的数据A-H的寿命的曲线图。

如果不考虑其寿命来映射数据，其寿命不同的数据将分配给同一行，如图7(b)所示。

图7(c)是每行重新排列图7(a)中数据寿命的示意图。例如，由于数据B、C和F已存储在行R1上，只要数据B、C和F有效，需要不断地刷新行R1。

因此，如图7(d)所示，在本实施例中，注意数据A-H的寿命，并这样来存储数据以便寿命相互接近或重叠的数据排列在同一行以存储在DRAM中。确定分配给每行的数据组合，使各时间周期(在这期间有效数据保持存储在每行上)的总和最小的方法作为组合优化问题解决。

在图7(d)所示的实施例中，数据A和C排列在行R0上，数据B和D排列在行R1上，数据F和G排列在行R2上，数据E排列在行R3上。

图7(e)是表明其中写入数据A-H的位置已改变后每行的数据寿命的曲线图。

因此，在把其寿命相互重叠或接近的数据分配到同一行后，针对每行进行控制执行刷新操作的设定。

行标记12的每一字段对应于DRAM的每一行。DRAM控制器8仅在由指示应进行刷新操作的标记设定的周期期间控制对相关行的刷新操作。行标记12的每个标记可用一位(开/关)实现。

如图8所示，在由编译系统进行的前一种方法中，由存储分配装置47把存储器分配优化处理应用到中间格式48作为编译程序的功能之一。存储器分配装置47根据作为中间格式49的流程曲线获得各数据的寿命。通过将作为存储器结构的行数和存储单元的数量作为约束条件进行数据的组合优化处理，使得对所有行，使所有具有至少一组仍有效的数据的行的寿命的总和最小，从而确定各数据的相对地址。然后，通过在数据寿命开始时设定与将要在上面存储数据的行相对应的标记的操作，和在其中存储的数据的寿命结束时复位该存储数据的行的标记的操作，输出中间格式49。中间格式49在编译处理的最后步骤中转换成一系列指令。作为实际设定该标记的方法，有一种使用指令来自动设定/复位存取行的标记的方法，或一种由中间指令或数据传送指令建立该值的方法。

如图9所示，在由操作系统进行的后一种方法中，当其把由虚拟地址51表示的页映射到物理地址52上时，由地址转换装置50确定页的排列，以便对于所有行来说，通过将存储器结构的行数和存储单元的数量作为约束条件使至少一页仍有效的每行寿命的总和最小。当页包括至少一组数据时，给定每页的寿命为其上数据有效的时间周期，并且可由编译程序在把数据分配到每一页时通过分析每个单独数据的寿命而获得。如上面第一实施例所述，通过把标记设定指令、中间指令、数据传送指令或类似指令结合到地址转换装置50中来实现在把页映射到物理存储器上时设定标记，和在释放物理存储器时复位标记。

如上所述排列数据之后，仅在数据有效期间的时间周期对存储了数据的行进行刷新操作，从而减少了不必要的刷新操作，并降低能耗，防止刷新和存储器存取之间的冲突引起的存储器存取时间的增加。

可同时实施如上面第二实施例中所述的时域中的优化方法，和如上面第一实施例中所述的空间域中的优化方法。

只要知道存储器的结构，编译程序或操作系统可在半导体电路内部或外部工作。

第三实施例：

下面描述通过注意DRAM每行的数据保留时间来确定数据排列的控制方法。

在该实例中，如图10中所示意的，提供一个存储了DRAM7的多行R0-R7中的每一行上的数据保留时间tr0-tr7的数据时间保留存储表9a。

存储表9a对应于图1所示的数据保留时间存储装置9，并可通过写在诸如PROM、EPROM、FLASH存储器、或FPGA之类的器件上来实现。在表9a上，对于每一行来说，存储了组成该行的所有存储单元中具有最短数据保留时间的存储单元的数据保留时间。

在测试DRAM时进行数据保留时间的测量。测量结果存储在存储表9a上。作为数据保留时间在表9a中存储的信息可以是时间本身，或被某些值相除的编码值。

当将时间分为不同的等级时，所得到的优点在于可减小该表的大小。

当在主存储器单元4中存储数据时，参考存储表9a上存储的每一行的数据保留时间并从具有较长数据保留时间的行起顺序存储数据。然后，将对应于在实际已存储了数据的行中具有最短数据保留时间的行的刷新周期时间设定在定时器11中。

在如上所述设定定时器11时，对每一行进行刷新操作控制的设定。

行标记12的每一字段对应于DRAM的每一行。DRAM控制器8根据行标记12中设定的标记值确定是否进行刷新，并对由将要刷新的标记设定的行进行刷新控制。行标记12的每个标记可用一位(开/关)实现。

如图11所示，在由编译程序进行的前一种方法中，由存储器分配装置53把存储器分配优化处理应用到中间格式54作为编译程序的功能之一。在向存储器分配数据时，将存储器结构的行数和存储单元的数量作为约束条件，参考存储表9a上存储的值，并且最好采用与具有较长数据保留时间的行对应的物理地址作为数据分配的目标。然后，参照最后采用作为分配目标的行的数据保留时间，确定在定时器8中设定的刷新周期时间。最后，输出中间格式55，包括设定其上将存储实际数据的行的标记的操作和设定刷新周期时间的操作中间格式55在编译处理的最后步骤中转换成一系列指令。作为实际设定该标记的方法，一种方法是使用指令来自动设定/复位存取行的标记，另一种方法是由中间指令或数据传送指令建立该值。

如图12所示，在由操作系统进行的后一种方法中，当由虚拟地址57表示的页被地址转换装置56映射到物理地址58上时，通过将作为存储器结构的行数和每一行上的存储单元的数量作为约束条件，最好是采用具有较长数据保留时间的行作为页的分配目标。然后，参考最后用来作为分配目标的行的数据保留时间来在定时器8中设定刷新周期时间可实现该方法。如第一实施例中所述，通过把诸如标记设定指令、中间指令、或数据传送指令之类的指令结合到地址转换装置56中来实现标记和刷新周期时间的设定。

因此，通过利用那些最好来自具有较长数据保留时间的行，可减少刷新操作的数量，降低能耗，并防止因刷新和存储器存取之间的冲突造成的存储器存取时间的增加。

也可以在如第三实施例中描述的考虑每一行的数据保留时间的同时，使用如第一实施例中描述的空间域中的优化方法和如第二实施例中描述的时域中的优化方法，来确定数据的排列。

只要能够知道存储器的结构，编译程序或操作系统工作的位置可以在半导体电路内部或外部。

第四实施例：

下面描述当数据存储在DRAM时根据数据的重要程度确定数据排列的方法。

在存储在DRAM中的数据中，存在例如可校正误差的数据，例如通信分组，和不能校正误差的数据。

还存在不允许其中产生误差的数据，例如用于大量计算和控制目的的数据，反之，即使在例如图象/话音数据中出现某些误差也不会造成严重的不便。

因此，根据数据的重要程度确定在其上存储数据的行。就是说，把可校正误差的那些数据和允许其中出现某些误差的那些数据分配给具有较短保留时间的那些行。另一方面，把不能校正误差的那些数据或不允许其中出现大量误差的那些数据分配给具有较长保留时间的那些行。于是，通过根据数据的重要程度排列数据来适当地延长刷新的周期时间，可减少刷新操作的频率。

如图13所示，可由与具有指示数据重要程度功能的中间格式60对应的编译程序来实现根据其重要程度确定数据的排列。例如可通过提供表明重要程度的类型在程序中说明数据的重要程度。参考数据保留时间存储装置9中存储的每一行的数据保留时间，图13所示的编译程序的存储器分配装置59根据数据的重要程度在中间格式60上排列数据，确定每个数据的物理地址，并输出中间格式61。中间格式61在编译过程的最后一步转换成一系列指令。

第五实施例：

普通DRAM的特征在于每行的数据保留时间不稳定，而是可随温度变化。即如上所述，温度越低，数据保留时间越长。考虑到最坏的工作条件，即高温条件，通常将常规DRAM的刷新操作之间的间隔设定得非常短。然而，由于在常温下实际的数据保留时间较长，与实际的数据保留时间相比，适合于高温条件的刷新周期时间变得非常短，这表明进行了过度的刷新。

由于在刷新和存储器存取之间出现更频繁的冲突，因此，不仅过度消耗了电能，而且增加了平均存储器存取时间，并因此降低了与DRAM7组合的逻辑部分33的性能。

因此，在图14所示的实施例中，由组合在一个芯片上的DRAM7和逻辑部分33构成的半导体电路中设置有用于检测半导体电路温度的温度检测装置5。因此，通过根据温度控制DRAM控制器8的定时器寄存器8a，适当地设定刷新周期时间。

可通过监测与实际存储数据的存储单元具有相同温度特性的存储单元的漏泄电流的方法，使用环形振荡器的方法，或类似方法(见Ito在1994年的Baifukan中发表的＂VLSI存储器＂一文)实现温度检测装置5。

于是，根据温度检测设定刷新周期时间，可减低刷新操作的频率，减低执行DRAM/逻辑混合LSI中不必要的刷新，从而可实现降低能耗和防止由刷新和存储器存取之间的冲突造成的存取时间的增加。

也可以在使用根据温度检测设定刷新周期时间的第五实施例中描述的方法的同时，使用如第一实施例中描述的空间域中的优化方法，如第二实施例中描述的时域中的优化方法，和根据第三和第四实施例中描述的数据保留时间确定数据排列的方法。

工业实用性

本发明可用于采用DRAM的半导体电路领域。

Claims

1．一种控制包括DRAM的半导体电路的方法，包括步骤：

在DRAM的每一行上排列数据，并对数据进行组合以减少存储数据所需的行的数量；和刷新其上已存储数据的每一所述行。

2．一种控制包括DRAM的半导体电路的方法，包括步骤：

在所述DRAM的同一行上排列任意数据，其中这些数据从写入到读出的周期重叠或相互接近；和

仅在从数据最初写入到数据读出结束的时间周期期间刷新所述行。

3．一种控制包括DRAM的半导体电路的方法，包括步骤：

获得一个要使用DRAM的应用所需的存储容量，然后参考具有预先获得的所述DRAM每一行的数据保留时间的表，从具有较长数据保留时间的行开始顺序在所述DRAM中存储数据；和

相应于所有存储数据的行中具有最短数据保留时间的行，设定刷新周期。

4．根据权利要求3所述的控制半导体电路的方法，其特征在于包括当数据存储在所述DRAM中时，根据数据的重要程度将数据排列在特定行上的步骤。

5．根据权利要求1、2、3或4所述的控制半导体电路的方法，其特征在于包括检测所述半导体电路的温度，并根据温度设定所述DRAM的刷新周期时间的步骤。

6．一种包括DRAM的半导体电路，其特征在于包括：

用于在DRAM的每一行上排列数据，并对数据进行组合以减少存储数据所需的行的数量的装置；和

用于刷新其上已存储数据的每一所述行的装置。

7．一种包括DRAM的半导体电路，包括：

用于在所述DRAM的同一行上排列任意数据的装置，其中这些数据从其写入到读出的周期重叠或相互接近；和

8．一种包括DRAM的半导体电路，其特征在于包括：

获得一个要用DRAM的应用所需的存储容量，然后参考具有预先获得的所述DRAM每一行的数据保留时间的表，从具有较长数据保留时间的行开始顺序在所述DRAM中存储数据的装置；和

用于适合于其数据保留时间为所有存储数据的行中最短的行，设定刷新周期时间的装置。

9．根据权利要求8所述的半导体电路，其特征在于包括当数据存储在所述DRAM中时，根据数据的重要程度把数据排列在特定行上的装置。

10．根据权利要求6、7、8或9所述的半导体电路，其特征在于包括用于检测所述半导体电路的温度，并根据温度设定所述DRAM的刷新周期的装置。