JPH1166845A - 半導体回路及びその制御方法 - Google Patents
半導体回路及びその制御方法Info
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- JPH1166845A JPH1166845A JP10158033A JP15803398A JPH1166845A JP H1166845 A JPH1166845 A JP H1166845A JP 10158033 A JP10158033 A JP 10158033A JP 15803398 A JP15803398 A JP 15803398A JP H1166845 A JPH1166845 A JP H1166845A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 半導体回路、特にＤＲＡＭとロジックを混載
したＬＳＩにおいて、ＤＲＡＭのリフレッシュの回数を
削減することで、低消費電力化と、リフレッシュとロジ
ックのＤＲＡＭアクセスとの競合によるメモリアクセス
時間増大が原因で起きる、ロジックの処理性能低下の抑
制とを両立させる。 【解決手段】 ＤＲＡＭを有する半導体回路において、
ロジック部３３が使用するデータを記憶しているローの
みをリフレッシュする。 また、任意の変数についての
最初の書き込みから最後の読み出しまでの期間がオーバ
ーラップまたは近接しているデータ同士をＤＲＡＭ７の
同一のローに割り当てて記憶させ、前記各ローを、前記
各ローに記憶したデータが生存している期間だけリフレ
ッシュする。
したＬＳＩにおいて、ＤＲＡＭのリフレッシュの回数を
削減することで、低消費電力化と、リフレッシュとロジ
ックのＤＲＡＭアクセスとの競合によるメモリアクセス
時間増大が原因で起きる、ロジックの処理性能低下の抑
制とを両立させる。 【解決手段】 ＤＲＡＭを有する半導体回路において、
ロジック部３３が使用するデータを記憶しているローの
みをリフレッシュする。 また、任意の変数についての
最初の書き込みから最後の読み出しまでの期間がオーバ
ーラップまたは近接しているデータ同士をＤＲＡＭ７の
同一のローに割り当てて記憶させ、前記各ローを、前記
各ローに記憶したデータが生存している期間だけリフレ
ッシュする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路及びそ
の制御方法に関し、特に、ＤＲＡＭのリフレッシュの間
隔を長くできるようにした半導体回路及びその制御方法
に関するものである。
の制御方法に関し、特に、ＤＲＡＭのリフレッシュの間
隔を長くできるようにした半導体回路及びその制御方法
に関するものである。
【０００２】
【従来の技術】半導体の高集積化に伴い、プロセッサや
メモリ、その他の回路を１チップに集積することが可能
になってきた。また、プロセッサ等のロジックとＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ ＲＡＭ）とを１チップに混載可能
なプロセスの技術が進歩し、メモリとしてＤＲＡＭを実
装することが可能になってきた。
メモリ、その他の回路を１チップに集積することが可能
になってきた。また、プロセッサ等のロジックとＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ ＲＡＭ）とを１チップに混載可能
なプロセスの技術が進歩し、メモリとしてＤＲＡＭを実
装することが可能になってきた。
【０００３】ＤＲＡＭの記憶素子(メモリセル)はコンデ
ンサで作られており、個々の記憶素子(メモリセル)が小
さく、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）を実装するの
に対してチップの面積を大幅に削減できる長所を持つ一
方で、データとして記憶している電荷が、時間が経過す
るにつれて放電し、データが失われる短所がある。そこ
で、記憶を保持する作業が必要になる。一般にＤＲＡＭ
の各メモリセルはマトリクス状に配置されており、各メ
モリセルに記憶しているデータを、ロー(行)毎に一斉に
読み出してセンスアンプで検出し、その値を読み出した
メモリセルに書き込む、一連の動作をリフレッシュと呼
ぶ。
ンサで作られており、個々の記憶素子(メモリセル)が小
さく、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）を実装するの
に対してチップの面積を大幅に削減できる長所を持つ一
方で、データとして記憶している電荷が、時間が経過す
るにつれて放電し、データが失われる短所がある。そこ
で、記憶を保持する作業が必要になる。一般にＤＲＡＭ
の各メモリセルはマトリクス状に配置されており、各メ
モリセルに記憶しているデータを、ロー(行)毎に一斉に
読み出してセンスアンプで検出し、その値を読み出した
メモリセルに書き込む、一連の動作をリフレッシュと呼
ぶ。
【０００４】また、リフレッシュ動作中は、ＤＲＡＭ外
部からの読み出し／書き込みを行うことはできない。こ
のリフレッシュの制御は、ＤＲＡＭ外部から読み出し／
書き込みが可能な通常動作モードではＤＲＡＭ外部のＤ
ＲＡＭコントローラが行い、バッテリバックアップ時な
どのデータ保持モードではＤＲＡＭ内部のリフレッシュ
制御回路が行う。このデータ保持モードでは、ＤＲＡＭ
外部からの読み出し／書き込みは受け付けられない。
部からの読み出し／書き込みを行うことはできない。こ
のリフレッシュの制御は、ＤＲＡＭ外部から読み出し／
書き込みが可能な通常動作モードではＤＲＡＭ外部のＤ
ＲＡＭコントローラが行い、バッテリバックアップ時な
どのデータ保持モードではＤＲＡＭ内部のリフレッシュ
制御回路が行う。このデータ保持モードでは、ＤＲＡＭ
外部からの読み出し／書き込みは受け付けられない。
【０００５】ここで、ロジックとメモリとを混載するこ
とで新たに問題が生じる。それは、従来ロジックとメモ
リとが別個であったためＤＲＡＭ単体としての発熱は小
さかったものが、１チップ化することによりチップ単体
の消費電力がロジックとメモリの総和となり、チップの
発熱が大きくなる点である。例えば、周囲温度が２５°
Ｃから７０°Ｃに上昇するとＤＲＡＭのメモリセルに蓄
えた電荷のリーク電流が３０倍になるために、リフレッ
シュも１／３０の時間間隔で行う必要がある（伊藤、”
超ＬＳＩメモリ”、培風館）。汎用ＤＲＡＭを用いるシ
ステムでは、最悪の動作環境条件を想定して、短い周期
でリフレッシュを行うために、通常の温度では過剰な頻
度でリフレッシュを行っている。
とで新たに問題が生じる。それは、従来ロジックとメモ
リとが別個であったためＤＲＡＭ単体としての発熱は小
さかったものが、１チップ化することによりチップ単体
の消費電力がロジックとメモリの総和となり、チップの
発熱が大きくなる点である。例えば、周囲温度が２５°
Ｃから７０°Ｃに上昇するとＤＲＡＭのメモリセルに蓄
えた電荷のリーク電流が３０倍になるために、リフレッ
シュも１／３０の時間間隔で行う必要がある（伊藤、”
超ＬＳＩメモリ”、培風館）。汎用ＤＲＡＭを用いるシ
ステムでは、最悪の動作環境条件を想定して、短い周期
でリフレッシュを行うために、通常の温度では過剰な頻
度でリフレッシュを行っている。
【０００６】また、ＤＲＡＭ内の各メモリセルのデータ
保持時間の間には大きなバラツキがあり、個々のＤＲＡ
Ｍに含まれるデータ保持時間の短いメモリセルの数は非
常に少ない（岩田他、”超低保持電流ＤＲＡＭを実現す
るための回路技術”、電子情報通信学会技術報告、ＩＣ
Ｄ９５−５０）にも関わらず、リフレッシュは全てのロ
ーに対し同じ周期で行われている。これは、データ保持
時間の実力が小さいメモリセルを含まない、多くのロー
に対して過剰な頻度のリフレッシュを行うことになる。
保持時間の間には大きなバラツキがあり、個々のＤＲＡ
Ｍに含まれるデータ保持時間の短いメモリセルの数は非
常に少ない（岩田他、”超低保持電流ＤＲＡＭを実現す
るための回路技術”、電子情報通信学会技術報告、ＩＣ
Ｄ９５−５０）にも関わらず、リフレッシュは全てのロ
ーに対し同じ周期で行われている。これは、データ保持
時間の実力が小さいメモリセルを含まない、多くのロー
に対して過剰な頻度のリフレッシュを行うことになる。
【０００７】さらに、保持しているデータがロジックに
とって必要であるか否かに関わらず、全てのローがリフ
レッシュの対象となっている。しかし、必要なデータの
みを記憶出来れば良く、不要なデータに対するリフレッ
シュを行う必要もない。
とって必要であるか否かに関わらず、全てのローがリフ
レッシュの対象となっている。しかし、必要なデータの
みを記憶出来れば良く、不要なデータに対するリフレッ
シュを行う必要もない。
【０００８】このようにリフレッシュを過剰に行うこと
は、電力を無駄に消費する問題を引き起こす。そこで、
リフレッシュの回数を削減する手段が検討されている。
汎用ＤＲＡＭのデータ保持モードにおいて低消費電力化
を図る技術として、温度に応じたリフレッシュ周期でセ
ルフリフレッシュを行う手法１（特開平６−２１５５６
１号）がある。また汎用ＤＲＡＭの通常動作モードで低
消費電力化を図る技術として、メモリ領域毎に存在する
フラグにより、電源の供給やリフレッシュ動作の有無を
制御する手法２（特開平５−３２４１４０号公報、米国
特許第５４６９５５９号明細書）などがある。
は、電力を無駄に消費する問題を引き起こす。そこで、
リフレッシュの回数を削減する手段が検討されている。
汎用ＤＲＡＭのデータ保持モードにおいて低消費電力化
を図る技術として、温度に応じたリフレッシュ周期でセ
ルフリフレッシュを行う手法１（特開平６−２１５５６
１号）がある。また汎用ＤＲＡＭの通常動作モードで低
消費電力化を図る技術として、メモリ領域毎に存在する
フラグにより、電源の供給やリフレッシュ動作の有無を
制御する手法２（特開平５−３２４１４０号公報、米国
特許第５４６９５５９号明細書）などがある。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た手法１は、通常動作モード時ではＤＲＡＭ内で最短の
データ保持時間を持つメモリセルにリフレッシュの周期
を合わせるため、通常動作モードでは消費電力の問題が
解決されない。また、手法２はデータ保持時間のバラツ
キには対応していない。
た手法１は、通常動作モード時ではＤＲＡＭ内で最短の
データ保持時間を持つメモリセルにリフレッシュの周期
を合わせるため、通常動作モードでは消費電力の問題が
解決されない。また、手法２はデータ保持時間のバラツ
キには対応していない。
【００１０】さらに重要な点は、ＤＲＡＭ／ロジック混
載ＬＳＩでは、ＤＲＡＭとロジックとを１チップ上で高
メモリバンド幅で結合することで、ロジック部の処理性
能を飛躍的に向上させる狙いを持つことである。このよ
うなＬＳＩにおいて、リフレッシュと、ロジックが行う
ＤＲＡＭアクセスとが競合することで、ＤＲＡＭアクセ
スに要する時間が長くなるためにロジックの処理能力が
抑制される問題を解決することは、低消費電力化と並ぶ
重要な課題である。
載ＬＳＩでは、ＤＲＡＭとロジックとを１チップ上で高
メモリバンド幅で結合することで、ロジック部の処理性
能を飛躍的に向上させる狙いを持つことである。このよ
うなＬＳＩにおいて、リフレッシュと、ロジックが行う
ＤＲＡＭアクセスとが競合することで、ＤＲＡＭアクセ
スに要する時間が長くなるためにロジックの処理能力が
抑制される問題を解決することは、低消費電力化と並ぶ
重要な課題である。
【００１１】本発明の第１の目的は、半導体回路、特に
ＤＲＡＭとロジックとを混載したＬＳＩにおいて、必要
なデータを記憶しているローのみをリフレッシュするこ
とでリフレッシュの回数を削減し、低消費電力化と、リ
フレッシュとＤＲＡＭアクセスとの競合によるアクセス
時間増大が原因となるロジックの性能低下の抑制を両立
することである。
ＤＲＡＭとロジックとを混載したＬＳＩにおいて、必要
なデータを記憶しているローのみをリフレッシュするこ
とでリフレッシュの回数を削減し、低消費電力化と、リ
フレッシュとＤＲＡＭアクセスとの競合によるアクセス
時間増大が原因となるロジックの性能低下の抑制を両立
することである。
【００１２】本発明の第２の目的は、データの重要度に
応じてデータを記憶するローを決定することにより、リ
フレッシュ周期を過度に短くすることなく重要なデータ
の保持を確実に行うことができるようにすることであ
る。
応じてデータを記憶するローを決定することにより、リ
フレッシュ周期を過度に短くすることなく重要なデータ
の保持を確実に行うことができるようにすることであ
る。
【００１３】本発明の第３の目的は、温度に応じた適切
な周期でリフレッシュを行い、低消費電力化とロジック
の処理性能低下の抑制を両立することである。
な周期でリフレッシュを行い、低消費電力化とロジック
の処理性能低下の抑制を両立することである。
【００１４】
【課題を解決するための手段】前記第１の目的を達成す
るため、本発明は、ＤＲＡＭを有する半導体回路の制御
方法において、データを記憶するローの数が少なくなる
ように組み合わせたデータを前記ＤＲＡＭの各ローに配
置して、データを記憶した前記各ローに対してリフレッ
シュを行うことを特徴とする。
るため、本発明は、ＤＲＡＭを有する半導体回路の制御
方法において、データを記憶するローの数が少なくなる
ように組み合わせたデータを前記ＤＲＡＭの各ローに配
置して、データを記憶した前記各ローに対してリフレッ
シュを行うことを特徴とする。
【００１５】前記第１の目的を達成するための他の方法
は、ＤＲＡＭを有する半導体回路の制御方法において、
任意のデータについての最初の書き込みから最後の読み
出しまでの期間がオーバーラップまたは近接しているデ
ータ同士を前記ＤＲＡＭの同一のローに配置して、デー
タが最初に書き込まれてから最後に読み出されるまでの
間だけ前記ローをリフレッシュすることを特徴とする。
は、ＤＲＡＭを有する半導体回路の制御方法において、
任意のデータについての最初の書き込みから最後の読み
出しまでの期間がオーバーラップまたは近接しているデ
ータ同士を前記ＤＲＡＭの同一のローに配置して、デー
タが最初に書き込まれてから最後に読み出されるまでの
間だけ前記ローをリフレッシュすることを特徴とする。
【００１６】前記第１および第２の目的を達成するため
の方法は、ＤＲＡＭを有する半導体回路の制御方法にお
いて、前記ＤＲＡＭを使用するアプリケーションが必要
とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各
ロー毎のデータ保持時間を記憶したテーブルを参照して
データ保持時間の長いローから順に前記ＤＲＡＭにデー
タを記憶させ、データを記憶している前記ローの中の最
もデータ保持時間の短いローに合わせてリフレッシュの
周期を設定することを特徴とする。
の方法は、ＤＲＡＭを有する半導体回路の制御方法にお
いて、前記ＤＲＡＭを使用するアプリケーションが必要
とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各
ロー毎のデータ保持時間を記憶したテーブルを参照して
データ保持時間の長いローから順に前記ＤＲＡＭにデー
タを記憶させ、データを記憶している前記ローの中の最
もデータ保持時間の短いローに合わせてリフレッシュの
周期を設定することを特徴とする。
【００１７】この方法において、前記ＤＲＡＭにデータ
記憶する際に、データの重要度に応じてデータを所定の
ローに配置することができる。
記憶する際に、データの重要度に応じてデータを所定の
ローに配置することができる。
【００１８】前記第３の目的を達成するための方法は、
前記の各方法において、半導体回路の温度を検出し、温
度に応じてＤＲＡＭに対するリフレッシュの周期を設定
することを特徴とする。
前記の各方法において、半導体回路の温度を検出し、温
度に応じてＤＲＡＭに対するリフレッシュの周期を設定
することを特徴とする。
【００１９】前記第１の目的を達成するための半導体回
路は、データを記憶するローの数が少なくなるように組
み合わせたデータをＤＲＡＭの各ローに配置する手段
と、データを記憶した前記各ローに対してリフレッシュ
を行う手段とを備えたことを特徴とする。
路は、データを記憶するローの数が少なくなるように組
み合わせたデータをＤＲＡＭの各ローに配置する手段
と、データを記憶した前記各ローに対してリフレッシュ
を行う手段とを備えたことを特徴とする。
【００２０】前記第１の目的を達成するための他の半導
体回路は、任意のデータについての最初の書き込みから
最後の読み出しまでの期間がオーバーラップまたは近接
しているデータ同士を前記ＤＲＡＭの同一のローに配置
する手段と、データが最初に書き込まれてから最後の読
み出されるまでの間だけ前記ローをリフレッシュする手
段とを備えことを特徴とする。
体回路は、任意のデータについての最初の書き込みから
最後の読み出しまでの期間がオーバーラップまたは近接
しているデータ同士を前記ＤＲＡＭの同一のローに配置
する手段と、データが最初に書き込まれてから最後の読
み出されるまでの間だけ前記ローをリフレッシュする手
段とを備えことを特徴とする。
【００２１】前記第１および第２の目的を達成するため
の半導体回路は、ＤＲＡＭを使用するアプリケーション
が必要とするメモリ容量を求め、予め求めた前記ＤＲＡ
Ｍの各ロー毎のデータ保持時間を記憶したテーブルを参
照してデータ保持時間の長いローから順に前記ＤＲＡＭ
にデータを記憶させる手段と、データを記憶している前
記ローの中の最もデータ保持時間の短いローに合わせて
リフレッシュの周期を設定する手段とを備えたことを特
徴とする。
の半導体回路は、ＤＲＡＭを使用するアプリケーション
が必要とするメモリ容量を求め、予め求めた前記ＤＲＡ
Ｍの各ロー毎のデータ保持時間を記憶したテーブルを参
照してデータ保持時間の長いローから順に前記ＤＲＡＭ
にデータを記憶させる手段と、データを記憶している前
記ローの中の最もデータ保持時間の短いローに合わせて
リフレッシュの周期を設定する手段とを備えたことを特
徴とする。
【００２２】この半導体回路において、前記ＤＲＡＭに
記憶する際に、データの重要度に応じてデータを所定の
ローに配置する手段を備えることができる。
記憶する際に、データの重要度に応じてデータを所定の
ローに配置する手段を備えることができる。
【００２３】前記第３の目的を達成するための半導体回
路は、前記各半導体回路において、半導体回路の温度を
検出し、温度に応じてＤＲＡＭに対するリフレッシュの
周期を設定する手段を備えたことを特徴とする。
路は、前記各半導体回路において、半導体回路の温度を
検出し、温度に応じてＤＲＡＭに対するリフレッシュの
周期を設定する手段を備えたことを特徴とする。
【００２４】
【発明の実施の形態】図１は、本発明の半導体回路が適
用された情報処理装置全体の構成を示すブロック図であ
る。バス２を介して、プロセッサ１、ＲＯＭ３、主記憶
ユニット４、温度検出手段５、Ｉ／Ｏ（入出力インター
フェース）６等が接続している。主記憶ユニット４に
は、データを格納するためのＤＲＡＭ７、ＤＲＡＭ７に
対する書き込み及び読み出しの制御を行うＤＲＡＭコン
トローラ８、ＤＲＡＭ７の各ローにおけるデータ保持時
間を記憶するデータ保持時間記憶手段９が含まれてい
る。ここで、ロジック部３３は論理回路等の非メモリ回
路を指し、その中には、前記プロセッサ１やＩ／Ｏ６等
が含まれる。
用された情報処理装置全体の構成を示すブロック図であ
る。バス２を介して、プロセッサ１、ＲＯＭ３、主記憶
ユニット４、温度検出手段５、Ｉ／Ｏ（入出力インター
フェース）６等が接続している。主記憶ユニット４に
は、データを格納するためのＤＲＡＭ７、ＤＲＡＭ７に
対する書き込み及び読み出しの制御を行うＤＲＡＭコン
トローラ８、ＤＲＡＭ７の各ローにおけるデータ保持時
間を記憶するデータ保持時間記憶手段９が含まれてい
る。ここで、ロジック部３３は論理回路等の非メモリ回
路を指し、その中には、前記プロセッサ１やＩ／Ｏ６等
が含まれる。
【００２５】図２は、図１に示す主記憶ユニット４の内
部構成を示すブロックである。主記憶ユニット４内のＤ
ＲＡＭコントローラ８には、ＤＲＡＭ７の行アドレスを
発生する行アドレス発生手段１０、行アドレスを発生す
るタイミングを決定するためのタイマ１１、ＤＲＡＭ７
の中でリフレッシュを行う対象となる行を設定する行フ
ラグ記憶部１２を備えている。このＤＲＡＭ７は、イン
ターフェース（ｉ／ｆ）１３を介してバス２に接続され
ている。ＤＲＡＭコントローラ８は、ＤＲＡＭ／ロジッ
ク混載ＬＳＩではチップ内に１つ実装され、ＤＲＡＭの
動作モードに依らず、常にリフレッシュ等の制御を行
う。
部構成を示すブロックである。主記憶ユニット４内のＤ
ＲＡＭコントローラ８には、ＤＲＡＭ７の行アドレスを
発生する行アドレス発生手段１０、行アドレスを発生す
るタイミングを決定するためのタイマ１１、ＤＲＡＭ７
の中でリフレッシュを行う対象となる行を設定する行フ
ラグ記憶部１２を備えている。このＤＲＡＭ７は、イン
ターフェース（ｉ／ｆ）１３を介してバス２に接続され
ている。ＤＲＡＭコントローラ８は、ＤＲＡＭ／ロジッ
ク混載ＬＳＩではチップ内に１つ実装され、ＤＲＡＭの
動作モードに依らず、常にリフレッシュ等の制御を行
う。
【００２６】従来のロジックとＤＲＡＭとがプリント基
板上で結合されたシステムでは、ＤＲＡＭの外部と内部
に別個にリフレッシュを行う回路が存在し、ＤＲＡＭの
動作モード（通常動作モード／スリープモード）に応じ
て、それぞれの稼働する時期が異なる点が、ＤＲＡＭ／
ロジック混載ＬＳＩにおけるＤＲＡＭコントローラとの
差異である。
板上で結合されたシステムでは、ＤＲＡＭの外部と内部
に別個にリフレッシュを行う回路が存在し、ＤＲＡＭの
動作モード（通常動作モード／スリープモード）に応じ
て、それぞれの稼働する時期が異なる点が、ＤＲＡＭ／
ロジック混載ＬＳＩにおけるＤＲＡＭコントローラとの
差異である。
【００２７】この、ＤＲＡＭコントローラ８の構成要素
であるタイマ１１が所定の時間を計時する毎に、行アド
レス発生手段１０は出力するローのアドレスを更新す
る。行フラグ１２はＤＲＡＭの各ローに対応したフラグ
を持っており、タイマ１１が所定の時間を計時する毎
に、ＤＲＡＭコントローラ８は行アドレス発生手段１０
が指すローに対応するフラグの値を参照して、そのフラ
グの値がリフレッシュを行うように設定されている時に
限りリフレッシュを実行し、そうでない場合は何も行わ
ない。
であるタイマ１１が所定の時間を計時する毎に、行アド
レス発生手段１０は出力するローのアドレスを更新す
る。行フラグ１２はＤＲＡＭの各ローに対応したフラグ
を持っており、タイマ１１が所定の時間を計時する毎
に、ＤＲＡＭコントローラ８は行アドレス発生手段１０
が指すローに対応するフラグの値を参照して、そのフラ
グの値がリフレッシュを行うように設定されている時に
限りリフレッシュを実行し、そうでない場合は何も行わ
ない。
【００２８】この、ＤＲＡＭコントローラ８は、バス２
を介して行われるＤＲＡＭへのアクセスとリフレッシュ
との競合を調停する機能も持つ。なお、プロセッサ１と
主記憶ユニット４内のＤＲＡＭ７とがバス２を介さずに
接続する経路を持っても良い。この場合は、この経路に
よるＤＲＡＭへのアクセスとリフレッシュとの競合の調
停もＤＲＡＭコントローラ８が行う。
を介して行われるＤＲＡＭへのアクセスとリフレッシュ
との競合を調停する機能も持つ。なお、プロセッサ１と
主記憶ユニット４内のＤＲＡＭ７とがバス２を介さずに
接続する経路を持っても良い。この場合は、この経路に
よるＤＲＡＭへのアクセスとリフレッシュとの競合の調
停もＤＲＡＭコントローラ８が行う。
【００２９】図３は、ＤＲＡＭ７の内部構成を示すブロ
ック図である。書き込み・読み出しを制御する制御信号
が供給される制御信号線１４、（Ａ＋Ｂ）ビットのアド
レス信号が供給されるアドレス線１５、及び、データが
供給されるデータ線１６が入出力インターフェース１７
に接続される。（Ａ＋Ｂ）ビットのアドレスは、入出力
インターフェース１７において、Ａビットの行アドレス
（ローアドレス）とＢビットの列アドレス（カラムアド
レス）に分離され、Ａビットの行アドレスは行デコーダ
１８に供給され、Ｂビットの列アドレスは列デコーダ１
９に供給される。メモリセル２４はワード線２１とビッ
ト線２３の交点付近に配置される。行デコーダ１８の出
力は、メモリセル・アレイ２０中の選択されたワード線
２１に供給され、選択された行のメモリセルのデータは
２Ｂ本のビット線２３に出力され、さらに、センスアン
プ２２で増幅されて、列デコーダ１９で選択されたビッ
ト線上のデータが主記憶ユニット４の外部に出力され
る。
ック図である。書き込み・読み出しを制御する制御信号
が供給される制御信号線１４、（Ａ＋Ｂ）ビットのアド
レス信号が供給されるアドレス線１５、及び、データが
供給されるデータ線１６が入出力インターフェース１７
に接続される。（Ａ＋Ｂ）ビットのアドレスは、入出力
インターフェース１７において、Ａビットの行アドレス
（ローアドレス）とＢビットの列アドレス（カラムアド
レス）に分離され、Ａビットの行アドレスは行デコーダ
１８に供給され、Ｂビットの列アドレスは列デコーダ１
９に供給される。メモリセル２４はワード線２１とビッ
ト線２３の交点付近に配置される。行デコーダ１８の出
力は、メモリセル・アレイ２０中の選択されたワード線
２１に供給され、選択された行のメモリセルのデータは
２Ｂ本のビット線２３に出力され、さらに、センスアン
プ２２で増幅されて、列デコーダ１９で選択されたビッ
ト線上のデータが主記憶ユニット４の外部に出力され
る。
【００３０】なお、ここまでの説明では、列アドレスの
持つ空間の大きさとビット線の数とが一致しており、一
度にアクセスできるデータの最小サイズは１ビットであ
る。一度にアクセスできるデータのサイズは、予め定め
られた値か、制御信号１４中に含まれるサイズ指定のた
めの信号によってアクセスの度に定められた値の、いず
れでも良い。また、列アドレスの持つ空間の大きさがビ
ット線の数より少なくても良い。この場合、一度にアク
セスできるデータの最小サイズは、ビット線の数を列ア
ドレスの持つ空間の大きさで割った値である。
持つ空間の大きさとビット線の数とが一致しており、一
度にアクセスできるデータの最小サイズは１ビットであ
る。一度にアクセスできるデータのサイズは、予め定め
られた値か、制御信号１４中に含まれるサイズ指定のた
めの信号によってアクセスの度に定められた値の、いず
れでも良い。また、列アドレスの持つ空間の大きさがビ
ット線の数より少なくても良い。この場合、一度にアク
セスできるデータの最小サイズは、ビット線の数を列ア
ドレスの持つ空間の大きさで割った値である。
【００３１】
【実施例】次に上述した半導体回路におけるいくつかの
制御方法について説明する。
制御方法について説明する。
【００３２】［第１実施例］まず、本発明における制御
方法の基本的な考え方について従来の制御方法と対比し
ながら説明する。図４（ａ）は、データ配置の最適化を
行わない場合のデータの記憶位置とローの関係を示して
いる。図４（ａ）において、丸印で示された位置はデー
タが書き込まれた位置を示し、長円は個々のデータのま
とまりを示す。図４（ａ）は、アドレス空間中における
データの割り当て位置を無作為に決定した場合の例を示
す。この例では、連続する５本のローにそれぞれデータ
が書き込まれている。
方法の基本的な考え方について従来の制御方法と対比し
ながら説明する。図４（ａ）は、データ配置の最適化を
行わない場合のデータの記憶位置とローの関係を示して
いる。図４（ａ）において、丸印で示された位置はデー
タが書き込まれた位置を示し、長円は個々のデータのま
とまりを示す。図４（ａ）は、アドレス空間中における
データの割り当て位置を無作為に決定した場合の例を示
す。この例では、連続する５本のローにそれぞれデータ
が書き込まれている。
【００３３】ここで本実施例においては、ＤＲＡＭに対
するデータの配置に着目する。各ローにおけるデータの
メモリセルへの配置に関して、ビット線２３の方向から
見てデータの重なり状態を調べると、図４（ａ）に示す
例においては、ロー２１ａとロー２１ｂとロー２１ｃで
データの重なりがなく、ロー２１ｄとロー２１ｅでデー
タの重なりがない。
するデータの配置に着目する。各ローにおけるデータの
メモリセルへの配置に関して、ビット線２３の方向から
見てデータの重なり状態を調べると、図４（ａ）に示す
例においては、ロー２１ａとロー２１ｂとロー２１ｃで
データの重なりがなく、ロー２１ｄとロー２１ｅでデー
タの重なりがない。
【００３４】そこで、図４（ｂ）に示すように、複数の
データが同一のロー上で重ならないようにしながら、デ
ータを記憶するローの数を削減するようにデータの配置
を決定する。ローの数を最小化することを目的とし、各
ローに割り当てるデータ間の組み合わせを決定する方法
は、組み合わせ最適化問題として解くことができる。図
４（ｂ）においては、データを割り当てるロー２１ａ、
２１ｄを太線で示し、データを割り当てないロー２１
ｂ，２１ｃ，２１ｅを細線で示す。このようにデータの
配置を行った後に、リフレッシュの実行を制御する設定
をロー毎に行う。
データが同一のロー上で重ならないようにしながら、デ
ータを記憶するローの数を削減するようにデータの配置
を決定する。ローの数を最小化することを目的とし、各
ローに割り当てるデータ間の組み合わせを決定する方法
は、組み合わせ最適化問題として解くことができる。図
４（ｂ）においては、データを割り当てるロー２１ａ、
２１ｄを太線で示し、データを割り当てないロー２１
ｂ，２１ｃ，２１ｅを細線で示す。このようにデータの
配置を行った後に、リフレッシュの実行を制御する設定
をロー毎に行う。
【００３５】行フラグ１２の各フィールドはＤＲＡＭの
各ローに対応しており、ＤＲＡＭコントローラ８は、行
フラグ１２に設定されたフラグの値によってロー毎にリ
フレッシュを行うか否かを判断し、リフレッシュを行う
ようにフラグが設定されたローに対してリフレッシュの
制御を行う。行フラグ１２の各フラグは１ビット（オン
／オフ）で実現することができる。
各ローに対応しており、ＤＲＡＭコントローラ８は、行
フラグ１２に設定されたフラグの値によってロー毎にリ
フレッシュを行うか否かを判断し、リフレッシュを行う
ようにフラグが設定されたローに対してリフレッシュの
制御を行う。行フラグ１２の各フラグは１ビット（オン
／オフ）で実現することができる。
【００３６】このデータ配置の決定方法は、コンパイラ
が行う方法とオペレーティング・システムが行う方法と
がある。前者のコンパイラが行う方法としては、図５に
示すように、コンパイラの一機能であるメモリ割り当て
手段４１において、中間表記４２に対してメモリ割り当
ての最適化処理を行う。メモリの構造としての、ローの
数と、ロー当たりのメモリセル数とを制約として、実際
にデータを割り付けるローの数を最小とするように、デ
ータ間の組み合わせの最適化処理を行い、個々のデータ
の相対アドレスを決定する。さらに、データを記憶させ
るローに対応するフラグの設定を行うオペレーションを
挿入し、中間表記４３を出力する。この中間表記４３
は、コンパイル処理の最後の過程で命令列に変換され
る。実際にフラグの設定を行う方法としては、アクセス
したローのフラグを自動的にセット／リセットする命令
を用いる方法や、即値命令やデータ転送命令で値を設定
する方法などがある。
が行う方法とオペレーティング・システムが行う方法と
がある。前者のコンパイラが行う方法としては、図５に
示すように、コンパイラの一機能であるメモリ割り当て
手段４１において、中間表記４２に対してメモリ割り当
ての最適化処理を行う。メモリの構造としての、ローの
数と、ロー当たりのメモリセル数とを制約として、実際
にデータを割り付けるローの数を最小とするように、デ
ータ間の組み合わせの最適化処理を行い、個々のデータ
の相対アドレスを決定する。さらに、データを記憶させ
るローに対応するフラグの設定を行うオペレーションを
挿入し、中間表記４３を出力する。この中間表記４３
は、コンパイル処理の最後の過程で命令列に変換され
る。実際にフラグの設定を行う方法としては、アクセス
したローのフラグを自動的にセット／リセットする命令
を用いる方法や、即値命令やデータ転送命令で値を設定
する方法などがある。
【００３７】一方、後者のオペレーティング・システム
が行う方法としては、図６に示すように、アドレス変換
手段４４において、仮想アドレス４５で表現されたペー
ジを物理アドレス４６にマッピングする際に、メモリの
構造としての、ローの数と、ロー当たりのメモリセル数
とを制約として、ページすなわちデータを配置するロー
の数が最小になるようにページの配置を決定する。行フ
ラグ１２の設定は、実際にデータをマッピングするロー
のフラグを設定するように、前述したフラグを設定する
命令、即値命令またはデータ転送命令等をアドレス変換
手段４３に組み込むことで実現できる。
が行う方法としては、図６に示すように、アドレス変換
手段４４において、仮想アドレス４５で表現されたペー
ジを物理アドレス４６にマッピングする際に、メモリの
構造としての、ローの数と、ロー当たりのメモリセル数
とを制約として、ページすなわちデータを配置するロー
の数が最小になるようにページの配置を決定する。行フ
ラグ１２の設定は、実際にデータをマッピングするロー
のフラグを設定するように、前述したフラグを設定する
命令、即値命令またはデータ転送命令等をアドレス変換
手段４３に組み込むことで実現できる。
【００３８】このようにしてデータの配置を行った後
に、データを配置しているローに対してのみリフレッシ
ュを行うことで、不必要なリフレッシュの実行を削減
し、消費電力の削減と、リフレッシュとメモリアクセス
との競合によるメモリアクセス時間の増大を防ぐことが
できる。
に、データを配置しているローに対してのみリフレッシ
ュを行うことで、不必要なリフレッシュの実行を削減
し、消費電力の削減と、リフレッシュとメモリアクセス
との競合によるメモリアクセス時間の増大を防ぐことが
できる。
【００３９】なお、これらのコンパイラやオペレーティ
ング・システムが動作する場所は、メモリの構造を知る
ことが可能である限り、この半導体回路の内部でも外部
でも良い。
ング・システムが動作する場所は、メモリの構造を知る
ことが可能である限り、この半導体回路の内部でも外部
でも良い。
【００４０】［第２実施例］次に、データの生存期間、
すなわち、任意の変数についての最初の書き込みから最
後の読み出しまでの期間に着目してデータの配置を決定
する制御方法について説明する。
すなわち、任意の変数についての最初の書き込みから最
後の読み出しまでの期間に着目してデータの配置を決定
する制御方法について説明する。
【００４１】図７（ａ）は、ＤＲＡＭに記憶する各デー
タＡ〜Ｈの生存期間を示すグラフである。図７（ｂ）に
示すようにデータの生存期間を考慮せずにマッピングす
ると、生存期間が離れたデータ同士が同一のローに割り
当てられる場合が発生する。図７（ｃ）は、図７（ａ）
の各データの生存期間をロー毎に整理した図である。例
えば、ローＲ１はデータＢ、Ｃ、Ｆを記憶しているの
で、データＢ、Ｃ、Ｆの少なくとも一つのデータが生存
している期間中はローＲ１を常にリフレッシュする必要
がある。
タＡ〜Ｈの生存期間を示すグラフである。図７（ｂ）に
示すようにデータの生存期間を考慮せずにマッピングす
ると、生存期間が離れたデータ同士が同一のローに割り
当てられる場合が発生する。図７（ｃ）は、図７（ａ）
の各データの生存期間をロー毎に整理した図である。例
えば、ローＲ１はデータＢ、Ｃ、Ｆを記憶しているの
で、データＢ、Ｃ、Ｆの少なくとも一つのデータが生存
している期間中はローＲ１を常にリフレッシュする必要
がある。
【００４２】そこで本実施例においては、図７（ｄ）に
示すように、各データＡ〜Ｈの生存期間に着目して、生
存期間がオーバーラップまたは近接しているデータ同士
を同一のローに配置してＤＲＡＭに記憶させる。各ロー
毎の、生存しているデータを記憶している期間の総和を
最小化することを目的とし、各ローに割り当てるデータ
間の組み合わせを決定する方法は、組み合わせ最適化問
題として解くことができる。
示すように、各データＡ〜Ｈの生存期間に着目して、生
存期間がオーバーラップまたは近接しているデータ同士
を同一のローに配置してＤＲＡＭに記憶させる。各ロー
毎の、生存しているデータを記憶している期間の総和を
最小化することを目的とし、各ローに割り当てるデータ
間の組み合わせを決定する方法は、組み合わせ最適化問
題として解くことができる。
【００４３】図７（ｄ）に示す例においては、データ
Ａ，ＣをローＲ０に、データＢ，ＤをローＲ１に、デー
タＦ，ＧをローＲ２に、データＥをローＲ３に配置して
いる。図７（ｅ）は、各データＡ〜Ｈの書き込み位置を
変更した後のロー毎のデータの生存期間を示すグラフで
ある。このように、生存期間がオーバーラップまたは近
接しているデータ同士を同一のローに割り当てた後に、
リフレッシュの実行を制御する設定をロー毎に行う。
Ａ，ＣをローＲ０に、データＢ，ＤをローＲ１に、デー
タＦ，ＧをローＲ２に、データＥをローＲ３に配置して
いる。図７（ｅ）は、各データＡ〜Ｈの書き込み位置を
変更した後のロー毎のデータの生存期間を示すグラフで
ある。このように、生存期間がオーバーラップまたは近
接しているデータ同士を同一のローに割り当てた後に、
リフレッシュの実行を制御する設定をロー毎に行う。
【００４４】行フラグ１２の各フィールドはＤＲＡＭの
各ローに対応しており、ＤＲＡＭコントローラ８は、リ
フレッシュを行うようにフラグが設定された期間に限
り、該当するローに対するリフレッシュの制御を行う。
行フラグ１２の各フラグは１ビット（オン／オフ）で実
現することができる。
各ローに対応しており、ＤＲＡＭコントローラ８は、リ
フレッシュを行うようにフラグが設定された期間に限
り、該当するローに対するリフレッシュの制御を行う。
行フラグ１２の各フラグは１ビット（オン／オフ）で実
現することができる。
【００４５】このデータ配置の決定方法は、コンパイラ
が行う方法とオペレーティング・システムが行う方法と
がある。前者のコンパイラが行う方法としては、図８に
示すように、コンパイラの一機能であるメモリ割り当て
手段４７において、中間表記４８に対してメモリ割り当
ての最適化処理を行う。メモリ割り当て手段４７が、中
間表記４９である流れグラフを基に個々のデータの生存
期間を求める。次に、メモリの構造としての、ローの数
と、ロー当たりのメモリセル数とを制約として、少なく
とも一つのデータが生存している各ロー毎の生存期間
の、全てのローにおける総和を最短化するように、デー
タ間の組み合わせの最適化処理を行い、個々のデータの
相対アドレスを決定する。さらに、データの生存期間の
開始時に、データを記憶させるローのフラグをセットす
るオペレーションを挿入し、データの生存期間の終了時
に、データを記憶していたローのフラグをリセットする
オペレーションを挿入して、中間表記４９を出力する。
この中間表記４９は、コンパイル処理の最後の過程で命
令列に変換される。実際にフラグの設定を行う方法とし
ては、アクセスしたローのフラグを自動的にセット／リ
セットする命令を用いる方法や、即値命令やデータ転送
命令で値を設定する方法などがある。
が行う方法とオペレーティング・システムが行う方法と
がある。前者のコンパイラが行う方法としては、図８に
示すように、コンパイラの一機能であるメモリ割り当て
手段４７において、中間表記４８に対してメモリ割り当
ての最適化処理を行う。メモリ割り当て手段４７が、中
間表記４９である流れグラフを基に個々のデータの生存
期間を求める。次に、メモリの構造としての、ローの数
と、ロー当たりのメモリセル数とを制約として、少なく
とも一つのデータが生存している各ロー毎の生存期間
の、全てのローにおける総和を最短化するように、デー
タ間の組み合わせの最適化処理を行い、個々のデータの
相対アドレスを決定する。さらに、データの生存期間の
開始時に、データを記憶させるローのフラグをセットす
るオペレーションを挿入し、データの生存期間の終了時
に、データを記憶していたローのフラグをリセットする
オペレーションを挿入して、中間表記４９を出力する。
この中間表記４９は、コンパイル処理の最後の過程で命
令列に変換される。実際にフラグの設定を行う方法とし
ては、アクセスしたローのフラグを自動的にセット／リ
セットする命令を用いる方法や、即値命令やデータ転送
命令で値を設定する方法などがある。
【００４６】一方、後者のオペレーティング・システム
が行う方法としては、図９に示すように、アドレス変換
手段５０において、仮想アドレス５１で表現されたペー
ジを物理アドレス５２にマッピングする際に、メモリの
構造としての、ローの数と、ロー当たりのメモリセル数
とを制約として、少なくとも一つのページが生存してい
る各ロー毎の生存期間の、全てのローについての総和を
最短化するようにページの配置を決定する。各ページの
生存期間は、各ページに内包するデータが一つでも生存
している期間で与えられ、コンパイラが各ページにデー
タを割り当てる際に、個々のデータの生存期間を解析す
ることで求めることができる。さらに、ページを物理メ
モリ上に配置する時にフラグをセットし、物理メモリを
解放する時にフラグをリセットするように、第１実施例
で前述したフラグをセットする命令、即値命令、データ
転送命令等をアドレス変換手段５０に組み込むことで実
現できる。
が行う方法としては、図９に示すように、アドレス変換
手段５０において、仮想アドレス５１で表現されたペー
ジを物理アドレス５２にマッピングする際に、メモリの
構造としての、ローの数と、ロー当たりのメモリセル数
とを制約として、少なくとも一つのページが生存してい
る各ロー毎の生存期間の、全てのローについての総和を
最短化するようにページの配置を決定する。各ページの
生存期間は、各ページに内包するデータが一つでも生存
している期間で与えられ、コンパイラが各ページにデー
タを割り当てる際に、個々のデータの生存期間を解析す
ることで求めることができる。さらに、ページを物理メ
モリ上に配置する時にフラグをセットし、物理メモリを
解放する時にフラグをリセットするように、第１実施例
で前述したフラグをセットする命令、即値命令、データ
転送命令等をアドレス変換手段５０に組み込むことで実
現できる。
【００４７】このようにしてデータの配置を行った後
に、データを記憶しているローを、データが生存してい
る期間だけリフレッシュすることで、不必要なリフレッ
シュの実行を削減し、消費電力の削減と、リフレッシュ
とメモリアクセスとの競合によるメモリアクセス時間の
増大を防ぐことができる。
に、データを記憶しているローを、データが生存してい
る期間だけリフレッシュすることで、不必要なリフレッ
シュの実行を削減し、消費電力の削減と、リフレッシュ
とメモリアクセスとの競合によるメモリアクセス時間の
増大を防ぐことができる。
【００４８】なお、以上の第２実施例に示すような、時
間領域で最適化する方法を、前記第１実施例の、空間領
域で最適化する方法に併用することもできる。なお、こ
れらのコンパイラやオペレーティング・システムが動作
する場所は、メモリの構造を知ることが可能である限
り、この半導体回路の内部でも外部でも良い。
間領域で最適化する方法を、前記第１実施例の、空間領
域で最適化する方法に併用することもできる。なお、こ
れらのコンパイラやオペレーティング・システムが動作
する場所は、メモリの構造を知ることが可能である限
り、この半導体回路の内部でも外部でも良い。
【００４９】［第３実施例］次に、ＤＲＡＭのロー毎の
データ保持時間に着目して、データの配置を決定する制
御方法について説明する。この例においては、図１０に
模式的に示すように、ＤＲＡＭ７の複数のローＲ０〜Ｒ
７の各ロー毎にデータ保持時間ｔｒ０〜ｔｒ７を記憶す
るデータ保持時間記憶テーブル９ａを設けている。
データ保持時間に着目して、データの配置を決定する制
御方法について説明する。この例においては、図１０に
模式的に示すように、ＤＲＡＭ７の複数のローＲ０〜Ｒ
７の各ロー毎にデータ保持時間ｔｒ０〜ｔｒ７を記憶す
るデータ保持時間記憶テーブル９ａを設けている。
【００５０】記憶テーブル９ａは、図１に示されるデー
タ保持時間記憶手段９に対応するものであり、ＰＲＯ
Ｍ、ＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＦＰＧＡ等の書き
込み可能なデバイスにより実現することができる。テー
ブル９ａには、各ロー毎に、各ローに含まれる全メモリ
セルの中で最もデータ保持時間が短いメモリセルのデー
タ保持時間を記憶する。
タ保持時間記憶手段９に対応するものであり、ＰＲＯ
Ｍ、ＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＦＰＧＡ等の書き
込み可能なデバイスにより実現することができる。テー
ブル９ａには、各ロー毎に、各ローに含まれる全メモリ
セルの中で最もデータ保持時間が短いメモリセルのデー
タ保持時間を記憶する。
【００５１】データ保持時間の測定はＤＲＡＭのテスト
時に行う。この測定結果を記憶テーブル９ａに記憶させ
る。なお、データ保持時間記憶テーブル９ａに記憶させ
る情報は、時間そのものでも、時間をランク分けしコー
ド化した値でも良い。ランク分けした場合にはテーブル
のサイズが減るという利点がある。
時に行う。この測定結果を記憶テーブル９ａに記憶させ
る。なお、データ保持時間記憶テーブル９ａに記憶させ
る情報は、時間そのものでも、時間をランク分けしコー
ド化した値でも良い。ランク分けした場合にはテーブル
のサイズが減るという利点がある。
【００５２】このような主記憶ユニット４にデータを記
憶させるに際して、記憶テーブル９ａに記憶されている
ロー毎のデータ保持時間を参照し、データ保持時間が長
いローから順にデータを記憶させるようにする。次に、
実際にデータを記憶させたローの中で最も短いデータ保
持時間に合わせてリフレッシュ周期をタイマ１１に設定
する。このようにタイマ１１の設定を行うとともに、リ
フレッシュの実行を制御する設定をロー毎に行う。
憶させるに際して、記憶テーブル９ａに記憶されている
ロー毎のデータ保持時間を参照し、データ保持時間が長
いローから順にデータを記憶させるようにする。次に、
実際にデータを記憶させたローの中で最も短いデータ保
持時間に合わせてリフレッシュ周期をタイマ１１に設定
する。このようにタイマ１１の設定を行うとともに、リ
フレッシュの実行を制御する設定をロー毎に行う。
【００５３】行フラグ１２の各フィールドはＤＲＡＭの
各ローに対応しており、ＤＲＡＭコントローラ８は、行
フラグ１２に設定されたフラグの値によってロー毎にリ
フレッシュを行うか否かを判断し、リフレッシュを行う
ようにフラグが設定されたローに対してリフレッシュの
制御を行う。行フラグ１２の各フラグは１ビット（オン
／オフ）で実現することができる。
各ローに対応しており、ＤＲＡＭコントローラ８は、行
フラグ１２に設定されたフラグの値によってロー毎にリ
フレッシュを行うか否かを判断し、リフレッシュを行う
ようにフラグが設定されたローに対してリフレッシュの
制御を行う。行フラグ１２の各フラグは１ビット（オン
／オフ）で実現することができる。
【００５４】このデータ配置の決定方法は、コンパイラ
が行う方法とオペレーティング・システムが行う方法と
がある。前者のコンパイラが行う方法としては、図１１
に示すように、コンパイラの一機能であるメモリ割り当
て手段５３において、中間表記５４に対してメモリ割り
当ての最適化処理を行う。データのメモリ割り付けを行
う際に記憶テーブル９ａに保持した値を参照し、メモリ
の構造としての、ローの数と、ロー当たりのメモリセル
数とを制約として、データ保持時間の長いローに対応す
る物理アドレスを優先的にデータ割り付けの対象とす
る。次に、最後に割り付けの対象となったローのデータ
保持時間を参照して、タイマ８に設定するリフレッシュ
周期を決定する。最後に、実際のデータを記憶させるロ
ーのフラグをセットするオペレーションと、リフレッシ
ュ周期を設定するオペレーションとを含む中間表記５５
を出力する。この中間表記５５は、コンパイル処理の最
後の過程で命令列に変換される。実際にフラグおよびリ
フレッシュ周期の設定を行う方法としては、アクセスし
たローのフラグを自動的にセット／リセットする命令を
用いる方法や、即値命令やデータ転送命令で値を設定す
る方法などがある。
が行う方法とオペレーティング・システムが行う方法と
がある。前者のコンパイラが行う方法としては、図１１
に示すように、コンパイラの一機能であるメモリ割り当
て手段５３において、中間表記５４に対してメモリ割り
当ての最適化処理を行う。データのメモリ割り付けを行
う際に記憶テーブル９ａに保持した値を参照し、メモリ
の構造としての、ローの数と、ロー当たりのメモリセル
数とを制約として、データ保持時間の長いローに対応す
る物理アドレスを優先的にデータ割り付けの対象とす
る。次に、最後に割り付けの対象となったローのデータ
保持時間を参照して、タイマ８に設定するリフレッシュ
周期を決定する。最後に、実際のデータを記憶させるロ
ーのフラグをセットするオペレーションと、リフレッシ
ュ周期を設定するオペレーションとを含む中間表記５５
を出力する。この中間表記５５は、コンパイル処理の最
後の過程で命令列に変換される。実際にフラグおよびリ
フレッシュ周期の設定を行う方法としては、アクセスし
たローのフラグを自動的にセット／リセットする命令を
用いる方法や、即値命令やデータ転送命令で値を設定す
る方法などがある。
【００５５】一方、後者のオペレーティング・システム
が行う方法としては、図１２に示すように、アドレス変
換手段５６において、仮想アドレス５７で表現されたペ
ージを物理アドレス５８にマッピングする際に、メモリ
の構造としての、ローの数と、ロー当たりのメモリセル
数とを制約として、ページすなわちデータを配置する対
象としてデータ保持時間の長いローに優先的に割り付け
る。次に、最後に割り付けの対象となったローのデータ
保持時間を参照して、タイマ８にリフレッシュ周期を設
定することで実現できる。フラグおよびリフレッシュ周
期の設定は、第１実施例で前述したフラグをセットする
命令、即値命令、データ転送命令等をアドレス変換手段
５６に組み込むことで実現できる。
が行う方法としては、図１２に示すように、アドレス変
換手段５６において、仮想アドレス５７で表現されたペ
ージを物理アドレス５８にマッピングする際に、メモリ
の構造としての、ローの数と、ロー当たりのメモリセル
数とを制約として、ページすなわちデータを配置する対
象としてデータ保持時間の長いローに優先的に割り付け
る。次に、最後に割り付けの対象となったローのデータ
保持時間を参照して、タイマ８にリフレッシュ周期を設
定することで実現できる。フラグおよびリフレッシュ周
期の設定は、第１実施例で前述したフラグをセットする
命令、即値命令、データ転送命令等をアドレス変換手段
５６に組み込むことで実現できる。
【００５６】このように、データ保持時時間の長いロー
から優先的に使用することでリフレッシュの回数を削減
し、消費電力の削減と、リフレッシュとメモリアクセス
との競合によるメモリアクセス時間の増大を防ぐことが
できる。
から優先的に使用することでリフレッシュの回数を削減
し、消費電力の削減と、リフレッシュとメモリアクセス
との競合によるメモリアクセス時間の増大を防ぐことが
できる。
【００５７】なお、以上の第３実施例に示すような、ロ
ー毎のデータ保持時間に着目して、データの配置を決定
する方法を、前記第１実施例の、空間領域で最適化する
方法、第２実施例の、時間領域で最適化する方法に併用
することもできる。なお、これらのコンパイラやオペレ
ーティング・システムが動作する場所は、メモリの構造
を知ることが可能である限り、この半導体回路の内部で
も外部でも良い。
ー毎のデータ保持時間に着目して、データの配置を決定
する方法を、前記第１実施例の、空間領域で最適化する
方法、第２実施例の、時間領域で最適化する方法に併用
することもできる。なお、これらのコンパイラやオペレ
ーティング・システムが動作する場所は、メモリの構造
を知ることが可能である限り、この半導体回路の内部で
も外部でも良い。
【００５８】［第４実施例］ＤＲＡＭにデータを記憶さ
せる際に、データの重要度に応じてデータの配置を決定
する方法について説明する。たとえば、ＤＲＡＭに記憶
させるデータとしては、通信パケットのような誤り訂正
が可能なデータと、誤り訂正が不可能なデータとがあ
る。また、数値演算や制御用のデータのような値の誤り
が許されないデータと、画像／音声データのような若干
の値の誤りがあっても重大な不都合を引き起こすことが
ないデータとがある。
せる際に、データの重要度に応じてデータの配置を決定
する方法について説明する。たとえば、ＤＲＡＭに記憶
させるデータとしては、通信パケットのような誤り訂正
が可能なデータと、誤り訂正が不可能なデータとがあ
る。また、数値演算や制御用のデータのような値の誤り
が許されないデータと、画像／音声データのような若干
の値の誤りがあっても重大な不都合を引き起こすことが
ないデータとがある。
【００５９】そこで、データの重要度に応じて記憶させ
るローを決定する。すなわち、誤り訂正が可能なデータ
や、値の誤りが許容されるデータをデータ保持時間が短
いローに割り当てる。また、誤り訂正が不可能なデータ
や、値の誤りが許されないデータをデータ保持時間が長
いローに割り当てる。このように、データの重要度に応
じてデータを配置し、リフレッシュの周期を適度に長く
することで、リフレッシュの頻度を低下させることがで
きる。
るローを決定する。すなわち、誤り訂正が可能なデータ
や、値の誤りが許容されるデータをデータ保持時間が短
いローに割り当てる。また、誤り訂正が不可能なデータ
や、値の誤りが許されないデータをデータ保持時間が長
いローに割り当てる。このように、データの重要度に応
じてデータを配置し、リフレッシュの周期を適度に長く
することで、リフレッシュの頻度を低下させることがで
きる。
【００６０】このデータの重要度に応じた配置の決定
は、図１３に示すように、データの重要度を示す機能を
持つ中間表記６０に対応したコンパイラによって実現で
きる。データの重要度は、例えば、重要度を示す型を設
けるなどの手段で、プログラム中に記述できる。図１３
に示すコンパイラのメモリ割り当て手段５９は、データ
保持時間記憶手段９に記憶したロー毎のデータ保持時間
を参照しながら、中間表記６０に対してデータの重要度
に応じたデータの配置を行い、個々のデータの物理アド
レスを決定し、中間表記６１を出力する。この中間表記
６１は、コンパイル処理の最後の過程で命令列に変換さ
れる。なお、このコンパイラが動作する場所は、メモリ
の構造を知ることが可能である限り、この半導体回路の
内部でも外部でも良い。
は、図１３に示すように、データの重要度を示す機能を
持つ中間表記６０に対応したコンパイラによって実現で
きる。データの重要度は、例えば、重要度を示す型を設
けるなどの手段で、プログラム中に記述できる。図１３
に示すコンパイラのメモリ割り当て手段５９は、データ
保持時間記憶手段９に記憶したロー毎のデータ保持時間
を参照しながら、中間表記６０に対してデータの重要度
に応じたデータの配置を行い、個々のデータの物理アド
レスを決定し、中間表記６１を出力する。この中間表記
６１は、コンパイル処理の最後の過程で命令列に変換さ
れる。なお、このコンパイラが動作する場所は、メモリ
の構造を知ることが可能である限り、この半導体回路の
内部でも外部でも良い。
【００６１】［第５実施例］通常のＤＲＡＭの特性とし
て、各ローにおけるデータ保持時間は固定されたもので
はなく温度により変化する。すなわち、先に説明したよ
うに、温度が低下するとデータ保持時間が長くなる。一
般に、汎用ＤＲＡＭのリフレッシュの間隔は最悪の動作
条件を想定して、すなわち、高温の状態を想定して非常
に短く設定される。しかしながら、常温ではデータ保持
時間の実力値が長くなるために、高温時に合わせたリフ
レッシュの周期は、常温時のデータ保持時間の実力値に
対して非常に短いものとなり、過剰にリフレッシュを行
うことになる。
て、各ローにおけるデータ保持時間は固定されたもので
はなく温度により変化する。すなわち、先に説明したよ
うに、温度が低下するとデータ保持時間が長くなる。一
般に、汎用ＤＲＡＭのリフレッシュの間隔は最悪の動作
条件を想定して、すなわち、高温の状態を想定して非常
に短く設定される。しかしながら、常温ではデータ保持
時間の実力値が長くなるために、高温時に合わせたリフ
レッシュの周期は、常温時のデータ保持時間の実力値に
対して非常に短いものとなり、過剰にリフレッシュを行
うことになる。
【００６２】これにより、必要以上に電力を消費するだ
けでなく、リフレッシュとメモリアクセスとが競合する
頻度が高くなるためにメモリアクセスの平均時間が長く
なり、ＤＲＡＭ７と混載したロジック部３３の性能が抑
制される。
けでなく、リフレッシュとメモリアクセスとが競合する
頻度が高くなるためにメモリアクセスの平均時間が長く
なり、ＤＲＡＭ７と混載したロジック部３３の性能が抑
制される。
【００６３】そこで、図１４に示す実施例においては、
ＤＲＡＭ７とロジック部３３とが混載された半導体回路
の内部に温度検出手段５を設けて半導体回路の温度を検
出し、温度に応じてＤＲＡＭコントローラ８のタイマレ
ジスタ８ａを制御することにより、リフレッシュの周期
を適切に設定する。
ＤＲＡＭ７とロジック部３３とが混載された半導体回路
の内部に温度検出手段５を設けて半導体回路の温度を検
出し、温度に応じてＤＲＡＭコントローラ８のタイマレ
ジスタ８ａを制御することにより、リフレッシュの周期
を適切に設定する。
【００６４】温度検出手段５は、実際にデータを記憶さ
せるメモリセルと同じ温度特性を持つメモリセルのリー
ク電流をモニタする方法や、リングオシレータを用いる
方法などで実現することができる（伊藤、”超ＬＳＩメ
モリ”、１９９４年、培風館）。
せるメモリセルと同じ温度特性を持つメモリセルのリー
ク電流をモニタする方法や、リングオシレータを用いる
方法などで実現することができる（伊藤、”超ＬＳＩメ
モリ”、１９９４年、培風館）。
【００６５】このように、温度を検出してリフレッシュ
の周期を設定しリフレッシュの頻度を削減することで、
ＤＲＡＭ／ロジック混載ＬＳＩにおいて、不必要なリフ
レッシュの実行を削減し、消費電力の削減と、リフレッ
シュとメモリアクセスとの競合によるメモリアクセス時
間の増大の抑制を両立することができる。
の周期を設定しリフレッシュの頻度を削減することで、
ＤＲＡＭ／ロジック混載ＬＳＩにおいて、不必要なリフ
レッシュの実行を削減し、消費電力の削減と、リフレッ
シュとメモリアクセスとの競合によるメモリアクセス時
間の増大の抑制を両立することができる。
【００６６】なお、以上の第５実施例に示すような、温
度を検出してリフレッシュ周期を設定する方法を、前記
第１実施例の、空間領域で最適化する方法、第２実施例
の、時間領域で最適化する方法、第３及び第４実施例
の、データ保持時間によりデータの配置を決定する方法
に併用することもできる。
度を検出してリフレッシュ周期を設定する方法を、前記
第１実施例の、空間領域で最適化する方法、第２実施例
の、時間領域で最適化する方法、第３及び第４実施例
の、データ保持時間によりデータの配置を決定する方法
に併用することもできる。
【００６７】
【発明の効果】本発明によれば、下記の効果を奏する。 （１）必要なデータを記憶しているローのみをリフレッ
シュすることでリフレッシュの回数が減少するので、低
消費電力化と、リフレッシュとＤＲＡＭアクセスとの競
合が原因となるロジックの処理性能低下の抑制とが可能
となる。 （２）記憶するデータの重要度に応じて書き込むローを
設定するのでリフレッシュ周期を過度に短くする必要が
なくなり、低消費電力化と、リフレッシュとＤＲＡＭア
クセスとの競合が原因となるロジックの処理性能低下の
抑制とが可能となる。 （３）温度に応じてリフレッシュの周期を設定するの
で、リフレッシュの周期を過度に短くする必要がなくな
り、低消費電力化と、リフレッシュとＤＲＡＭアクセス
との競合が原因となるロジックの処理性能低下の抑制と
が可能となる。
シュすることでリフレッシュの回数が減少するので、低
消費電力化と、リフレッシュとＤＲＡＭアクセスとの競
合が原因となるロジックの処理性能低下の抑制とが可能
となる。 （２）記憶するデータの重要度に応じて書き込むローを
設定するのでリフレッシュ周期を過度に短くする必要が
なくなり、低消費電力化と、リフレッシュとＤＲＡＭア
クセスとの競合が原因となるロジックの処理性能低下の
抑制とが可能となる。 （３）温度に応じてリフレッシュの周期を設定するの
で、リフレッシュの周期を過度に短くする必要がなくな
り、低消費電力化と、リフレッシュとＤＲＡＭアクセス
との競合が原因となるロジックの処理性能低下の抑制と
が可能となる。
【図１】 本発明の半導体回路が適用された情報処理装
置全体の構成を示すブロック図である。
置全体の構成を示すブロック図である。
【図２】 図１に示す主記憶ユニット４の内部構成を示
すブロックである。
すブロックである。
【図３】 ＤＲＡＭ７の内部構成を示すブロック図であ
る。
る。
【図４】 （ａ）は最適化前のデータの記憶位置とロー
の関係を示し、（ｂ）は最適化後のデータの記憶位置と
ローの関係を示している。
の関係を示し、（ｂ）は最適化後のデータの記憶位置と
ローの関係を示している。
【図５】 第１実施例において、コンパイラでメモリ割
り当てを行う場合の原理的な機能図である。
り当てを行う場合の原理的な機能図である。
【図６】 第１実施例において、オペレーティングシス
テムでメモリ割り当てを行う場合の原理的な機能図であ
る。
テムでメモリ割り当てを行う場合の原理的な機能図であ
る。
【図７】 第２実施例を説明するための図であり、
（ａ）はＤＲＡＭにおける各データの生存期間を示すグ
ラフ、（ｂ）はデータの生存期間を考慮せずに配置した
場合を示す説明図、（ｃ）はロー毎のデータの生存期間
を示すグラフ、（ｄ）は生存期間が近いデータ同士を同
一のローに配置してＤＲＡＭに記憶させた場合を示す説
明図、（ｅ）は各データＡ〜Ｈの配置を最適化した後の
ロー毎のデータの生存期間を示すグラフである。
（ａ）はＤＲＡＭにおける各データの生存期間を示すグ
ラフ、（ｂ）はデータの生存期間を考慮せずに配置した
場合を示す説明図、（ｃ）はロー毎のデータの生存期間
を示すグラフ、（ｄ）は生存期間が近いデータ同士を同
一のローに配置してＤＲＡＭに記憶させた場合を示す説
明図、（ｅ）は各データＡ〜Ｈの配置を最適化した後の
ロー毎のデータの生存期間を示すグラフである。
【図８】 第２実施例において、コンパイラでメモリ割
り当てを行う場合の原理的な機能図である。
り当てを行う場合の原理的な機能図である。
【図９】 第２実施例において、オペレーティングシス
テムでメモリ割り当てを行う場合の原理的な機能図であ
る。
テムでメモリ割り当てを行う場合の原理的な機能図であ
る。
【図１０】 第３実施例において、データ保持時間記憶
テーブルを設けた実施例のブロック図である。
テーブルを設けた実施例のブロック図である。
【図１１】 第３実施例において、コンパイラでメモリ
割り当てを行う場合の原理的な機能図である。
割り当てを行う場合の原理的な機能図である。
【図１２】 第３実施例において、オペレーティングシ
ステムでメモリ割り当てを行う場合の原理的な機能図で
ある。
ステムでメモリ割り当てを行う場合の原理的な機能図で
ある。
【図１３】 第４実施例において、コンパイラでメモリ
割り当てを行う場合の原理的な機能図である。
割り当てを行う場合の原理的な機能図である。
【図１４】 温度検出手段とリフレッシュの周期を制御
する手段を設けた第５実施例のブロック図である。
する手段を設けた第５実施例のブロック図である。
１ プロセッサ、２ バス、３ ＲＯＭ、４ 主記憶ユ
ニット、５ 温度検出手段、６ Ｉ／Ｏ（入出力インタ
ーフェース）、７ ＤＲＡＭ、８ ＤＲＡＭ、８ａ タ
イマレジスタ、９ データ保持時間記憶手段、９ａ 記
憶テーブル、１０行アドレス発生手段、１１ タイマ、
１２ 行フラグ記憶部、１３ インターフェース（ｉ／
ｆ）、１４ 制御信号線、１５ アドレス線、１６ デ
ータ線、１７ 入出力インターフェース、１８ 行デコ
ーダ、１９ 列デコーダ、２０メモリセル・アレイ、２
１ ワード線、２１ａ〜２１ｅ、２２ センスアンプ、
２３ ビット線、３３ ロジック部、４１ メモリ割り
当て手段、４２，４３中間表記、４４ アドレス変換手
段、４５ 仮想アドレス、４６ 物理アドレス、４７
メモリ割り当て手段、４８，４９ 中間表記、５０ ア
ドレス変換手段、５１ 仮想アドレス、５２ 物理アド
レス、５３ メモリ割り当て手段、５４，５５ 中間表
記、５６ アドレス変換手段、５７ 仮想アドレス、５
８ 物理アドレス、５９ メモリ割り当て手段、６０，
６１ 中間表記
ニット、５ 温度検出手段、６ Ｉ／Ｏ（入出力インタ
ーフェース）、７ ＤＲＡＭ、８ ＤＲＡＭ、８ａ タ
イマレジスタ、９ データ保持時間記憶手段、９ａ 記
憶テーブル、１０行アドレス発生手段、１１ タイマ、
１２ 行フラグ記憶部、１３ インターフェース（ｉ／
ｆ）、１４ 制御信号線、１５ アドレス線、１６ デ
ータ線、１７ 入出力インターフェース、１８ 行デコ
ーダ、１９ 列デコーダ、２０メモリセル・アレイ、２
１ ワード線、２１ａ〜２１ｅ、２２ センスアンプ、
２３ ビット線、３３ ロジック部、４１ メモリ割り
当て手段、４２，４３中間表記、４４ アドレス変換手
段、４５ 仮想アドレス、４６ 物理アドレス、４７
メモリ割り当て手段、４８，４９ 中間表記、５０ ア
ドレス変換手段、５１ 仮想アドレス、５２ 物理アド
レス、５３ メモリ割り当て手段、５４，５５ 中間表
記、５６ アドレス変換手段、５７ 仮想アドレス、５
８ 物理アドレス、５９ メモリ割り当て手段、６０，
６１ 中間表記
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 和彰 福岡県春日市春日公園４−１−２−307
Claims (10)
- 【請求項１】 ＤＲＡＭを有する半導体回路の制御方法
において、 データを記憶するローの数が少なくなるように組み合わ
せたデータを前記ＤＲＡＭの各ローに配置して、データ
を記憶した前記各ローに対してリフレッシュを行うこと
を特徴とする半導体回路の制御方法。 - 【請求項２】 ＤＲＡＭを有する半導体回路の制御方法
において、 任意のデータについての最初の書き込みから最後の読み
出しまでの期間がオーバーラップまたは近接しているデ
ータ同士を前記ＤＲＡＭの同一のローに配置して、デー
タが最初に書き込まれてから最後に読み出されるまでの
間だけ前記ローをリフレッシュすることを特徴とする半
導体回路の制御方法。 - 【請求項３】 ＤＲＡＭを有する半導体回路の制御方法
において、 前記ＤＲＡＭを使用するアプリケーションが必要とする
メモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎
のデータ保持時間を記憶したテーブルを参照してデータ
保持時間の長いローから順に前記ＤＲＡＭにデータを記
憶させ、データを記憶している前記ローの中の最もデー
タ保持時間の短いローに合わせてリフレッシュの周期を
設定することを特徴とする半導体回路の制御方法。 - 【請求項４】 前記ＤＲＡＭにデータ記憶する際に、デ
ータの重要度に応じてデータを所定のローに配置するこ
とを特徴とする請求項第３項記載の半導体回路の制御方
法。 - 【請求項５】 半導体回路の温度を検出し、温度に応じ
てＤＲＡＭに対するリフレッシュの周期を設定すること
を特徴とする請求項第１、２、３または４項に記載の半
導体回路の制御方法。 - 【請求項６】 ＤＲＡＭを有する半導体回路において、 データを記憶するローの数が少なくなるように組み合わ
せたデータを前記ＤＲＡＭの各ローに配置する手段と、
データを記憶した前記各ローに対してリフレッシュを行
う手段とを備えたことを特徴とする半導体回路。 - 【請求項７】 ＤＲＡＭを有する半導体回路において、 任意のデータについての最初の書き込みから最後の読み
出しまでの期間がオーバーラップまたは近接しているデ
ータ同士を前記ＤＲＡＭの同一のローに配置する手段
と、データが最初に書き込まれてから最後の読み出され
るまでの間だけ前記ローをリフレッシュする手段とを備
えたことを特徴とする半導体回路。 - 【請求項８】 ＤＲＡＭを有する半導体回路において、 前記ＤＲＡＭを使用するアプリケーションが必要とする
メモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎
のデータ保持時間を記憶したテーブルを参照してデータ
保持時間の長いローから順に前記ＤＲＡＭにデータを記
憶させる手段と、データを記憶している前記ローの中の
最もデータ保持時間の短いローに合わせてリフレッシュ
の周期を設定する手段とを備えたことを特徴とする半導
体回路。 - 【請求項９】 前記ＤＲＡＭに記憶する際に、データの
重要度に応じてデータを所定のローに配置する手段を備
えたことを特徴とする請求項第８項記載の半導体回路。 - 【請求項１０】 半導体回路の温度を検出し、温度に応
じてＤＲＡＭに対するリフレッシュの周期を設定する手
段を備えたことを特徴とする請求項第６，７，８または
９項に記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15803398A JP4246812B2 (ja) | 1997-06-12 | 1998-06-05 | 半導体回路及びその制御方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15512597 | 1997-06-12 | ||
| JP9-155125 | 1997-06-12 | ||
| JP15803398A JP4246812B2 (ja) | 1997-06-12 | 1998-06-05 | 半導体回路及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166845A true JPH1166845A (ja) | 1999-03-09 |
| JP4246812B2 JP4246812B2 (ja) | 2009-04-02 |
Family
ID=15599113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15803398A Expired - Fee Related JP4246812B2 (ja) | 1997-06-12 | 1998-06-05 | 半導体回路及びその制御方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6446159B2 (ja) |
| EP (1) | EP0917152B1 (ja) |
| JP (1) | JP4246812B2 (ja) |
| KR (1) | KR100419462B1 (ja) |
| CN (1) | CN100336134C (ja) |
| DE (1) | DE69835794T2 (ja) |
| WO (1) | WO1998057332A1 (ja) |
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