KR20120040974A - 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 - Google Patents

반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 Download PDF

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Abstract

고용량 메모리에 적합한 운용 정책을 채용한 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법이 개시된다. 본 발명의 일실시예에 따른 메모리 모듈은, 모듈 보드와, 상기 모듈 보드 상에 장착되며, 다수의 영역을 갖는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩 및 상기 모듈 보드 상에 장착되고, 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 제1 반도체 칩의 메모리 셀 어레이를 상기 영역별로 제어하는 제2 반도체 칩을 구비하는 것을 특징으로 한다.

Description

반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법{SEMICONDUCTOR DEVICE, MEMORY MODULE AND MEMORY SYSTEM HAVING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 자세하게는 고용량 메모리에 적합한 운용 정책을 채용한 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 반도체 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다. 커패시터에 저장된 전하는 시간이 지나면 다양한 형태로 누설(leakage)될 수 있으므로, DRAM은 유한 데이터 보유(Finite Data Retention) 특성을 갖게 된다.
상기와 같은 DRAM의 유한 데이터 보유 특성에 따라, 데이터의 보유를 지속하기 위한 다양한 정책들의 DRAM에 반영되고 있다. DRAM이 범용으로 다양한 영역에 사용되도록 하기 위하여, 상기 다양한 정책들 중 상당수는 메모리 콘트롤러나 중앙 처리 유닛(CPU)에 의해 수행된다. 그러나, DRAM의 용량이 커지고 집적도가 증가함에 따라, 메모리 콘트롤러나 CPU가 다양한 정책들을 수용하여 DRAM을 제어하는 것에 대한 부담이 증가하게 되며, 따라서 DRAM이 갖는 근본적인 문제를 효과적으로 대처하기 어려운 문제가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 고용량 메모리에 적합한 운용 정책을 채용한 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, DRAM의 유한 데이터 보유 특성에 대응하기 위한 운용 정책을 채용한 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 메모리 모듈은, 모듈 보드와, 상기 모듈 보드 상에 장착되며, 다수의 영역을 갖는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩 및 상기 모듈 보드 상에 장착되고, 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 제1 반도체 칩의 메모리 셀 어레이를 상기 영역별로 제어하는 제2 반도체 칩을 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 메모리 모듈은, 모듈 보드와, 상기 모듈 보드 상에 장착되며, 다수의 페이지(page)로 이루어지는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩 및 상기 모듈 보드 상에 장착되고, 외부로부터 커맨드 및 어드레스를 포함하는 패킷을 수신하고 상기 커맨드 및 어드레스를 상기 제1 반도체 칩으로 제공하는 AMB(advanced memory buffer)를 구비하며, 상기 AMB는, 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 페이지 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 상기 제1 반도체 칩의 메모리 셀 어레이를 페이지 별로 제어하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 메모리 모듈은, 다수의 영역으로 구분되는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩과, 상기 제1 반도체 칩을 제어하며, 상기 메모리 셀 어레이에 관계된 메타 데이터를 저장하는 제2 반도체 칩을 구비하고, 상기 제2 반도체 칩은, 상기 메모리 셀 어레이의 리프레쉬 동작에 관계된 제1 정보를 포함하며, 상기 제1 정보와 상기 메타 데이터를 비교한 결과에 기반하여 상기 메모리 셀 어레이의 다수의 영역에 대한 리프레쉬 동작을 선택적으로 수행하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 메모리 시스템은, 메모리 콘트롤러 및 상기 메모리 콘트롤러와 통신하여 메모리 동작을 수행하는 메모리 모듈을 구비하고, 상기 메모리 모듈은, 모듈 보드와, 상기 모듈 보드 상에 장착되며, 다수의 영역을 갖는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩 및 상기 모듈 보드 상에 장착되고, 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 제1 반도체 칩의 메모리 셀 어레이를 상기 영역별로 제어하는 제2 반도체 칩을 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 장치는, 다수의 영역을 갖는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 레이어 및 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 제1 반도체 레이어의 메모리 셀 어레이를 상기 영역별로 제어하는 제2 반도체 레이어를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 모듈 보드 상에 메모리 칩이 장착된 메모리 모듈을 동작하는 방법에 있어서, 상기 메모리 칩은 다수의 영역을 갖는 메모리 셀 어레이를 포함하고, 상기 모듈 보드 상에 상기 메모리 칩을 관리하기 위한 메모리 관리 칩이 장착되며, 상기 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 내부의 메타 데이터 저장부에 저장하는 단계와, 외부로부터의 커맨드 신호 또는 메모리 관리 칩 내부에서 발생된 주기 신호에 응답하여 상기 메타 저장부를 참조하는 단계 및 상기 메타 데이터를 참조하여 상기 메모리 셀 어레이를 상기 영역별로 제어하기 위한 제어신호를 발생하는 단계를 포함하는 것을 특징으로 한다.
상기와 같은 본 발명의 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법에 따르면, 고용량 메모리에 적합한 운용 정책들을 채용함으로써 메모리의 고용량 추세에 능동적으로 대처할 수 있으며 메모리 성능을 향상할 수 있는 효과가 있다. 또한, DRAM의 유한 데이터 보유 특성에 대응하여 다양한 운용 정책을 채용하고 DRAM을 통합 관리함으로써, 고용량 추세의 DRAM에 능동적으로 대처할 수 있으며 전류 소모 감소 및 메모리 성능을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 관리 칩의 일 구현예를 나타내는 블록도이다.
도 3은 도 1의 DRAM 칩의 일 구현예를 나타내는 블록도이다.
도 4는 메모리 셀 어레이의 페이지 구조 및 메타 데이터 저장부의 일 구현예를 나타내는 도면이다.
도 5는 도 2의 리프레쉬 스케줄러의 일 구현예를 나타내는 블록도이다.
도 6은 도 5의 리프레쉬 구동부를 구현하는 일 예를 나타내는 블록도이다.
도 7 내지 도 9는 리프레쉬 동작에 따른 필드 값의 상태의 일예를 나타내는 도면이다.
도 10a,b는 본 발명의 다른 실시예에 따른 메모리 모듈 및 메모리 시스템을 나타내는 블록도이다.
도 11은 도 10a의 AMB의 일 구현예를 나타내는 블록도이다.
도 12는 도 11의 메모리 관리부의 일 구현예를 나타내는 블록도이다.
도 13a,b,c,d은 도 12의 메모리 관리부에 구비되는 구성들의 일 구현예를 나타내는 도면이다.
도 14a,b는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 15a,b는 본 발명의 또 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 17은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 구조도이다.
도 18은 도 17의 반도체 장치의 일 구현예를 나타내는 단면도이다.
도 19는 도 17의 반도체 장치가 적용된 메모리 모듈의 일 구현예를 나타내는 도면이다.
도 20은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
반도체 장치로서 메모리 장치는 DRAM(Dynamic Randon Access Memory)과 SRAM(Static Random Access Memory) 등의 휘발성(Volatile) 메모리와 PRAM(Phase change Random Access Memory)과 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 이상적으로는 리프레쉬(Refresh)가 필요 없는 비휘발성(Non-volatile) 메모리 등을 포함한다. 최근에는 비휘발성 메모리에도 리프레쉬 동작을 적용하는 경향이 있다.
DRAM은 그 구조상 유한 데이터 보유(Finite Data Retention) 특성을 가지므로 이에 대응하기 위한 다양한 수단이 고안되었다. 예를 들어 하드웨어적인 방법을 사용하여 DRAM에 저장된 데이터를 유지하였으며, 일정 시간 주기마다 리프레쉬 동작을 수행하는 방법은 널리 이용되고 있는 정책들 중 하나이다. 이와 같은 정책에 맞추어 DRAM의 코어 구조가 최적화되어 있으며, DRAM의 용도 또한 이에 맞게 진화되어 왔기 때문에, 메모리 계층 내에서 이러한 정책들을 쉽게 바꾸기 어렵다.
DRAM의 유한 데이터 보유(Finite Data Retention) 특성에 따라, 정상적인 셀의 경우도 스펙(Spec)에서 정한 시간이 지나면 그 데이터의 유효성이 보장될 수 없다. 이에 대응하기 위한 정책의 일예로서, 리프레쉬 정책은, 스펙(Spec) 값이 64ms인 경우 상기 스펙(Spec) 값으로 설정되는 리프레쉬 주기마다 셀에 저장된 데이터를 리프레쉬한다. 그러나, DRAM 셀이 점차 작아짐에 따라 데이터 보유 특성이 저하되므로 스펙(Spec) 값은 더 작은 값으로 수정될 가능성이 있으며, 이 경우 리프레쉬를 더 자주 수행하게 되므로 파워 소모를 증가시킬 뿐 아니라, 리프레쉬 동작 구간이 늘어나게 되므로 I/O 대역폭(bandwidth)가 감소되는 문제가 발생하게 된다.
이외에도, 데이터의 유효성을 보장하기 위하여 각 어플리케이션마다 서로 다른 정책들이 적용될 수 있다. 예컨데, 에러 정정 회로(Error Correction Circuit)의 채용이나 메모리 셀의 어드레스를 대체하는 리페어(Repair) 기술의 채용은 유한 데이터 보유(Finite Data Retention) 특성에 대응하여 데이터의 유효성 증가를 위해 채용될 수 있다. 그러나, 이와 같은 다양한 정책들을 DRAM 칩 내부에 모두 채용하기는 어려우며, 또한 어플리케이션별로 서로 다른 정책을 채용한 DRAM 칩을 생산하는 것은 그 개발비나 생산 비용을 증대시키게 된다. 또한, 서로 다른 정책을 채용하는 경우, DRAM이 가질 수 있는 범용 메모리로서의 장점을 떨어뜨리게 된다.
이하에서는, 본 발명의 실시예로서, 메모리 동작의 특성 향상을 위한 다양한 정책을 채용하면서 범용 메모리로서의 장점을 유지하도록 하는 반도체 장치, 메모리 모듈 및 시스템의 실시예를 개시한다. 도 1은 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템을 나타내는 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 모듈(1000)은 하나 이상의 반도체 장치들(1100, 1200_1 내지 1200_n)을 구비한다. 한편, 메모리 시스템은 메모리 콘트롤러와 반도체 장치를 포함할 수 있으며, 예컨데 도 1에 도시된 바와 같이 반도체 메모리 시스템(100)은 상기 메모리 모듈(1000)과 메모리 콘트롤러(2000)를 구비한다. 메모리 콘트롤러(2000)는 메모리 모듈(1000)에 구비되는 반도체 장치를 제어하기 위한 각종 신호들, 예컨데 커맨드/어드레스(CMD/ADD), 클록 신호(CLK)를 제공하고, 메모리 모듈(1000)와 통신하여 데이터(DQ)를 메모리 모듈(1000)로 제공하거나 데이터(DQ)를 메모리 모듈(1000)로부터 수신한다. 메모리 모듈(1000)을 중심으로 하여 본 발명의 실시예에 따른 동작을 설명하면 다음과 같다.
메모리 모듈(1000)의 모듈 보드(Module Board) 상에는 하나 이상의 반도체 장치들(1100, 1200_1 내지 1200_n)이 장착되며, 예컨데 반도체 장치들(1100, 1200_1 내지 1200_n)은 메모리 관리 칩(1100)과 메모리 셀 어레이를 포함하는 하나 이상의 메모리 칩(1200_1 내지 1200_n)을 포함한다. 본 발명을 설명함에 있어서, 메모리 셀 어레이는 DRAM 셀을 포함하고 메모리 칩(1200_1 내지 1200_n)은 DRAM 칩인 것으로 가정한다.
DRAM 칩(1200_1 내지 1200_n) 각각은 메모리 셀 어레이(미도시)를 포함한다. 메모리 셀 어레이는 다수의 영역으로 구분된다. 예컨데, 메모리 셀 어레이는 다수 개의 뱅크(Bank)를 포함하고 상기 영역은 뱅크(Bank)로서 정의될 수 있다. 또는 메모리 셀 어레이는 다수 개의 랭크(Rank)를 포함하고 상기 영역은 랭크(Rank)으로서 정의될 수 있다. 또한, DRAM 모듈 상의 페이지(Page)는 한 번의 RAS Active 명령이 인가되었을 때 DRAM 셀로부터 비트라인 센스앰프로 이동되는 데이터 블록을 나타내며, 이에 따라 메모리 셀 어레이는 다수 개의 페이지(Page)를 포함할 수 있다. 이하에서는, 상기 메모리 셀 어레이의 영역을 페이지(Page)로 정의하고 본 발명의 실시예에 따른 동작을 설명한다.
모듈 차원에서 메모리 관리 칩(1100)은 DRAM 칩(1200_1 내지 1200_n) 각각에 대한 직접적 및/또는 간접적인 제어 동작을 수행한다. 메모리 동작 성능 향상을 위한 다양한 정책들이 메모리 관리 칩(1100)에 채용되며, 특히 유한 데이터 보유(Finite Data Retention) 문제에 연관된 정책을 수행하는 기능 블록들이 메모리 관리 칩(1100)에 채용된다. 또한, DRAM 칩(1200_1 내지 1200_n) 각각에 대한 직접적 및/또는 간접적인 제어 동작을 수행함에 있어서, 메모리 관리 칩(1100)은 DRAM 칩(1200_1 내지 1200_n)의 메모리 셀 어레이의 각각의 페이지(Page)에 대한 메타 데이터(Meta-data)를 저장한다. 메타 데이터(Meta-data)는 실제 메모리 셀에 저장되는 데이터를 제외한 나머지 데이터일 수 있으며, 예컨데 메타 데이터(Meta-data)는 페이지(Page)의 동작 상태, 특성 등에 관계된 정보를 포함하는 데이터이다. 상기 제어 동작시, 메모리 관리 칩(1100)은 그 내부에 저장된 메타 데이터를 참조하고, 그 참조 결과에 기반하여 메모리 셀 어레이를 페이지(Page) 별로 관리하고 제어하기 위한 제어신호를 발생한다. 이를 위하여, 메모리 관리 칩(1100)은 상기 메타 데이터를 저장하기 위한 메타 데이터 저장부(미도시)를 더 구비한다.
도 2는 도 1의 메모리 관리 칩의 일 구현예를 나타내는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 관리 칩(1100)은 제어 유닛(1110), 리프레쉬 관리부(1120), 메타 데이터 저장부(1130) 및 온도 센서(1140)를 구비할 수 있다. 리프레쉬 관리부(1120)는 메모리 셀 어레이의 다수의 페이지 각각에 대한 리프레쉬 동작의 스케줄을 관리하므로, 상기 리프레쉬 관리부(1120)는 리프레쉬 스케줄러(Refresh Scheduler)로 지칭될 수 있다. 제어 유닛(1110)은 메모리 콘트롤러(2000) 제공되는 커맨드, 어드레스(CMD/ADD), 클록신호(CLK) 및 데이터(DQ)를 수신한다. 제어 유닛(1110)은 메모리 콘트롤러(2000)로부터의 신호를 일정 크기의 버퍼(미도시)에 저장하고 이를 DRAM 칩(1200_1 내지 1200_n)으로 제공할 수 있다. 또는, 메타 데이터 저장부(1130)에 저장된 정보를 참조하여 메모리 콘트롤러(2000)로부터의 커맨드, 어드레스(CMD/ADD) 등의 신호가 처리되고, 그 처리된 신호를 DRAM 칩(1200_1 내지 1200_n)으로 제공할 수 있다.
리프레쉬 스케줄러(1120)는 메모리 셀 어레이의 리프레쉬 동작을 관리한다. 예컨데, 리프레쉬 스케줄러(1120)는 외부의 리프레쉬 명령과 무관하게 그 내부에서 리프레쉬 커맨드(CMD_ Ref) 및 리프레쉬 어드레스(ADD_Ref)를 발생하고 이를 DRAM 칩(1200_1 내지 1200_n)으로 제공한다. 이를 위하여, 리프레쉬 스케줄러(1120) 내부에는 리프레쉬 주기에 관계된 정보를 발생하기 위한 타이머와 리프레쉬 사이클에 관계된 정보를 발생하기 위한 타이머(이상 미도시)를 구비할 수 있다. 또한, 리프레쉬 스케줄러(1120)는 ROR(RAS Only Refresh) 방식과 동일 또는 유사하게 리프레쉬 동작을 제어할 수 있으며, DRAM 칩(1200_1 내지 1200_n)으로 리프레쉬의 동작의 시작과 종료를 알리는 액티브 신호, 리프레쉬의 사이클 정보 및 리프레쉬될 페이지(page)의 어드레스 정보를 제공할 수 있다. 또한, 리프레쉬 동작 중 메모리 콘트롤러(2000)로부터 리드/라이트를 위한 액티브 신호가 메모리 관리 칩(1100)으로 제공될 수 있으며, 제어 유닛(1110)은 리프레쉬 스케줄러(1120)의 동작 상태를 참조하여 DRAM 칩(1200_1 내지 1200_n)이 비지(busy) 상태임을 나타내는 정보를 메모리 콘트롤러(2000)로 제공할 수 있다.
리프레쉬 스케줄러(1120)는 메모리 셀 어레이의 리프레쉬 동작을 페이지(Page) 별로 관리한다. DRAM의 리프레쉬 동작은, 리드/라이트 동작 없이 RAS Active를 순차적으로 인가하여 DRAM 셀의 데이터를 비트라인 센스앰프로 이동시킨 후에, 비트라인 센스앰프의 데이터를 다시 DRAM 셀로 재기록(rewrite) 함에 의해 수행된다. 페이지(Page) 별로 리프레쉬를 관리함에 있어서, 메모리 셀 어레이의 전체의 페이지(Page) 중 일부의 페이지(Page)에 대해서는 리프레쉬 동작을 수행하는 반면에, 다른 일부의 페이지(Page)에 대해서는 리프레쉬 동작을 수행하지 않는 방식으로 관리할 수 있다.
예컨데, 메모리 셀 어레이의 페이지(Page)들을 순차적으로 리프레쉬하는 도중에, 리드/라이트 동작을 위하여 일부의 페이지들(또는 open된 페이지들)이 선택되면, 상기 순차적인 리프레쉬 동작시 해당 페이지들에 대한 리프레쉬 동작이 스킵되도록 한다. 예컨데, 제1 내지 제m 페이지를 순차적으로 리프레쉬하는 경우, 제a 페이지에 대한 리프레쉬 동작이 완료된 이후 제a+b 페이지에 대한 리드/라이트 동작이 수행되는 경우, 상기 제a+b 페이지에 대해서는 리프레쉬 동작을 스킵한다.
리프레쉬 스케줄러(1120)는 이와 같은 페이지(Page) 각각에 대한 리프레쉬 정보를 참조하여 리프레쉬 동작을 선별적으로 수행할 수 있다. 이를 위하여, 메타 데이터 저장부(1130)는 메모리 칩(1200_1 내지 1200_n)의 메모리 셀 어레이의 페이지(Page) 각각에 대한 메타 데이터를 저장한다. 메타 데이터 저장부(1130)는 레지스터로 구현될 수 있으며, 각각의 페이지(Page)에 대응하여 소정의 비트(예컨데 각각의 페이지 당 64 비트)의 버퍼가 할당된다. 또한, 각각의 페이지(Page)에 대응하여 할당된 버퍼의 일부에는 리프레쉬와 관련된 정보(메타 데이터)가 저장된다. 리프레쉬 스케줄러(1120)는, 메타 데이터 저장부(1130)에 저장된 메타 데이터를 참조하여 리프레쉬 동작을 페이지(Page) 별로 관리하기 위한 제어신호(ADD_Ref, CMD_Ref)를 발생한다. 한편, 도 2에 도시된 온도 센서(1140)는 메모리 모듈(1000) 내의 온도 정보를 참조하여 리프레쉬 주기를 조절하기 위해 배치되며, 리프레쉬 스케줄러(1120)는 온도 센서(1140)로부터의 온도 정보를 수신하고 이를 참조하여 메모리 셀 어레이에 대한 리프레쉬 주기를 설정한다.
도 3은 도 1의 DRAM 칩의 일 구현예를 나타내는 블록도이다. 도 1에 도시된 DRAM 칩들 중 어느 하나를 예로 들어 설명하며, 도 3에 도시된 바와 같이 DRAM 칩(1200_1)은 다수의 DRAM 셀을 포함하는 메모리 셀 어레이(1210), 로우 디코더(1220), 칼럼 디코더(1230) 및 센스앰프부(1240)를 구비할 수 있다. 또한, DRAM 칩(1200_1)은 메모리 셀 어레이(1210)를 구동하거나 리프레쉬 동작을 수행하기 위한 주변 회로로서, 커맨드 디코더(1250), 리프레쉬 제어회로(1260), 내부 어드레스 발생부(1270) 및 어드레스 버퍼부(1280)를 구비할 수 있다.
커맨드 디코더(1250)는 외부로부터 입력되는 외부 커맨드(예컨데, /RAS, /CAS, /WE, 등의 신호)를 디코딩하여 DRAM 칩(1200_1)을 구동하기 위한 내부 커맨드를 발생한다. 또한, 외부의 어드레스(ADD)는 어드레스 버퍼부(1280)로 제공되며, 로우를 선택하기 위한 로우 어드레스(ADD_R)와 칼럼을 선택하기 위한 칼럼 어드레스(ADD_C)는 각각 로우 디코더(1220) 및 칼럼 디코더(1230)로 제공된다. 한편, 커맨드 디코더(1250)의 디코딩 결과에 따라 DRAM 칩(1200_1)은 오토 리프레쉬 모드나 셀프 리프레쉬 모드로 진입할 수 있으며, 리프레쉬 제어회로(1260)는 커맨드 디코더(1250)의 디코딩 결과에 응답하여 리프레쉬 신호(REF_S)를 발생한다. 또한, 내부 어드레스 발생부(1270)는 상기 리프레쉬 신호(REF_S)에 응답하여 리프레쉬가 수행될 페이지(Page)를 선택하기 위한 내부 어드레스(ADI)를 발생하고 이를 어드레스 버퍼부(1280)로 제공한다.
어드레스 버퍼부(1280)는 그 내부에 스위치(미도시)를 구비할 수 있으며, 리드/라이트 동작시에는 외부의 어드레스(ADD)를 입력받아 이를 로우 디코더(1220)로 제공하여 페이지(Page)를 선택한다. 반면에, 오토 리프레쉬 모드나 셀프 리프레쉬 모드로 진입시에는 내부 어드레스(ADI)를 입력받아 이를 로우 디코더(1220)로 제공하여 페이지(Page)를 선택한다. 또한, 메모리 관리 칩(1100)의 리프레쉬 스케줄러(1120)에 의한 리프레쉬 동작시에는, 내부 어드레스 발생부(1270)는 비활성화되며 리프레쉬 스케줄러(1120)로부터의 리프레쉬 어드레스(ADD_Ref)가 어드레스 버퍼부(1280)로 제공된다. 또한, 리프레쉬 스케줄러(1120)에 의한 리프레쉬 동작 동안 오토 리프레쉬 모드나 셀프 리프레쉬 모드는 비활성화된다. 본 발명의 실시예에 따르면, DRAM 칩(1200_1)의 메모리 셀 어레이(1210)에 대한 리프레쉬 동작이 리프레쉬 스케줄러(1120)에 의해 관리되므로 오토 리프레쉬 및/또는 셀프 리프레쉬를 위한 회로가 DRAM 칩(1200_1)에서 제거될 수도 있으나, DRAM 칩(1200_1)을 범용 메모리로서 사용하기 위하여 오토 리프레쉬 및/또는 셀프 리프레쉬에 관계된 회로가 DRAM 칩(1200_1)에 구비되는 것으로 설명한다.
도 4는 메모리 셀 어레이의 페이지 구조 및 메타 데이터 저장부의 일 구현예를 나타내는 도면이다. 도 4의 (a)에는 모듈 보드(미도시) 상에 장착된 n 개의 DRAM 칩(DRAM1 내지 DRAMn)이 도시되어 있으며, 각각의 DRAM 칩은 m 개의 페이지(Page)를 갖는 메모리 셀 어레이를 구비할 수 있다. 메모리 모듈로 한 번의 RAS Active 명령을 인가하였을 때 메모리 모듈 상의 어느 하나의 페이지(Page)의 데이터가 비트라인 센스앰프로 이동된다. 페이지(Page)는 동일 어드레스에 의해 선택될 수 있으며, 메모리 모듈 상에서 하나의 어드레스에 의해 소정의 바이트 크기의 페이지(Page)의 데이터(예컨데, 8k Byte의 데이터)가 비트라인 센스앰프로 이동된다.
한편, 도 4의 (b)에는 도 2의 메타 데이터 저장부(1130)의 일 구현예가 도시된다. 도 4의 (b)에 도시된 바와 같이 메타 데이터 저장부(1130)는 레지스터로 구현될 수 있으며, 또한 메모리 모듈 상의 m 개의 페이지(Page)에 대응하여 m 개의 저장 영역(R[1] 내지 R[m])이 할당된다. 예컨데, 제1 저장 영역(R[1])에는 제1 페이지(Page1)에 관계된 메타 데이터가 저장되며, 제2 저장 영역(R[2])에는 제2 페이지(Page2)에 관계된 메타 데이터가 저장된다. 각각의 저장 영역에는 소정 크기의 버퍼가 할당되며, 예컨데 64 비트(bit)의 버퍼가 각각의 저장 영역으로 할당될 수 있다.
메타 데이터 저장부(1130)에는 DRAM 칩을 제어하기 위한 다양한 정책들에 관계된 정보들이 저장된다. 도 4의 (b)에 도시된 바와 같이, m 개의 저장 영역(R[1] 내지 R[m]) 각각은 다수 비트(k bit)의 버퍼를 포함하며, 상기한 바와 같이 각각의 저장 영역은 64 bit의 버퍼로 이루어질 수 있다. 각각의 저장 영역은 다수의 필드(Field)를 포함하며, 각각의 필드(Field)에는 DRAM 칩을 제어하기 위한 다양한 정책들에 관계된 정보가 저장된다. 예컨데, 리프레쉬 동작에 관련된 메타 데이터(Mdata_Ref)를 저장하며, 메타 데이터(Mdata_Ref)는 리프레쉬 수행에 관계된 리프레쉬 필드(Refresh Field)와 리프레쉬 주기와 관련된 듀얼 리텐션 필드(Dual Retention Field)를 포함할 수 있다. 또한, 도 4의 (b)에는 리프레쉬 필드(Refresh Field)가 하나의 bit의 버퍼로 이루어지고 듀얼 리텐션 필드(Dual Retention Field)가 두 개의 bit의 버퍼로 이루어지는 예가 도시되었으나 이는 설계 변경에 따라 다양하게 변형이 가능하다.
도 5는 도 2의 리프레쉬 스케줄러의 일 구현예를 나타내는 블록도이다. 도 5에 도시된 바와 같이, 상기 리프레쉬 스케줄러(1130)는 리프레쉬와 관계된 전반적인 제어 및 구동 동작을 수행하는 리프레쉬 구동부(1131), 클록 신호(CLK)를 카운팅하여 리프레쉬의 주기(Period)에 관계된 주기 정보(T_Ref)를 발생하는 주기정보 발생부(1132), 지연 동작에 기반하여 리프레쉬의 사이클(Cycle)에 관계된 사이클 정보(T_Rfc)를 발생하는 사이클 정보 발생부(1133), 및 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 포인터(1134)를 구비한다. 리프레쉬 어드레스 포인터(1134)는 로우 어드레스의 비트 수와 같은 수의 토글 플립 플롭이 직렬로 연결된 형태의 리플 캐리 카운터(Ripple Carry Counter)로 구현될 수 있다. 메모리 셀 어레이의 하나의 페이지(Page)를 선택하기 위한 어드레스가 p 비트인 경우, 리프레쉬 어드레스 포인터(1134)는 p 비트의 리프레쉬 어드레스를 발생한다. 또한, 리프레쉬 스케줄러(1130)는 메타 데이터를 적어도 하나의 마스터 플래그와 비교하는 동작에 기반하여 리프레쉬 동작을 관리할 수 있으며, 이를 위하여 마스터 플래그를 저장하는 마스터 플래그 저장부(1135)가 더 구비될 수 있다. 또는, 리프레쉬 스케줄러(1130) 내에서 발생되는 각종 정보가 상기 마스터 플래그로서 이용될 수 있으며, 예컨데 리프레쉬 어드레스 포인터(1134)에서 발생되는 리프레쉬 어드레스 중 어느 하나 또는 그 이상의 비트 값이 마스터 플래그로서 이용될 수도 있다.
주기정보 발생부(1132)는 디지털 방식 또는 아날로그 방식에 의하여 리프레쉬의 주기(Period)에 관계된 주기 정보(T_Ref)를 발생할 수 있다. 도 5에서는, 시스템 클록 신호(CLK)를 카운팅함에 의하여 주기 정보(T_Ref)를 발생하는 구성과, 오실레이터(Oscillator)로부터의 발진 신호를 주기 정보(T_Ref)로서 발생하는 구성이 주기정보 발생부(1132)에 구비되며, 상기 두 신호들 중 어느 하나의 신호를 주기 정보(T_Ref)로서 제공하기 위한 멀티플렉서가 주기정보 발생부(1132)에 더 구비되는 예를 도시하였다. 그러나, 주기정보 발생부(1132)는 디지털 방식 또는 아날로그 방식 중 어느 하나의 방식에 의해 주기 정보(T_Ref)를 발생하여도 무방하다. 또한, 사이클 정보 발생부(1133)는 리프레쉬 주기의 시작을 알리는 신호(Init)를 리프레쉬 구동부(1131)로부터 제공받으며, 상기 신호(Init)를 지연하는 동작에 기반하여 리프레쉬의 사이클(Cycle)에 관계된 사이클 정보(T_Rfc)를 발생한다.
리프레쉬 구동부(1131)는 리프레쉬와 관련된 각종 제어신호 및 정보들(Mode controls, Field Values, Temp)을 수신한다. 각종 명령 및 정보들로서, 동작 모드에 관계된 모드 제어신호(Mode controls)가 리프레쉬 구동부(1131)로 제공될 수 있다. 상기 모드 제어신호(Mode controls)는 외부로부터 제공되는 제어 명령일 수 있으며, 또는 도 2의 제어 유닛(1110)의 외부 명령 신호(CMD)를 디코딩한 결과일 수 있다. 모드 제어신호(Mode controls)에 응답하여 리프레쉬 스케줄러(1130)의 동작 모드가 제어되며, 예컨데 리프레쉬 구동부(1131)의 동작이 온/오프 제어될 수 있다. 또한, 필드 값(Field Values)은 리프레쉬에 관계된 메타 데이터로서 도 2의 메타 데이터 저장부(1130)로부터 제공될 수 있다. 또한, 온도 정보(Temp)는 리프레쉬의 주기 값을 설정하기 위해 참조될 수 있으며, 도 2의 온도 센서(1140)로부터 리프레쉬 구동부(1131)로 제공될 수 있다.
리프레쉬 구동부(1131)는 리프레쉬 어드레스 포인터(1134)로부터 발생되는 리프레쉬 어드레스(ADD_Ref)를 수신하고, 이를 도 1의 DRAM 칩으로 제공한다. 특히, 리프레쉬 구동부(1131)가 리프레쉬 어드레스(ADD_Ref)를 제공함에 있어서, 상기 리프레쉬 어드레스(ADD_Ref)에 대응하는 페이지(Page)의 리프레쉬 특성을 나타내는 필드 값과 마스터 플래그 저장부(1135)로부터의 마스터 플래그 값을 비교하고, 그 비교 결과에 기반하여 해당 페이지(Page)의 리프레쉬 동작이 선택적으로 수행되도록 제어한다. 예컨데, 리프레쉬 수행을 위하여 리프레쉬 주기 및 사이클 정보를 포함하는 각종 리프레쉬 커맨드(Refresh Begin, Refresh End)와 해당 페이지(Page)를 선택하기 위한 리프레쉬 어드레스(ADD_Ref)를 DRAM 칩으로 제공한다. 상기 필드 값과 마스터 플래그 값을 비교한 결과에 따라, 리프레쉬 동작을 실제 수행할 페이지(Page)의 리프레쉬 어드레스(ADD_Ref)를 DRAM 칩으로 제공함으로써 리프레쉬 동작이 선별적으로 수행되도록 한다. 필드 값과 마스터 플래그 값과의 비교 동작에 따른 리프레쉬의 선택적 수행과 관련된 구체적인 동작은 후술한다.
도 6은 도 5의 리프레쉬 구동부를 구현하는 일 예를 나타내는 블록도이다. 도 6에 도시된 바와 같이, 리프레쉬 구동부(1131)는 비교 유닛(1131_1), 커맨드/어드레스 제어부(1131_2), 레지스터 제어부(1131_3) 및 마스터 플래그 제어부(1131_4)를 구비할 수 있다. 또한, 상기 리프레쉬 구동부(1131)는 DRAM 칩에 대한 리드/라이트를 위한 로우(Row)의 액티브를 감지하는 액티브 로우 감지부(1131_5)를 더 구비할 수 있다.
비교 유닛(1131_1)은 페이지(Page)의 리프레쉬 동작을 제어하기 위한 각종 비교 동작을 수행한다. 비교 유닛(1131_1)은, 도 5의 마스터 플래그 저장부(1135)로부터 하나 이상의 마스터 플래그(Master Flag_1, Master Flag_2)를 수신하고, 또한 메타 데이터 중 리프레쉬와 관련된 적어도 하나의 정보를 수신한다. 상기 리프레쉬와 관련된 정보로서, 각각의 페이지(Page)의 리프레쉬 수행과 관계된 필드 값(Refresh Field)과, 각각의 페이지(Page)의 리프레쉬의 주기와 관계된 필드 값(Dual Retention Field)을 포함할 수 있다 .
커맨드/어드레스 제어부(1131_2)는 비교 유닛(1131_1)의 비교 결과에 기반하여, 메모리 셀 어레이의 페이지(Page)에 대한 리프레쉬 동작을 수행하기 위한 명령 및/또는 어드레스(ADD_Ref, CMD_Ref)의 출력을 제어한다. 또한, 레지스터 제어부(1131_3)는 메타 데이터 저장부(도 2의 1130)의 필드 값을 변동시키는 제어동작을 수행하며, 각종 정보를 수신하고 분석하여 메타 데이터 저장부(1130)의 리프레쉬에 관계된 필드 값을 변동시키기 위한 제1 제어신호(CON1)를 발생한다. 예컨데, 비교 유닛(1131_1)의 비교 결과가 레지스터 제어부(1131_3)로 제공될 수 있으며, 또한 마스터 플래그(예컨데 제1 및/또는 제2 마스터 플래그)의 정보가 레지스터 제어부(1131_3)로 제공될 수 있다. 또한, DRAM 칩들을 테스트한 결과로서 테스트 정보(Test_info)가 레지스터 제어부(1131_3)로 제공될 수 있다.
한편, 액티브 로우 감지부(1131_5)는 메모리 셀 어레이의 페이지(Page)가 리드/라이트 동작을 위하여 오픈되는 것을 감지하며, 예컨데 상기 페이지(Page)의 로우(Row)가 액티브되는 것을 감지하고 그 감지 결과를 레지스터 제어부(1131_3)로 제공한다. 레지스터 제어부(1131_3)는, 페이지(Page)를 순차적으로 리프레쉬하는 도중 액티브 로우 감지부(1131_5)로부터 리드 또는 라이트를 위해 오픈되는 페이지(Page)의 어드레스 정보를 수신하고, 해당 어드레스에 대응하는 메타 데이터 저장부(1130)의 필드 값을 변동시킨다. 예컨데, 필드 값을 변동시킴에 있어서 마스터 플래그 정보(Master Flag)를 이용할 수 있다. 또한, 레지스터 제어부(1131_3)는 메모리 셀 어레이를 테스트한 테스트 정보(Test_info)를 이용하여 메타 데이터 저장부(1130)의 필드 값을 설정할 수 있다. 예컨데, 메모리 셀 어레이의 페이지(Page) 각각에 대한 리프레쉬 주기에 관계된 테스트 정보(Test_info)가 제공되며, 레지스터 제어부(1131_3)는 상기 테스트 정보(Test_info)에 응답하여 메타 데이터 저장부(1130)의 필드 값을 변동시킨다. 테스트 정보(Test_info)는 외부의 테스터(미도시)로부터 제공될 수 있으며, 예컨데, 테스트 정보(Test_info)는 메모리 모듈(도 1의 1000) 외부의 테스터 장비로부터 제공되거나 또는 DRAM 칩(도 1의 1200_1 내지 1200_n) 각각에 BIST(Built-In Selt Test) 형태로 구비되는 테스터로부터 제공될 수 있다. 외부의 테스터 장비로부터 테스트 정보(Test_Info)가 제공되는 경우, 레지스터 제어부(1131_3)는 해당 정보를 이용하여 항상 고정된 값을 갖는 필드 값을 메타 데이터 저장부(1130)에 기록할 수 있다. 또는, BIST(Built-In Selt Test) 형태의 테스터가 메모리 셀 어레이를 주기적으로 테스트하는 경우, 레지스터 제어부(1131_3)는 메모리 모듈(1000)의 초기 동작시(또는 파워 업시) 리프레쉬에 관계된 필드 값을 메타 데이터 저장부(1130)에 기록하거나, 또는 메모리 모듈(1000)의 동작중 주기적으로 리프레쉬에 관계된 필드 값을 메타 데이터 저장부(1130)에 기록할 수 있다.
한편, 마스터 플래그 제어부(1131_4)는 마스터 플래그 값을 가변시키는 제어동작을 수행하며, 리프레쉬 주기에 관계된 시간 정보(Time Info)를 수신하고 마스터 플래그 값을 가변시키기 위한 제2 제어신호(CON2)를 발생한다. 레지스터 제어부(1131_3)는 상기 감지 결과를 더 이용하여 필드 값을 가변시킬 수 있다.
상기와 같이 구성될 수 있는 본 발명의 실시예에 따른 메모리 모듈에서의 리프레쉬 동작의 구체적인 일예를 도 7 내지 도 9를 참조하여 설명하면 다음과 같다.
도 7은 리프레쉬 동작에 따른 필드 값의 상태의 제1 예를 나타내는 도면이다. 도 7에 도시된 바와 같이, 메타 데이터 저장부는 m 개의 페이지(Page) 각각에 대응하여 m 개의 저장 영역(R[1] 내지 R[m])을 구비하고, 각각의 저장 영역은 다수 비트의 버퍼를 구비한다. 리프레쉬의 수행에 관계된 리프레쉬 필드(Refresh Field)는 하나의 비트로 이루어질 수 있다.
m 개의 저장 영역(R[1] 내지 R[m]) 각각의 리프레쉬 필드(Refresh Field)는 "0" 또는 "1"의 값으로 설정된다. m 개의 저장 영역(R[1] 내지 R[m])의 리프레쉬 필드(Refresh Field)가 모두 "0"으로 설정되거나 또는 모두 "1"로 설정될 수 있으며, 또는 도 7에 도시된 바와 같이 m 개의 저장 영역(R[1] 내지 R[m])의 리프레쉬 필드(Refresh Field)가 "0" 과 "1"을 반복하는 형태로 설정될 수 있다. 또한 제1 마스터 플래그(Master Flag_1)은 "0" 과 "1"의 값으로 반복하게 변동된다. 예컨데, 리프레쉬 주기(T_Ref)가 64ms인 경우, 상기 주기의 처음 32ms 동안 제1 마스터 플래그(Master Flag_1)는 "0"의 값을 가지며 이후의 32ms 동안 제1 마스터 플래그(Master Flag_1)는 "1"의 값을 갖도록 설정된다. 제1 마스터 플래그(Master Flag_1)는 도 5의 마스터 플래그(1135)로부터 생성되는 신호일 수 있으며, 또는 리프레쉬 어드레스 포인터(1134)에서 발생되는 리프레쉬 어드레스(ADD_Ref)의 최상위 비트일 수 있다.
제1 마스터 플래그(Master Flag_1)와 리프레쉬 필드(Refresh Field) 값을 비교하여 페이지(Page)에 대한 리프레쉬 동작을 선택적으로 수행한다. 해당 페이지(Page)에 대한 필드 값 비교 및 이에 기반하는 리프레쉬 동작이 수행되면, 로우(Row) 어드레스를 하나 증가시켜 발생하고 다음의 페이지(Page)에 대한 필드 값 비교 및 이에 기반하는 리프레쉬 동작을 수행한다. 제1 마스터 플래그(Master Flag_1)와 리프레쉬 필드(Refresh Field) 값이 동일한 페이지(Page)에 대해 리프레쉬 동작을 수행할 수 있다. 예컨데, 처음 32ms 동안, "0"의 값을 갖는 제1 마스터 플래그(Master Flag_1)를 리프레쉬 필드(Refresh Field) 값과 비교하여 "0"의 리프레쉬 필드(Refresh Field) 값을 갖는 페이지(Page)를 리프레쉬한다. 또한, 이후의 32ms 동안, "1"로 변동된 제1 마스터 플래그(Master Flag_1)를 리프레쉬 필드(Refresh Field) 값과 비교하여 "1"의 리프레쉬 필드(Refresh Field) 값을 갖는 페이지(Page)를 리프레쉬한다. 상기와 같은 동작에 따르면, 리프레쉬 주기(T_Ref) 조건을 만족시키면서 페이지(Page)들 각각이 리프레쉬 주기(T_Ref) 동안 1 번씩 리프레쉬된다.
도 8은 리프레쉬 동작에 따른 필드 값의 상태의 제2 예를 나타내는 도면이다. m 개의 저장 영역(R[1] 내지 R[m]) 각각의 리프레쉬 필드(Refresh Field)는 "0" 또는 "1"의 값으로 설정되며, 또한 제1 마스터 플래그(Master Flag_1)는 "0"과 "1"의 값이 반복되도록 설정된다. 도 8에서는, 리프레쉬 주기가 64ms인 경우, 상기 주기의 처음 32ms 동안 제1 마스터 플래그(Master Flag_1)가 "0"의 값으로 설정되는 예를 나타낸다. 리프레쉬 필드(Refresh Field) 값과 제1 마스터 플래그(Master Flag_1)의 값을 비교하여 그 값이 서로 동일한 경우 해당 페이지(Page)에 대한 리프레쉬 동작을 수행한다.
소정의 페이지, 예컨데 제2 페이지에 대한 필드 값 비교동작 후, 제a 페이지에 대한 리드/라이트 동작을 위하여 제a 페이지가 오픈될 수 있다. 상기 제a 페이지에 대한 오픈 동작이 감지되면, 제a 페이지에 대응하는 저장 영역(R[a])의 리프레쉬 필드(Refresh Field) 값을 재기록한다. 예컨데, 저장 영역(R[a])의 리프레쉬 필드(Refresh Field) 값을 현재 제1 마스터 플래그(Master Flag_1)와 동일한 값으로 변경하거나 현재 제1 마스터 플래그(Master Flag_1)의 반전된 값으로 변경할 수 있다.
또한, 리프레쉬 필드(Refresh Field) 값을 변경함에 있어서, 리드/라이트 동작을 위하여 오픈된 페이지가 현재 필드 값 비교동작이 완료된 페이지의 이전에 위치하는지 또는 이후에 위치하는지에 따라서 변경할 수 있다. 예컨데, 리드/라이트 동작을 위하여 오픈된 페이지(제a 페이지)가 현재 필드 값 비교동작이 완료된 페이지의 이후에 위치하는 경우, 해당 저장 영역(R[a])의 리프레쉬 필드(Refresh Field) 값을 현재 제1 마스터 플래그(Master Flag_1)의 반전된 값인 "1"로 변경할 수 있다. 반면에, 리드/라이트 동작을 위하여 오픈된 페이지가 현재 필드 값 비교동작이 완료된 페이지의 이전에 위치하는 경우, 예컨데 제2 페이지가 오픈되는 경우, 제1 페이지에 대응하는 제1 저장 영역(R[1])의 리프레쉬 필드(Refresh Field) 값을 현재 제1 마스터 플래그(Master Flag_1)의 값 "0"으로 변경한다.
이에 따라, 제a 페이지에 대해 리프레쉬 명령이 인가되는 시간 간격을 증가시킬 수 있으므로, 불필요한 리프레쉬의 수행을 방지하고 또한 전력 소모를 감소할 수 있다. 즉, 리드/라이트를 위하여 제a 페이지가 오픈되는 경우, 제a 페이지에 대한 리프레쉬 동작을 상기 리드/라이트를 위한 페이지 오픈 동작으로 대체할 수 있으므로, 제a 페이지에 대한 이전의 리프레쉬 명령과 다음의 리프레쉬 명령 사이의 시간 간격을 늘릴 수 있다. 예컨데, 제a 페이지의 어드레스 값에 따라 32ms에서부터 64ms 사이에 해당하는 시간 간격을 늘릴 수 있으며, 이에 따라 제a 페이지에 대한 이전의 리프레쉬 명령과 다음의 리프레쉬 명령 사이의 시간 간격이 96ms에서부터 128ms 사이에 해당하는 간격을 갖도록 할 수 있다. 또한, 제a 페이지는 리프레쉬 주기(예컨데, 64ms) 동안 적어도 한번의 데이터 재저장 동작이 수행되므로 리프레쉬 주기 스펙(SPEC)을 만족하게 된다.
도 9는 리프레쉬 동작에 따른 필드 값의 상태의 제3 예를 나타내는 도면이다. 도 9에서는 메타 데이터 저장부가 듀얼 리텐션 필드(Dual Retention Field)를 포함하고, 듀얼 리텐션 필드(Dual Retention Field) 값을 참조함에 의하여 리프레쉬 동작이 제어되는 예가 도시된다.
도 9에 도시된 바와 같이, m 개의 저장 영역(R[1] 내지 R[m]) 각각은 듀얼 리텐션 필드(Dual Retention Field)를 포함하며, 각각의 저장 영역의 듀얼 리텐션 필드(Dual Retention Field)는 하나 이상의 비트의 버퍼(예컨데, 2 비트의 버퍼)를 포함한다. DRAM의 리프레쉬 특성은 페이지(Page) 단위로 서로 다른 리프레쉬 특성을 나타낼 수 있다. 예컨데, 메모리 셀 어레이의 일부의 페이지(Page)는 64ms의 주기로서 리프레쉬가 수행되어야 하나, 다른 일부의 페이지(Page)는 32ms 또는 128ms의 주기로서 리프레쉬가 수행될 수 있다. 듀얼 리텐션 필드(Dual Retention Field)는 각각의 페이지(Page)의 리프레쉬 주기에 관계된 정보를 저장하며, 예컨데 64ms의 리프레쉬 주기를 갖는 페이지(Page)에 대응하여 "0"의 값이 저장되고, 128ms의 리프레쉬 주기를 갖는 페이지(Page)에 대응하여 "1"의 값이 저장될 수 있다. 또한, 듀얼 리텐션 필드(Dual Retention Field)가 2 비트의 버퍼를 포함하는 경우, 리프레쉬 주기가 3 개 이상으로 구분되고 각각의 페이지(Page)의 리프레쉬 특성에 따라 필드 값이 "00", "01", "10", "11" 중 어느 하나로 저장될 수 있다. 상기와 같은 듀얼 리텐션 필드(Dual Retention Field)의 설정은, 초기의 테스트를 통해서 매번 파워 업(Power-up)시 결정하여 설정을 하거나 메모리 동작 중 주기적으로 테스트를 수행하여 듀얼 리텐션 필드(Dual Retention Field)를 갱신할 수 있다. 또는 DRAM 칩 내부에 관련 정보가 안티 퓨즈(antifuse) 등의 방법 등에 의해 저장되고 해당 정보를 읽어내어 설정을 할 수 있다.
리프레쉬의 기본 주기 단위가 32ms로 설정된 경우, 리프레쉬 스케줄러(1120)는 클록 카운팅 등을 통해 32ms 마다 필드 값 비교 동작을 수행한다. 예컨데, 리프레쉬 주기가 32ms인 경우 듀얼 리텐션 필드(Dual Retention Field) 값이 "00"으로 설정될 수 있으며, 리프레쉬 주기가 64ms인 경우 듀얼 리텐션 필드(Dual Retention Field) 값이 "01"으로 설정될 수 있다. 또한, 리프레쉬 주기가 128ms인 경우 듀얼 리텐션 필드(Dual Retention Field) 값이 "10"으로 설정될 수 있다. 듀얼 리텐션 필드(Dual Retention Field) 값과 비교될 제2 마스터 플래그(Master Flag_2) 값이 리프레쉬 스케줄러(1120) 내에 설정되며, 예컨데 제2 마스터 플래그(Master Flag_2) 값은 32ms 마다 "00", "01", "10", "11"로 변경된다.
리프레쉬 스케줄러(1120)가 리프레쉬를 수행할 페이지(Page)의 로우(Row) 어드레스를 발생하면, 해당 페이지(Page)에 대응하는 저장 영역 내의 듀얼 리텐션 필드(Dual Retention Field) 값을 참조한다. 만약, 듀얼 리텐션 필드(Dual Retention Field) 값이 "00"인 페이지에 대해서는 제2 마스터 플래그(Master Flag_2) 값에 관계없이 항상 리프레쉬 동작을 수행한다. 그리고, 제2 마스터 플래그(Master Flag_2) 값이 "01"과 "11"인 경우에는, 듀얼 리텐션 필드(Dual Retention Field) 값이 "00"인 페이지 이외에도, 제2 마스터 플래그(Master Flag_2) 값의 LSB 값을 듀얼 리텐션 필드(Dual Retention Field)의 LSB 값과 비교하고, 그 값이 같은 페이지를 더 리프레쉬한다. 또한, 제2 마스터 플래그(Master Flag_2) 값이 "10"인 경우에는, 제2 마스터 플래그(Master Flag_2) 값의 MSB 값을 듀얼 리텐션 필드(Dual Retention Field)의 MSB 값과 비교하여, 그 값이 같은 페이지를 더 리프레쉬한다. 상기와 같은 동작에 따라서, 각각의 페이지가 32ms, 64ms 및 128ms 중 어느 하나의 주기로서 리프레쉬 동작이 수행되도록 한다.
도 8 및 도 9의 예에서는, 리프레쉬 필드(Refresh Field)와 듀얼 리텐션 필드(Dual Retention Field)를 각각 구분하여 설명하였으나, 실제 본 발명의 일실시예에 따르면 리프레쉬 필드(Refresh Field) 및 듀얼 리텐션 필드(Dual Retention Field)를 모두 참조하여 페이지(Page)에 대한 리프레쉬 동작을 수행할 수 있다. 예컨데, 소정의 페이지(Page)에 리드/라이트를 위한 오픈(Open) 동작이 수행되지 않아 리프레쉬 대상에 해당하더라도, 상기 페이지(Page)의 리프레쉬 주기가 길게 설정된 경우에는 듀얼 리텐션 필드(Dual Retention Field)를 참조하여 상기 페이지(Page)에 대한 리프레쉬가 수행되지 않을 수 있다.
한편, 본 발명과 관련하여, 상기 리프레쉬 동작 이외에 다른 다양한 정책들이 메모리 모듈 또는 메모리 시스템 내에 채용될 수 있으며, 이러한 다양한 정책들은 앞서 설명된 실시예에서도 적용이 가능하다. 이에 관련하여서는 이후의 실시예들을 통해 설명한다. 또한, 본 발명에 따른 다양한 정책들의 통합 관리는 다른 형태의 메모리 모듈에서도 적용이 가능하며, 예컨데 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등 다양한 형태의 메모리 모듈에 적용될 수 있다. 이하 본 발명이 적용되는 다른 형태의 메모리 모듈의 예 및 메모리 구동을 위한 다른 정책들과 관련하여 설명한다.
도 10a,b는 본 발명의 다른 실시예에 따른 메모리 모듈 및 메모리 시스템을 나타내는 블록도이다. 도 10a에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 모듈(4000A 내지 4000C) 각각은 하나 이상의 반도체 장치(4100)을 포함한다. 한편, 메모리 시스템(200)은 메모리 콘트롤러(3000)와 반도체 장치(4100)가 장착된 메모리 모듈(4000A 내지 4000C)을 구비한다. 또한, 메모리 시스템(200)은 클록 발생부(3100)를 더 구비할 수 있으며, 클록 발생부(3100)로부터 발생되는 클록신호는 메모리 콘트롤러(3000)로 제공되거나 각각의 메모리 모듈(4000A 내지 4000C)로 제공될 수 있다.
도 10a에 도시된 메모리 모듈(4000A 내지 4000C)은 FBDIMM 형태의 모듈로서, 메모리 모듈(4000A 내지 4000C)은 각각은 AMB(Advanced Memory Buffer, 4200)를 구비한다. FBDIMM 형태의 메모리 모듈 각각은 메모리 콘트롤러(3000)와 통신하며, 메모리 콘트롤러(3000)와 모듈 내의 AMB(4200) 사이가 포인트 투 포인트(point-to-point) 방식으로 접속된다. 어느 메모리 모듈에 구비되는 AMB와 다른 메모리 모듈에 구비되는 AMB는 서로 패킷을 송수신할 수 있다. 이에 따르면, 반도체 메모리 시스템(200)에 접속되는 메모리 모듈 수를 증가시킬 수 있으므로, 대용량화가 가능하며 또한 FBDIMM은 패킷 프로토콜(packet protocol)을 이용하기 때문에 고속 동작이 가능하다.
도 10b는 도 10a의 메모리 시스템(200)의 통신 방식의 일예를 나타낸다. 도 10b에서는 설명의 편의상 메모리 콘트롤러(3000)와 제1 메모리 모듈(4000A)만을 도시하였다. 도 10b에 도시된 바와 같이 메모리 콘트롤러(3000)와 제1 메모리 모듈(4000A)의 AMB(4200)는 직렬 통신 방식에 따라 패킷을 송수신하며, 제1 메모리 모듈(4000A)의 AMB(4200)는 인접한 메모리 모듈의 AMB(일예로서, 제2 메모리 모듈의 AMB)와 패킷을 송수신한다. 상기 패킷에 포함된 어드레스 및 커맨드(CMD/ADD), 클록신호(CLK) 및 데이터(Data) 등은 반도체 장치(예컨데, DRAM 4100)로 제공된다.
상기와 같이 구성될 수 있는 본 발명의 메모리 모듈 및 반도체 메모리 시스템을 하나의 메모리 모듈(예컨데, 제1 메모리 모듈, 4000A)을 중심으로 하여 설명하면 다음과 같다.
도 11은 도 10a의 AMB(4200)의 일 구현예를 나타내는 블록도이다. 도 11에 도시된 바와 같이, 상기 AMB(4200)는 외부의 클록 신호를 수신하여 AMB(4200) 내부에서 사용되는 클록 신호를 발생하는 PLL(4240)와, 외부로부터의 패킷을 라이트하고, 커맨드(CMD)를 디코딩하거나 패킷의 손상 유무를 확인하기 위한 CRC(Cyclic Redundancy Check)를 수행하는 AMB 코어(4220) 및 패킷의 양방향으로의 전달을 제어하는 경로 제어로직(4230)을 구비한다. 특히, AMB(4200)에는 본 발명의 실시예에 따른 다양한 정책이 적용되어 메모리에 대한 통합적인 관리를 수행하는 메모리 관리부(4210)가 더 구비된다.
도 12는 도 11의 메모리 관리부(4210)의 일 구현예를 나타내는 블록도이다. 도 12에 도시된 바와 같이, 상기 메모리 관리부(4210)는 메타 데이터를 저장하는 메타 데이터 저장부(4211)와 메모리에 대한 리프레쉬 동작을 관리하는 리프레쉬 스케줄러(4212)를 구비한다. 또한, 메모리 관리부(4210)는 외부로부터 또는 AMB 코어(4220)로부터 클록신호(CLK), 커맨드/어드레스(CMD, ADD) 및 데이터(DQ) 등을 수신하고 이를 처리하는 제어 유닛(4216), 메모리의 일정 개수의 어드레스 정보를 저장하는 LRU/FIFO 부(4213), 메모리에 저장된 데이터의 비트 에러 여부를 모니터링하기 위해 메모리 셀을 리드하는 스크러버(Scrubber, 4214) 및 메모리의 일부 페이지(Page)에 에러 정정이 불가능한 에러가 발생한 경우 에러 페이지(Page)를 리던던트 페이지(Page)로 대체하기 위한 어드레스 교환 제어부(5215) 등을 더 구비할 수 있다. 또한, 메모리 관리부(4210)는, 본 발명의 반도체 메모리 시스템이 사용되는 어플리케이션(예컨데 컴퓨터 시스템)의 작업 로드를 분석하고 예측하는 작업 로드 분석부(4217), 메모리의 리드/라이트에 관계된 동작 전압을 제어하는 DVFS(Dynamic Voltage Frequenvy Scaling) 제어부(4218) , 데이터에 대한 에러 정정을 수행하는 에러 정정부(ECC, 4219_1) 및 주변 온도를 감지하여 온도 정보를 발생하는 온도 센서(4219_2)를 더 구비할 수 있다.
도 13a,b,c,d은 도 12의 메모리 관리부에 구비되는 구성들의 일 구현예를 나타내는 도면으로서, 도 13a는 도 12의 메타 데이터 저장부의 일 구현예를 나타낸다. 상기 메타 데이터 저장부(4211)는 레지스터로 구현될 수 있으며, 도 4에 도시된 바와 같이 메모리 모듈 상의 m 개의 페이지(Page)에 대응하여 m 개의 저장 영역(R[1] 내지 R[m])이 할당될 수 있다. 도 13a는 어느 하나의 저장 영역(예컨데 제1 저장 영역, R[1])의 예를 나타내며, 제1 저장 영역(R[1])은 소정 크기의 버퍼를 포함하며 또한 다수 개의 필드로 이루어진다. 또한, 도 13a에서 제1 저장 영역(R[1])에 도시된 숫자는 버퍼의 비트 순서를 나타낸다.
제1 저장 영역(R[1])은, 리프레쉬 수행에 관계된 리프레쉬 필드(Refresh Field), 리프레쉬 주기와 관련된 듀얼 리텐션 필드(Dual Retention Field), 스크리빙 동작과 관련된 스크러빙 필드(Scrubbing Field), 메모리에 저장된 데이터의 리클레임(Reclaim)에 관련된 리클레임 필드(Reclaim Field), 에러 페이지(Page)의 어드레스 교환에 관련된 어드레스 교환 필드(Swap Address Field), 메모리의 리드/라이트 동작의 전압에 관계된 동작 전압 필드(Voltage Operation Field) 및 ECC 정정과 관련된 ECC 필드(ECC Field) 등을 포함할 수 있다. 또한, 스크러빙 필드(Scrubbing Field)는 싱글비트 에러에 관계된 정보를 갖는 서브 필드와 페일 칼럼의 어드레스 정보를 갖는 서브 필드와, 해당 페이지가 멀티 비트 에러가 발생하였는지를 나타내는 정보를 갖는 서브 필드를 포함할 수 있다. 또한, 어드레스 교환 필드(Swap Address Field)는 소정 어드레스에 해당하는 페이지(Page)가 정정 불가능한 에러가 발생하였는지를 나타내는 서브 필드와 리던던트 페이지(Page)의 어드레스 정보를 갖는 서브 필드를 포함할 수 있다. 상기와 같이 구성될 수 있는 본 발명의 다른 실시예의 메모리 모듈 및 반도체 메모리 시스템의 동작을 도 12 및 도 13a을 참조하여 설명하면 다음과 같다.
스크러버(4214)는 메모리(예컨데, 도 10a의 반도체 장치(4100)에 구비되는 메모리 셀 어레이)에서 싱글 비트 에러가 발생하였는지 여부를 모니터링하기 위하여 메모리를 리드하는 스크러빙 동작을 일정 주기마다 수행한다. 메모리 관리부(4210)의 스크러버(4214)는 메모리 셀 어레이 각각의 페이지(Page)에 대해 스크러빙 동작을 수행하고, 스크러빙 결과 싱글비트 에러가 발생한 경우 그 결과를 메타 데이터 저장부(4211)의 스크러빙 필드(Scrubbing Field)에 저장한다. 예컨데, 싱글비트 에러 서브 필드가 1 비트의 버퍼로 이루어지며, 제1 페이지(Page)에 싱글비트 에러가 발생한 경우 제1 저장 영역(R[1])의 스크러빙 필드(Scrubbing Field)의 싱글비트 에러 서브 필드가 "1"의 값을 갖는다.
또한, 메모리 셀 어레이의 각각의 페이지(Page)의 스크러빙 결과에 따른 다른 정보들을 메타 데이터 저장부(4211)의 스크러빙 필드(Scrubbing Field)에 저장한다. 예컨데, 페일 칼럼 어드레스 서브 필드는 12 비트의 버퍼로 이루어지며 상기 싱글비트 에러가 발생된 칼럼 어드레스(Column address)를 페일 칼럼 어드레스 서브 필드에 저장한다. 또한, 해당 페이지(Page)에서 두 개 이상의 에러가 검출된 경우, 상기 페이지(Page)에 대응하는 저장 영역의 스크러빙 필드(Scrubbing Field)에 이를 나타내는 정보를 저장한다. 예컨데, 스크러빙 필드(Scrubbing Field)의 멀티 비트 에러 서브 필드가 3 비트의 버퍼로 이루어진 경우, 해당 페이지에 2 비트의 페일이 발생한 경우 멀티 비트 에러 서브 필드에 "001"를 저장하고, 3 비트의 페일이 발생한 경우 멀티 비트 에러 서브 필드에 "010"를 저장하며, 이와 유사한 방식에 따라 다른 수의 페일이 발생한 경우 이를 나타내는 정보를 저장한다. 또한, 8 비트 이상의 페일이 발생한 경우에는 멀티 비트 에러 서브 필드에 "111"를 저장한다.
스크러버(4214)는 스크러빙을 수행함에 있어서, 메타 데이터 저장부(4211)에 저장된 스크러빙 필드(Scrubbing Field)의 값을 참조하고 이에 기반하여 메모리 셀 어레이에 대한 스크러빙 동작을 수행한다. 예컨데, 스크러버(4214)는 다수의 페이지(Page)를 순차적으로 스크러빙하며, 각각의 페이지(Page)에 대한 스크러빙을 수행하기 전에 메타 데이터 저장부(4211)의 스크러빙 필드(Scrubbing Field)의 값을 참조한다. 싱글비트 에러 서브 필드가 "0"의 값을 갖는 경우 스크러버(4214)는 이에 대응하는 페이지(Page)에 대해서는 스크러빙 동작을 수행하지 않으며, 반면에 싱글비트 에러 서브 필드가 "1"의 값을 갖는 경우 스크러버(4214)는 이에 대응하는 페이지(Page)에 대해서 스크러빙 동작을 수행한다. 또한, 스크러빙 동작을 수행함에 있어서 페일 칼럼 어드레스 서브 필드를 참조하고, 해당 페이지(Page)를 스크러빙함에 있어서 페일 칼럼 어드레스 서브 필드로부터 어드레스를 읽어낸 후 상기 어드레스를 시작 어드레스로 하여 해당 페이지(Page)에 대한 스크러빙 동작을 수행한다.
또한, 페이지(Page)에서 두 개 이상의 페일이 발생한 경우 데이터의 에러를 정정하기 위해서는 더 많은 비트의 ECC 자원(ECC 패리티(Parity))를 필요로 한다. 일반 라이트 동작시, 스크러빙 필드(Scrubbing Field)의 멀티 비트 에러 서브 필드 값을 참조하고, 그 참조 결과에 따라 ECC 패리티(Parity)를 더 생성하여 데이터에 대한 에러 정정 동작이 수행되도록 한다. 예컨데, 멀티 비트 에러 서브 필드 값이 "000"인 경우 1 비트의 에러 정정 ECC를 사용하며, 멀티 비트 에러 서브 필드 값이 "011"인 경우 패리티(Parity) 비트를 더 추가하여 4 비트의 에러 정정 ECC를 사용한다. 도 12의 ECC부(4219_1)는 멀티 비트 에러 서브 필드 값을 참조하여 데이터의 에러 정정을 위한 ECC 패리티(Parity)를 생성한다. 상기한 바와 같이, 멀티 비트 에러 서브 필드 값에 따라 서로 다른 비트 수의 ECC 패리티(Parity)를 생성하며, 상기 생성된 ECC 패리티(Parity)는 메타 데이터 저장부(4211)의 ECC 필드(ECC Field)에 저장된다. 메모리 셀 어레이에 저장된 데이터를 리드하는 경우, 메모리에 저장된 데이터와 ECC 필드(ECC Field)에 저장된 ECC 패리티(Parity)를 이용하여 원래의 데이터를 찾아낼 수 있다.
한편, 메모리, 예컨데 DRAM이 사용되는 컴퓨터 시스템에서, 중앙 프로세서 유닛(CPU)이 메모리 자원을 요청하는 경우, 메모리에 빈 공간이 없으면 기존에 저장된 데이터를 삭제하고 해당 공간을 다른 용도로 사용하기 위한 리클레임(Reclaim) 동작이 수행되어야 한다. 리클레임(Reclaim) 동작 수행시, 메모리 셀 어레이의 해당 페이지(Page)의 데이터가 불휘발성 저장 장치(예컨데, 하드 디스크 드라이브, HDD)에 존재하는 원본 데이터와 동일한 경우에는 상기 페이지(Page)의 데이터를 바로 삭제할 수 있으나, 페이지(Page)의 데이터가 원본 데이터와 다른 경우(또는, 페이지(Page)의 데이터가 더티 데이터(Dirty data)인 경우)에는 하드 디스크 드라이브(HDD)에 해당 데이터를 옮긴 이후에 해당 공간을 다른 용도로 사용해야 한다.
상기와 같은 리클레임(Reclaim) 동작을 관리하기 위하여, 도 12의 메모리 관리부(4210)의 메타 데이터 저장부(4211)는 리클레임 필드(Reclaim Field)를 포함하며, 메모리 셀 어레이의 각각의 페이지(Page)가 더티 데이터(Dirty data)를 포함하는지를 나타내는 정보를 리클레임 필드(Reclaim Field)에 저장할 수 있다. 이에 따라, 리클레임(Reclaim) 동작을 수행함에 있어서 각각의 페이지(Page)에 저장된 데이터를 하드 디스크 드라이브(HDD)에 백 업(Back-up)할 필요가 있는지를 리클레임 필드(Reclaim Field)를 통해 확인 가능하며, 그 확인 결과에 기반하여 리클레임(Reclaim) 동작이 수행되도록 한다. 예컨데, 하드 디스크 드라이브(HDD)의 데이터가 메모리로 옮겨지고 이후 리드 및/또는 라이트를 위하여 메모리의 페이지(Page)가 오픈된 경우, 해당 페이지(Page)의 리클레임 필드(Reclaim Field)를 "1"의 값으로 변경할 수 있다.
또한 메모리 관리부(4210)는 일정 규모의 크기를 가지는 LRU/FIFO 부(4213)를 구비할 수 있으며, 리클레임 필드(Reclaim Field) 값이 변경된 페이지(Page)의 어드레스 정보가 LRU/FIFO 부(4213)에 저장된다. 메모리 셀 어레이의 일정 개수(예컨데, 메모리의 전체 페이지(Page)의 30%)의 페이지(Page)의 어드레스 정보가 저장될 수 있으며, 최근에 사용된 페이지(Page)의 순서에 기반하여 어드레스 정보가 저장될 수 있다. 리클레임(Reclaim) 동작을 위하여, LRU/FIFO 부(4213)에 저장된 어드레스 정보가 외부의 메모리 콘트롤러 또는 CPU로 제공되며, 외부로 제공된 어드레스 정보에 기반하여 리클레임(Reclaim)이 수행될 수 있다. 예컨데, 외부로 제공된 어드레스를 제외한 나머지 어드레스에 대응하는 페이지(Page)들에 대해 리클레임(Reclaim)이 수행되도록 한다.
한편, 메모리 관리부(4210)의 어드레스 교환 제어부(4215)는, 메모리의 일부 페이지(Page)에 에러 정정이 불가능한 에러가 발생한 경우 에러 페이지(Page)를 리던던트 페이지(Page)로 대체하기 위한 동작을 수행한다. 또한 이를 위하여, 메타 데이터 저장부(4211)는 어드레스 교환 필드(Swap Address Field)를 포함하며, 어드레스 교환 필드(Swap Address Field)는 에러가 발생한 페이지(Page)의 어드레스 정보를 갖는 제1 서브 필드와 상기 에러 페이지(Page)를 대체(replace)하기 위한 리던던트 페이지(Page)의 어드레스 정보를 갖는 제2 서브 필드를 포함할 수 있다.
리던던트 페이지(Page)는 외부에서 보이지 않는 어드레스를 메모리 장치 또는 메모리 모듈 내에서 생성하여 선택된다. 소정의 페이지(Page)에 에러 정정이 불가능한 에러가 발생한 경우, 상기 페이지(Page)에 대응하는 어드레스 교환 필드(Swap Address Field)의 제1 서브 필드의 값을 변경시킴으로써(예컨데, 제1 서브 필드에 "1"의 값을 기록함으로써), 상기 페이지(Page)를 다른 페이지(Page)로 변경할 것인지의 정보를 갖도록 한다. 또한, 리드/라이트 대상의 페이지(Page)가 어드레스 교환 대상인 경우, 제2 서브 필드에 저장된 리던던트 페이지(Page)의 어드레스 정보가 읽혀지고 리던던트 페이지(Page)의 어드레스가 메모리로 제공되도록 한다.
한편, 메모리 관리부(4210)의 DVFS(Dynamic Voltage Frequenvy Scaling) 제어부(4218)는 메모리의 리드/라이트의 동작 전압에 관계된 정보를 관리한다. 또한 이를 위하여, 메타 데이터 저장부(4211)는 메모리의 리드/라이트 동작의 전압에 관계된 동작 전압 필드(Voltage Operation Field)를 포함한다. 메모리의 데이터 리드/라이트 동작시 이용된 전압의 레벨에 관계된 정보가 동작 전압 필드(Voltage Operation Field)에 저장되며, 또한 상기와 같은 전압 레벨에 관계된 정보는 메모리의 각각의 페이지(Page)별로 구분되어 저장된다.
메모리에 데이터를 라이트하는 경우, 예를 들어 1V의 전압으로 페이지(Page)에 데이터를 라이트한 후 1.1V의 전압으로 해당 페이지(Page)의 데이터를 리드하는 경우, 데이터 "1"의 마진(margin)이 데이터 "0"의 마진(margin)에 비하여 취약해질 수 있다. 따라서, 페이지(Page)별로 동작 전압의 레벨에 관계된 정보를 동작 전압 필드(Voltage Operation Field)에 저장하고, 이후 각종 동작(예컨데, 리드 동작, 리프레쉬 동작 등) 수행시 동작 전압 필드(Voltage Operation Field)에 저장된 정보를 참조한다.
반도체 장치나 메모리 모듈에서의 파워 소모를 감소하기 위하여, 작업 로드 분석부(4217)는 작업 로드를 분석하여 그 결과를 제공하며, 작업 로드가 작은 경우 DVFS(Dynamic Voltage Frequenvy Scaling) 제어부(4218)는 DRAM 셀로 제공되는 전압 레벨을 낮추어 동작하도록 한다(예컨데, 메모리의 동작 전압 레벨을 1.1V에서 1.0V로 낮추어 동작시킨다). 또한 낮은 전압에 의해 동작된 페이지(Page)에 대응하는 동작 전압 필드(Voltage Operation Field)에 전압 레벨과 관계된 정보를 기록한다. 예컨데, 페이지(Page)가 낮은 전압에 의해 동작된 경우, 상기 페이지(Page)에 대응하는 동작 전압 필드(Voltage Operation Field)에 "1"의 값을 기록한다. 이후의 동작, 예컨데 리프레쉬 동작시 리프레쉬 스케줄러(4212)는 메타 데이터 저장부(4211)의 동작 전압 필드(Voltage Operation Field)를 참조하고, 참조 결과에 따라 리프레쉬를 조절할 수 있다.
동작 전압 필드(Voltage Operation Field)는, 변동 가능한 전압의 종류, 또는 개수에 따라 그 비트 수가 결정될 수 있다. 예컨데, 전압 레벨이 1.2V, 1.1V, 1.0V 및 0.9V의 4 단계로 변동하는 경우, 동작 전압 필드(Voltage Operation Field)는 2 비트의 버퍼를 구비할 수 있다. 만약, 메모리의 페이지(Page)가 0.9V나 1.0V에 해당하는 낮은 전압으로 라이트 동작이 수행된 경우, 상기 페이지(Page)에 대해서는 정상 전압으로 수행되는 리프레쉬 동작이 우선 리프레쉬가 수행되도록 한다. 예컨데, 낮은 전압 모드에서 정상 전압 모드로 진입할 때, 메타 데이터 저장부(4211)의 동작 전압 필드(Voltage Operation Field)가 스캐닝되고, 로우 전압 레벨로 동작(라이트 등의 동작)이 이루어진 페이지(Page)를 정상 전압으로 리프레쉬한다. 이를 위하여, 리프레쉬 동작은 다수의 페이지에 대해 연속적으로 리프레쉬를 수행하는 연속 리프레쉬 방식과 페이지들을 분산하여 리프레쉬를 수행하는 분산 리프레쉬 방식을 포함할 수 있다. 리프레쉬 주기가 시작되면, 먼저 낮은 전압으로 동작된 페이지(Page)들을 연속하여 리프레쉬하고, 상기 페이지(Page)에 대한 리프레쉬 동작 수행이 완료되면 해당 페이지(Page)에 대응하는 동작 전압 필드(Voltage Operation Field) 값을 변동시킨다. 이후, 나머지 페이지(Page)에 대해서는, 앞서 설명된 실시예에서와 같은 방식에 따라 리프레쉬를 수행한다. 정상 전압 모드에서 낮은 전압 모드로 다시 바뀐 경우, 라이트 등의 동작을 위하여 페이지(Page)가 오픈되면 상기 오픈된 페이지(Page)에 대응하는 동작 전압 필드(Voltage Operation Field) 값을 변동시킨다.
도 13b는 도 12의 스크러버(4214)의 일 구현예를 나타내는 블록도이다. 도 13b에 도시된 바와 같이, 스크러버(4214)는 메모리 셀 어레이의 에러 발생 여부를 모니터링하는 메모리 BIST부(4214_1)와, 메모리 BIST부(4214_1)로부터의 테스트 결과를 이용하여 에러 검출을 수행하는 에러 검출부(4214_2)를 구비할 수 있다. 또한, 상기 메모리 BIST부(4214_1)는 모니터링 동작을 전반적으로 제어하거나 테스트 동작을 위한 각종 커맨드(CMD_BIST)를 발생하는 스테이트 머신(4214_11), 메모리 셀을 선택하기 위한 테스트 어드레스(ADD_BIST)를 발생하는 카운터부(4214_12), 테스트를 수행하기 위한 데이터 패턴(DQ_BIST)을 발생하는 패턴 발생부(4214_13) 및 데이터 패턴(DQ_BIST)과 메모리 셀로부터 읽혀진 패턴을 서로 비교하는 비교부(4214_14)를 구비할 수 있다.
스테이트 머신(4214_11)은 모드 제어신호(Mode Controls)나 필드 값(Field Values)을 수신하여 커맨드(CMD_BIST) 및 각종 제어신호를 발생한다. 예컨데, 모드 제어신호(Mode Controls)에 응답하여 스크러버(4214)의 동작이 온/오프 제어될 수 있으며, 스테이트 머신(4214_11)은 필드 값(Field Values)을 참조하여 카운터부(4214_12)의 어드레스 발생 동작을 제어하거나 패턴 발생부(4214_13)의 패턴 발생 동작을 제어한다. 데이터 패턴(DQ_BIST)이 메모리 셀에 저장되고 소정의 시간 후 메모리 셀에 저장된 패턴이 리드된다. 비교부(4214_14)는 원래의 데이터 패턴(DQ_BIST)과 메모리 셀로부터 리드된 패턴을 비교한 결과를 에러 검출부(4214_2)로 제공한다.
에러 검출부(4214_2)는, 상기 비교 결과에 기반하여 페이지의 싱글비트 에러 발생여부, 에러가 발생한 칼럼 어드레스 정보 및 해당 페이지에서 발생된 에러 비트의 수를 검출한다. 또한, 에러 검출부(4214_2)는 상기 검출 결과에 따른 정보를 스크러빙 필드(Scrubbing Field)에 기록한다. 또한, 페이지에 멀티 비트 에러가 발생한 경우 이를 나타내는 정보를 ECC부(4219_1)로 제공함으로써, ECC부(4219_1)가 멀티 비트 에러에 대응하는 ECC 패리티(Parity)를 생성하도록 한다. 또한, 소정의 페이지에 다수의 비트 에러가 발생하여 에러 정정이 불가능한 경우, 이를 나타내는 정보를 어드레스 교환 제어부(4215)로 제공할 수 있다.
도 13c는 도 12의 어드레스 교환 제어부(4215)의 일 구현예를 나타내는 블록도이다. 도 13b에 도시된 바와 같이, 어드레스 교환 제어부(4215)는 어드레스 교환 동작의 전반을 제어하는 제어로직(4215_1), 메타 데이터 저장부(4211)를 억세스하여 필드 값을 기록하거나 필드 값을 리드하는 억세스부(4215_2), 해당 어드레스에 대응하는 페이지의 어드레스 교환 서브필드의 값을 검출하는 필드 값 검출부(4215_3) 및 필드 값을 검출한 결과에 따라 원래의 어드레스나 리던던트 어드레스를 선택적으로 출력하는 선택부(4215_4)를 구비할 수 있다.
제어로직(4215_1)은 도 13b의 스크러버(4214)로부터의 스크러빙 결과를 수신할 수 있으며, 이에 응답하여 메타 데이터 저장부(4211)의 어드레스 교환 필드(Swap Address Field)를 설정 또는 갱신할 수 있다. 제어로직(4215_1)은 상기 스크러빙 결과에 응답하여 억세스부(4215_2)를 제어하며, 억세스부(4215_2)는 정정 불가능한 에러가 발생된 페이지에 대응하는 어드레스 교환 필드(Swap Address Field)의 제1 서브 필드의 값을 "1"로 변경시키고, 또한 제2 서브 필드에 상기 에러가 발생된 페이지를 대체하기 위한 리던던트 페이지의 어드레스 값을 기록한다.
이후, 메모리 셀 어레이에 대한 리드/라이트를 위한 어드레스(ADD)가 수신되면, 제어로직(4215_1)은 억세스부(4215_2)를 제어하여 상기 어드레스(ADD)에 대응하는 어드레스 교환 필드(Swap Address Field)의 값을 억세스한다. 필드 값 검출부(4215_3)는 상기 어드레스(ADD)에 대응하는 제1 서브 필드의 값을 수신하고, 상기 제1 서브 필드의 값이 "1"인지 또는 "0"인지를 검출하여 그 검출 결과를 선택부(4215_4)로 제공한다. 선택부(4215_4)는 제1 서브 필드의 값이 "0"인 경우 상기 어드레스(ADD)를 출력하며, 제1 서브 필드의 값이 "1"인 경우 어드레스 교환 필드(Swap Address Field)의 제2 서브 필드에 기록된 리던던트 페이지의 어드레스(ADD_T)를 출력한다. 이에 따라, 리던던트 페이지를 이용하기 위한 어드레스 교환 동작이 DRAM 칩 외부(예컨데, 모듈 상의 ABM 칩)에서 수행되며, 교환된 어드레스가 DRAM 칩으로 제공됨에 따라 에러 정정이 불가능한 페이지가 리던던트 페이지로 대체된다.
도 13d는 도 12의 ECC부(4219_1)의 일 구현예를 나타내는 블록도이다. 도 13b에 도시된 바와 같이, 상기 ECC부(4219_1)는 에러 정정을 위한 전반적인 동작을 제어하는 제어로직(4219_11), 메타 데이터 저장부(4211)를 억세스하여 ECC 동작에 관계된 필드 값을 기록하거나 리드하는 억세스부(4219_12), 라이트 데이터(Data_W) 및 메타 데이터 저장부(4211)의 필드 값을 참조하여 상기 라이트 데이터(Data_W)에 대응하는 ECC 패리티를 발생하는 패리티 발생부(4219_13), 및 메모리 셀 어레이로부터의 리드 데이터와 ECC 패리티를 이용하여 에러 정정된 데이터(Data)를 발생하는 ECC 디코더부를 구비할 수 있다. ECC 디코더부는 리드 데이터로부터 에러 발생을 검출하는 에러 검출부(4219_14)와 에러 검출 결과에 따른 에러 정정 동작을 수행하는 에러 정정부(4219_15)를 포함할 수 있다.
제어로직(4215_1)은 도 13b의 스크러버(4214)로부터의 스크러빙 결과를 수신할 수 있으며, 또한 메타 데이터 저장부(4211)에 저장된 필드 값(예컨데, 멀티 비트 에러 서브 필드 값)을 참조하여 ECC 동작을 제어할 수 있다. 또한, 제어로직(4215_1)은 리드/라이트에 관계된 명령(CMD)에 응답하여 ECC 동작을 위한 각종 제어신호를 발생할 수 있다. 억세스부(4219_12)는 제어로직(4215_1)의 제어하에서 메타 데이터 저장부(4211)의 필드 값을 억세스하며, 억세스된 필드 값을 ECC부(4219_1) 내의 각종 회로블록들로 제공함으로써 ECC 동작이 제어되도록 한다.
예컨데, 소정의 페이지에 대한 라이트 명령이 인가되면, 억세스부(4219_12)는 메타 데이터 저장부(4211)의 멀티 비트 에러 서브 필드 값을 억세스하고, 억세스된 서브 필드 값을 패리티 발생부(4219_13)로 제공한다. 패리티 발생부(4219_13)는, 멀티 비트 에러 서브 필드 값에 따라 서로 다른 비트수를 갖는 ECC 패리티를 생성한다. 이에 따라, 라이트 데이터(Data_W) 각각에 대하여 서로 다른 비트수를 갖는 ECC 패리티를 생성하고 이를 억세스부(4219_12)로 제공한다. 억세스부(4219_12)는 상기 라이트가 수행될 페이지에 대응하는 메타 데이터 저장부(4211)의 ECC 필드(ECC Field)에 상기 생성된 ECC 패리티를 기록한다.
한편, 소정의 페이지에 대한 리드 명령이 인가되면, 억세스부(4219_12)는 상기 페이지에 대응하는 ECC 필드(ECC Field)에 기록된 ECC 패리티(parity)를 읽어내고 이를 ECC 디코더부로 제공한다. 에러 검출부(4219_14)와 에러 정정부(4219_15)는 리드 데이터(Data_R)와 ECC 패리티(parity)를 이용하여 리드 데이터(Data_R)에 대한 에러 검출 동작 및 에러 정정 동작을 수행하고, 에러 정정된 데이터(Data)를 외부로 제공한다.
도 14a,b는 본 발명의 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다. 앞선 실시예에서는 리프레쉬 동작을 포함하여 기타 다양한 정책이 FBDIMM(Fully-buffered DIMM)에 적용되는 일예를 설명하였으며, 이후에는 본 발명의 실시예가 RDIMM(Registered Dual in-line memory module)에 적용되는 일예를 설명한다.
도 14a에 도시된 바와 같이, 메모리 모듈(5000A)은 모듈 보드(Module Board) 상에 장착된 메모리 관리 칩(5100A)과 하나 이상의 반도체 장치(5200A)을 포함한다. 상기 반도체 장치(5200A)로서 DRAM 셀을 구비하는 DRAM이 적용될 수 있다. 한편, 도 14a에는 메모리 콘트롤러(5300A)가 더 도시되며, 메모리 콘트롤러(5300A)와 메모리 모듈(5000A)이 메모리 시스템을 구성할 수 있다. 메모리 콘트롤러(5300A)와 메모리 모듈(5000A)은 각종 시스템 버스, 예컨데 데이터 버스(DQ Bus), 커맨드/어드레스 버스(CA Bus) 및 클록 버스(CLK Bus)를 통해 통신한다. 메모리 콘트롤러(5300A)로부터의 데이터 및 클록 신호는 상기 시스템 버스 및 반도체 장치(5200A)들 각각에 대응하여 구분되게 배치되는 버스를 통해 반도체 장치(5200A)로 제공된다. 한편, 커맨드/어드레스 신호는 메모리 관리 칩(5100A)으로 먼저 제공되며, 메모리 관리 칩(5100A)이 커맨드/어드레스 신호를 버퍼링하고 버퍼링된 커맨드/어드레스 신호 반도체 장치(5200A)들 각각으로 제공한다.
도 14a에는 도시되지 않았으나, 메모리 관리 칩(5100A)에는 앞서 설명된 실시예들에 구비되는 각종 기능 블록들이 구비될 수 있다. 예컨데, 메모리 관리 칩(5100A)은 반도체 장치(5200A)의 메모리에 관계된 메타 데이터를 저장하는 메타 데이터 저장부를 구비할 수 있다. 또한, 앞서 설명된 바와 같이, 메모리 셀 어레이는 다수의 영역을 포함하며, 상기 메타 데이터 저장부는 메모리 셀 어레이의 다수의 영역 각각의 메타 데이터를 메타 데이터 저장부에 저장한다. 예컨데, 상기 영역으로서, 메모리 셀 어레이의 페이지(Page) 별로 메타 데이터를 저장한다. 또한, 메모리 관리 칩(5100A)은 메모리 셀 어레이의 리프레쉬 동작을 관리하기 위한 리프레쉬 스케줄러, LRU/FIFO 부, 스크러버 등의 각종 기능 블록을 구비할 수 있다.
또한, 메모리 관리 칩(5100A)은 시스템 버스(예컨데, 커맨드/어드레스 버스(CA Bus)를 통해 전송되는 커맨드/어드레스 신호를 저장하기 위한 커맨드/어드레스 버퍼(5110A)를 구비한다. 커맨드/어드레스 버퍼(5110A)로부터의 커맨드/어드레스 신호는 반도체 장치(5200A)로 제공되며, 또는 커맨드/어드레스 신호는 메모리 관리 칩(5100A) 내에서 처리 동작이 수행되어 그 처리 동작이 수행된 커맨드/어드레스 신호가 반도체 장치(5200A)로 제공된다. 예컨데, 메모리 관리 칩(5100A)은 리드/라이트를 위한 외부의 커맨드/어드레스 신호를 버퍼링하여 반도체 장치(5200A)로 제공하거나, 리프레쉬 동작에 관련된 리프레쉬 명령(CMD_Ref) 및 리프레쉬 어드레스(ADD_Ref)를 내부에서 발생하여 이를 반도체 장치(5200A)로 제공한다. 커맨드/어드레스 신호는 모듈 보드 상에 배치되는 내부 버스(CABUS_I)를 통해 반도체 장치(5200A)로 제공된다.
도 14b는 도 14a의 메모리 모듈의 다른 구현예를 나타낸다. 도 14b에 도시된 메모리 모듈(5000B) 또한 모듈 보드(Module Board) 상에 장착된 메모리 관리 칩(5100B)과 하나 이상의 반도체 장치(5200B)을 포함한다. 또한, 메모리 모듈(5000B)은 시스템 버스(DQ Bus, CA Bus, CLK Bus)를 통해 메모리 콘트롤러(5300B)와 통신한다. 메모리 관리 칩(5100B)은 앞서 설명된 실시예들에 구비되는 각종 기능 블록들을 구비할 수 있으며, 또한 시스템 버스를 통해 전송되는 커맨드/어드레스 신호를 저장하기 위한 커맨드/어드레스 버퍼(5110B)를 구비한다. 도 14b는 플라이-바이 데이지 체인(fly-by daisy chain) 형태를 갖는 내부 버스(CABUS_I)를 채용한 메모리 모듈을 나타내며, 내부 버스(CABUS_I)는 메모리 모듈의 일측에서 타측 방향으로 내부 커맨드/어드레스 신호를 전달한다. 예컨데, 메모리 관리 칩(5100A)에서 발생된 리프레쉬 명령(CMD_Ref) 및 리프레쉬 어드레스(ADD_Ref)는 제1 반도체 장치(DRAM1)로부터 제n 반도체 장치(DRAMn)로 순차적으로 전달된다.
도 15a,b는 본 발명의 또 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다. 도 15a,b에서는 본 발명의 실시예가 LRDIMM 형태의 메모리 모듈에 적용되는 예를 나타낸다.
도 15a에 도시된 바와 같이, 메모리 모듈(5000C)은 모듈 보드(Module Board) 상에 장착된 메모리 관리 칩(5100C)과 하나 이상의 반도체 장치(5200C)를 포함한다. 상기 반도체 장치(5200C)로서 DRAM 셀을 구비하는 DRAM 칩이 적용될 수 있으며, 하나 이상의 DRAM 칩이 동일한 랭크(Rank)로 정의될 수 있다. 도 15a에서는 각각의 DRAM 칩이 하나의 랭크(Rank)로 정의되는 예를 나타내며, 예컨데 제1 DRAM 칩(DRAM1)이 제1 랭크(Rank1)로 정의되고 제2 DRAM 칩(DRAM2)이 제2 랭크(Rank2)로 정의되는 예를 나타낸다. 또한, 메모리 모듈(5000C)은 메모리 콘트롤러(5300C)와 통신하며, 메모리 모듈(5000C)와 메모리 콘트롤러(5300C) 사이에서 데이터(DQ), 커맨드/어드레스 신호(CA) 및 클록 신호(CLK) 등이 송수신된다.
LRDIMM 형태의 메모리 모듈(5000C)은 두 개 이상의 반도체 장치(5200C)가 하나의 로지컬 칩으로 그룹화된다. 메모리 관리 칩(5100C)은 반도체 장치(5200C)의 랭크를 제어하기 위한 하나 이상의 제어신호를 발생하는 로직 소자(5110C)를 포함한다. 로직 소자(5100)는 메모리 콘트롤러(5300C)로부터 커맨드 신호 및 어드레스 신호 등을 수신하고, 상기 수신된 커맨드 신호 및 어드레스 신호를 처리하여 랭크를 제어하기 위한 제어신호(CS[1:a])를 발생한다. 또한, 메모리 관리 칩(5100C)은 메타 데이터 저장부, 리프레쉬 스케줄러 등 앞서 설명된 실시예들에 구비되는 각종 기능 블록들을 구비할 수 있다. 이에 따라, 메모리 관리 칩(5100C)은 메모리를 제어하기 위한 각종 신호들, 예컨데 반도체 장치(5200C)의 리프레쉬 동작을 제어하기 위한 리프레쉬 명령(CMD_Ref) 및 리프레쉬 어드레스(ADD_Ref)를 발생하고 이를 반도체 장치(5200C)로 제공한다.
도 15b는 도 15a의 메모리 관리 칩(5100C)의 일 구현예를 나타내는 블록도이다. 도 15b에 도시된 바와 같이, 상기 메모리 관리 칩(5100C)은, 로직 소자(5110C), 메모리 관리 칩(5100C) 및/또는 메모리 모듈(5000C) 내에서 사용되는 클록 신호들을 발생하는 PLL(5120C), 반도체 장치(5200C)를 관리하기 위한 각종 정책에 관계된 기능 블록들이 배치된 DRAM 관리부(5130C), 메모리 콘트롤러(5300C)로부터 제공되는 신호들을 저장하기 위한 레지스터(5140C) 및 저장소자를 포함하는 SPD(Serial-presence detect, 5150C)를 포함할 수 있다.
로직 소자(5100C)는 메모리 콘트롤러(5300C)로부터 입력 커맨드 및 어드레스(CS, CMD, An+1, BA) 등을 수신하고, 상기 입력 커맨드 및 어드레스(CS, CMD, An+1, BA)에 응답하여 랭크 제어신호(CS[1:a])를 발생한다. 상기 랭크 제어신호(CS[1:a])는 메모리 모듈(5000C)에 구비되는 랭크들의 개수에 대응하여 발생되며, 바람직하게는 상기 랭크 제어신호(CS[1:a])는 메모리 모듈(5000C)에 구비되는 랭크들과 동일한 개수를 갖는다. 외부의 메모리 콘트롤러(5300C)는 실제 메모리 모듈(5000C)에 구비되는 랭크들보다 작은 수의 랭크들이 메모리 모듈(5000C)에 구비되는 것으로 인식한다. 일예로서, 메모리 모듈(5000C)은 n 개의 랭크를 구비하며, 메모리 콘트롤러(5300C)는 메모리 모듈(5000C)에 n/2 개의 랭크가 구비된 것으로 인식한다. 로직 소자(5100)는 선택신호(CS0, CS1), 어드레스의 상위 비트(An+1) 및 커맨드(CMD) 등의 상태에 따라 랭크의 선택을 결정하며, 이에 따른 랭크 제어신호(CS[1:a])를 발생한다.
한편, 메모리 관리 칩(5100C)의 레지스터(5140C)에 저장된 커맨드(CMD) 및 어드레스(A0-An)는 DRAM 관리부(5130C)로 제공된다. DRAM 관리부(5130C)는 메타 데이터 저장부, 리프레쉬 스케줄러 등을 포함하여 앞선 실시예에서 설명된 각종 기능 블록들을 포함한다. 예컨데, DRAM 관리부(5130C)는, 외부로부터의 커맨드(CMD), 어드레스(ADD)에 따른 동작을 수행함에 있어서 메타 데이터 저장부에 저장된 반도체 장치(5200C)의 정보들을 참조하여 그 동작을 관리하며, 또한 그 내부에 구비되는 리프레쉬에 관계된 타이머의 동작에 따라 주기적인 리프레쉬 명령(CMD_Ref) 및 리프레쉬 어드레스(ADD_Ref)를 발생한다. 또한 SPD(5150C)는 불휘발성 메모리(일예로서, EEPROM)를 구비할 수 있으며, 일예로서, SPD(5150C)에는, 메모리 인터페이스 설계시에, 메모리 모듈(5000C)에 장착된 메모리 장치 반도체 장치(5200C)들에 대한 정보(일예로서, 로우 및 칼럼 어드레스의 개수, 데이터 폭(width), 랭크의 수, 랭크당 메모리 밀도, 메모리 장치의 개수 및 메모리 장치당 메모리 밀도 등) 등이 기록된다. 메모리 시스템을 초기화하는 경우, 메모리 모듈(5000C)의 정보(Module_info)가 SPD(5150C)로부터 메모리 콘트롤러(5300C)로 제공된다.
도 16은 본 발명의 또 다른 실시예에 따른 메모리 모듈을 나타내는 블록도이다. 도 16의 메모리 모듈(5000D)은 모듈 보드(Module Board) 상에 장착된 마스터 칩(5100D)과 하나 이상의 슬레이브 칩(5200D)을 포함한다. 예컨데, 하나의 마스터 칩(5100D)과 n 개의 슬레이브 칩(5200D)이 모듈 보드(Module Board) 상에 장착된 예가 도 16에 도시된다.
마스터 칩(5100D)은 외부의 메모리 콘트롤러(5300D)와 통신하며, 시스템 버스를 통하여 클록 신호(CLK), 커맨드/어드레스 신호(CA) 및 데이터(DQ) 등을 송수신한다. 마스터 칩(5100D)은 메모리 콘트롤러(5300D)와의 인터페이스를 위한 인터페이스 회로(미도시)를 구비하고, 인터페이스 회로를 통하여 메모리 콘트롤러(5300D)로부터의 신호를 슬레이브 칩(5200D)으로 전달하며, 또한 슬레이브 칩(5200D)으로부터의 신호를 메모리 콘트롤러(5300D)로 전달한다. 또한, 슬레이브 칩(5200D) 각각은 메모리 셀 어레이를 구비할 수 있으며, 예컨데 DRAM 셀을 포함하는 메모리 셀 어레이를 구비할 수 있다. 마스터 칩(5100D)은 상기 인터페이스 회로 이외에 슬레이브 칩(5200D)을 관리하기 위한 DRAM 관리부(미도시)를 더 구비할 수 있다. DRAM 관리부는 메모리 셀 어레이에 관계된 메타 데이터를 저장하는 메타 데이터 저장부 및 리프레쉬 동작을 관리하는 리프레쉬 스케줄러를 포함할 수 있으며, 앞선 실시예에서 설명된 메모리의 각종 정책에 관계된 기능 블록들을 포함할 수 있다. 상기 각종 정책과 관련된 DRAM 관리부의 동작은 앞선 실시예에서 설명되었던 것과 동일 또는 유사하므로 이에 대한 자세한 설명은 생략한다.
도 17은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 구조도이다. 도 17에 도시된 바와 같이, 반도체 장치(6000)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 콘트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(6100)와 슬레이브 칩으로서 제n 반도체 레이어(6200)를 중심으로 하여 반도체 장치(6000)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(6100)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(6100)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다.
또한 제1 반도체 레이어(6100)는 슬레이브 칩의 메모리 영역을 관리하기 위한 DRAM 관리부(6106)를 더 구비할 수 있다. DRAM 관리부(6106)는 메모리 셀 어레이에 관계된 메타 데이터를 저장하는 메타 데이터 저장부 및 리프레쉬 동작을 관리하는 리프레쉬 스케줄러 등을 포함할 수 있으며, 또한 앞선 실시예에서 설명된 메모리에 각종 정책에 관계된 기능 블록들(미도시)을 포함할 수 있다. 또한, 제1 반도체 레이어(6100)는 반도체 장치(6000) 내의 기능을 빌트 인 형태로 테스트하기 위한 BIST부(6107)를 더 구비할 수 있다. 상기 BIST부(6107)의 테스트 결과에 따라 메모리 셀 어레이의 특성이 판별되며, 또한 판별 결과에 따른 메타 데이터가 메타 데이터 저장부에 저장되도록 할 수 있다. BIST부(6107)의 동작에 따라 반도체 장치(6000)의 초기 구동시(예컨데 파워 업시) 메타 데이터가 저장될 수 있으며, 또는 주기적으로 반도체 장치(6000)에 대한 테스트가 수행되며 상기 테스트 결과에 따라 메타 데이터가 주기적으로 갱신되도록 할 수 있다. 상기와 같은 반도체 장치(6000) 내에 BIST부(6107)가 구비되는 구성과, BIST부(6107)의 테스트 수행에 따른 메타 데이터의 저장 및 갱신 동작은 앞서 설명되었던 다양한 메모리 모듈의 실시예에서도 동일 또는 유사하게 적용될 수 있다.
한편, 제n 반도체 레이어(6200)는, 메모리 셀 어레이를 포함하는 메모리 영역(6210)과 메모리 영역(6210)의 데이터의 리드/라이트를 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(6220)을 구비할 수 있다.
도 17에 도시된 바에 따르면, 앞선 실시예에서와는 달리, 데이터를 구동하는 동작(리드, 라이트, 리프레쉬 동작 등)과 데이터 구동에 관계된 각종 정책에 따른 관리 동작이 하나의 반도체 장치에 집적될 수 있다. 바람직하게는, 반도체 장치(6000)가 다수의 반도체 레이어들(LA1 내지 LAn)을 구비하는 3 차원 구조의 메모리 장치이고, 반도체 레이어들(LA1 내지 LAn)은 마스터 칩과 슬레이브 칩들을 포함하도록 하며, DRAM 관리부(6106)는 마스터 칩으로서 제1 반도체 레이어(6100)에 배치된다. 커맨드 버퍼(6104) 및 어드레스 버퍼(6105)에 저장된 커맨드 신호, 어드레스 신호는 DRAM 관리부(6106)로 제공되며, DRAM 관리부(6106)는 그 내부에 구비되는 메타 데이터 저장부(미도시)의 각종 필드에 저장된 값을 참조하여 메모리 영역(6210)을 관리하기 위한 각종 동작을 수행한다. 또한, DRAM 관리부(6106)는 메모리 영역(6210)의 리프레쉬 동작을 제어하기 위한 리프레쉬 커맨드 및 리프레쉬 어드레스 등을 발생하며, 상기 발생된 리프레쉬 커맨드 및 리프레쉬 어드레스는 관통 실리콘 비아(TSV)를 통해 슬레이브 칩들로 제공된다.
도 18은 도 17의 반도체 장치의 일 구현예를 나타내는 단면도이다. 도 17의 반도체 장치는 다양한 형태로 구현될 수 있으며, 예컨데, 도 18의 (a), (b)에 그 두 가지 예가 도시된다. 도 18의 (a)에 도시된 바와 같이, 반도체 장치(6000A)는 하나 이상의 반도체 레이어들을 구비하며, 반도체 레이어들 중 가장 상부에 적층된 반도체 레이어는 마스터 칩(6100A)이며 나머지 반도체 레이어는 슬레이브 칩(6200A)인 것으로 가정한다. 반도체 레이어들은 다수의 단자 및 내부 배선을 구비하는 기판(6300) 상에 적층되며, 기판(6300)의 일면에 배치된 단자는 제1 도전 수단(예컨데 본딩 와이어)을 통해 마스터 칩(6100A)에 연결되고 기판(6300)의 다른 일면에 배치된 단자는 외부와의 통신을 위한 제2 도전 수단(예컨데 솔더 볼)에 연결된다. 또한, 마스터 칩(6100A)은 제1 도전 수단에 연결되는 다수의 단자를 구비하고, 상기 제1 도전 수단 및 단자를 통해 수신된 신호들은 마스터 칩(6100A) 및 슬레이브 칩(6200A)에 형성되는 관통 실리콘 비아(TSV)를 통해 슬레이브 칩(6200A)으로 전달된다. 마스터 칩(6100A)에는 외부와의 인터페이스를 위한 인터페이스 회로 및 슬레이브 칩(6200A)의 메모리의 데이터 구동을 위한 각종 주변회로, 그리고 메모리 구동을 위한 정책들에 관계된 기능 블록을 포함하는 메모리 관리부를 포함할 수 있다.
도 18의 (b)의 반도체 장치(6000B) 또한 하나 이상의 반도체 레이어들을 구비하며, 반도체 레이어들 중 가장 하부에 적층된 반도체 레이어는 마스터 칩(6100B)이며 나머지 반도체 레이어는 슬레이브 칩(6200B)인 것으로 가정한다. 기판(6300)의 일면에 배치된 단자는 도전 수단을 통해 마스터 칩(6100B)에 연결된다. 마스터 칩(6100B)은 가장 하부에 적층되므로 플립 칩 도전 수단을 통해 기판(6300)에 연결될 수 있다. 플립 칩 도전 수단은, 예를 들어 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 솔더 볼(solder ball) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 플립 칩 도전 수단을 통해 마스터 칩(6100B)으로 전달된 신호는, 마스터 칩(6100B) 및 슬레이브 칩(6200B)에 형성되는 관통 실리콘 비아(TSV)를 통해 슬레이브 칩(6200B)으로 전달된다.
도 19는 도 17의 반도체 장치가 적용된 메모리 모듈의 일 구현예를 나타내는 도면이다. 도 19에 도시된 바와 같이, 메모리 모듈(7000)은 모듈 보드(Module Board) 상에 장착된 하나 이상의 반도체 장치(7100)를 구비한다. 반도체 장치(7100)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 장치(7100)는 다수 개의 반도체 레이어들을 포함한다. 반도체 레이어들은 하나 이상의 마스터 칩(7110)과 하나 이상의 슬레이브 칩(7120)을 포함한다. 마스터 칩(7110)은 인터페이스 회로 및 메모리 관리부를 포함할 수 있으며, 슬레이브 칩(7120)은 메모리 셀을 포함할 수 있다. 메모리 셀은 마스터 칩(7110)에도 구비될 수 있으며, 이 경우 마스터 칩(7110)에서 발생하는 메모리 정책과 관계된 신호들(예컨데, 리프레쉬 스케줄러로부터의 리프레쉬 커맨드 및 리프레쉬 어드레스)은 그 내부의 메모리 셀로도 제공된다. 또한, 도 19에 도시되지는 않았으나, 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통해 수행될 수 있다. 메모리 모듈(7000)은 시스템 버스를 통해 메모리 콘트롤러(7200)와 통신하며, 이에 따라 데이터(DQ), 커맨드/어드레스 신호(CA) 및 클록 신호(CLK) 등이 메모리 모듈(7000)과 메모리 콘트롤러(7200) 사이에서 송수신된다.
도 19에 도시된 실시예의 메모리 모듈(7000)에 따르면, 모듈 보드(Module Board) 상에 메모리 동작의 관리를 위한 별도의 칩이 장착될 필요가 없다. 즉, 각각의 반도체 장치(7100)의 일부의 반도체 레이어가 마스터 칩으로서 동작하고, 메모리 관리를 위한 관리부가 마스터 칩에 배치되도록 한다. 이에 따르면, 메모리 모듈(7000)의 관점에서 집적도를 향상할 수 있다.
도 20은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 반도체 장치가 램(8200)으로 장착될 수 있다. 램(8200)으로 장착되는 반도체 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨데, 램(8200)은 앞선 실시예들 중 반도체 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 도 20의 램(8200)은 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(8000)은 중앙처리 장치(8100), 램(8200), 유저 인터페이스(8300)와 불 휘발성 메모리(8400)를 포함하며, 이들 구성요소는 각각 버스(8500)에 전기적으로 연결되어 있다. 불휘발성 메모리(8400)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(8000)에서, 앞선 실시예들에서와 같이 램(9200)은, 데이터를 저장하기 위한 DRAM 셀을 포함하는 DRAM 칩과, 메모리의 정책에 관계된 각종 기능 블록들을 포함하는 메모리 관리 칩을 포함할 수 있다. 또한, 램(9200)은 메모리 관리부를 포함하는 마스터 칩과 DRAM 셀을 포함하는 슬레이브 칩을 포함할 수 있다. 또한, 램(9200)은 다수의 반도체 장치를 구비하고, 각각의 반도체 장치는 메모리 관리부를 포함하는 반도체 레이어와 DRAM 셀을 포함하는 반도체 레이어를 가질 수 있다.
상기와 같은 구성에 따르면, 메모리 동작을 개선하기 위한 각종 정책들이 램(8200)에 적용되며, 또한 상기와 같은 각종 정책들이 메모리 관리 칩에 집적되므로 DRAM 칩의 범용 특성을 저하시키지 않으며 메모리 동작 성능을 향상할 수 있다. 이에 따라, 다양한 어플리케이션에 본 발명의 실시예에 따른 램(8200)이 적용될 수 있으며, 메모리 동작을 요구로하는 각각의 어플리케이션의 메모리 성능을 향상할 수 있다. 또한, 상술한 컴퓨팅 시스템(8000)은 데스트 탑 컴퓨터, 노트북 컴퓨터, 휴대 전화와 같은 모바일 기기에도 적용될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (31)

  1. 모듈 보드;
    상기 모듈 보드 상에 장착되며, 다수의 영역을 갖는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩; 및
    상기 모듈 보드 상에 장착되고, 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 제1 반도체 칩의 메모리 셀 어레이를 상기 영역별로 제어하는 제2 반도체 칩을 구비하는 메모리 모듈.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이의 영역은, 하나의 로우 어드레스에 응답하여 동시에 억세스되는 페이지(page) 단위인 것을 특징으로 하는 메모리 모듈.
  3. 제2항에 있어서,
    상기 메모리 셀 어레이는 DRAM 셀을 포함하는 것을 특징으로 하는 메모리 모듈.
  4. 제2항에 있어서,
    상기 메타 데이터는, 상기 메모리 셀 어레이의 다수의 페이지 각각의 리프레쉬의 수행에 관계된 제1 정보를 포함하고,
    상기 제2 반도체 칩은, 상기 다수의 페이지에 대한 리프레쉬 동작을 선택적으로 수행하기 위하여, 상기 제1 정보를 참조하여 리프레쉬 어드레스를 발생하는 리프레쉬 관리부를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  5. 제4항에 있어서, 상기 리프레쉬 관리부는,
    소정의 리프레쉬 주기값에 따라 상기 메모리 셀 어레이의 페이지들에 대한 리프레쉬 동작을 수행하며,
    상기 페이지들을 순차적으로 리프레쉬 하는 동안 일부의 페이지에 데이터 라이트 또는 리드가 수행된 경우, 상기 일부의 페이지에 대해 리프레쉬 동작이 스킵(skip)되도록 제어하는 것을 특징으로 하는 메모리 모듈.
  6. 제5항에 있어서, 상기 리프레쉬 관리부는,
    그 내부에 상기 제1 정보와 비교되는 제1 마스터 플래그를 저장하며,
    상기 제1 마스터 플래그와 상기 제1 정보의 비교 결과가 제1 상태인 페이지에 대해서는 리프레쉬 동작이 수행되도록 제어하며, 상기 제1 마스터 플래그와 상기 제1 정보의 비교 결과가 제2 상태인 페이지에 대해서는 리프레쉬 동작이 스킵(skip)되도록 제어하는 것을 특징으로 하는 메모리 모듈.
  7. 제6항에 있어서, 상기 리프레쉬 관리부는,
    상기 일부의 페이지에 데이터 라이트 또는 리드가 수행된 경우, 상기 일부의 페이지에 대응하는 메타 데이터 저장부의 제1 정보의 값을 가변시키는 것을 특징으로 하는 메모리 모듈.
  8. 제4항에 있어서,
    상기 메타 데이터는, 상기 메모리 셀 어레이의 다수의 페이지 각각의 리프레쉬의 주기에 관계된 제2 정보를 포함하고,
    상기 리프레쉬 관리부는, 상기 다수의 페이지에 대한 리프레쉬 동작을 선택적으로 수행하기 위하여, 상기 제2 정보를 더 참조하여 상기 리프레쉬 어드레스를 발생하는 것을 특징으로 하는 메모리 모듈.
  9. 제8항에 있어서, 상기 리프레쉬 관리부는,
    그 내부에 상기 제2 정보와 비교되는 제2 마스터 플래그를 더 저장하며,
    상기 제2 마스터 플래그와 상기 제2 정보의 비교 결과에 따라, 상대적으로 긴 리프레쉬 주기를 갖는 일부의 페이지에 대해 리프레쉬 동작이 스킵(skip)되도록 제어하는 것을 특징으로 하는 메모리 모듈.
  10. 제2항에 있어서,
    상기 메타 데이터 저장부는, 상기 메모리 셀 어레이의 다수의 페이지 각각에 에러 비트가 존재하는지를 나타내는 정보를 저장하고,
    제2 반도체 칩은, 상기 에러 비트의 존재를 나타내는 정보를 참조하여 에러 비트가 발생된 페이지에 대해 선택적으로 모니터링을 수행하는 스크러버를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  11. 제2항에 있어서,
    상기 메타 데이터 저장부는, 해당 페이지에 에러 정정이 불가능한 에러가 발생하였는지를 나타내는 제1 정보와 에러가 발생한 페이지를 대체하기 위한 리던던트 페이지의 어드레스를 나타내는 제2 정보를 저장하며,
    상기 제2 반도체 칩은, 상기 제1 및 제2 정보를 참조하여 에러가 발생된 페이지의 어드레스를 리던던트 페이지의 어드레스로 교환하는 어드레스 교환 제어부를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  12. 제2항에 있어서,
    상기 메타 데이터 저장부는, 상기 메모리 셀 어레이의 다수의 페이지의 동작 전압의 레벨에 관계된 정보를 저장하며,
    상기 제2 반도체 칩은, 상기 동작 전압의 레벨에 관계된 정보를 참조하여 메모리 셀 어레이의 페이지 각각에 대한 리프레쉬 동작을 제어하는 것을 특징으로 하는 메모리 모듈.
  13. 제2항에 있어서,
    상기 메타 데이터 저장부는, 상기 메모리 셀 어레이의 다수의 페이지 각각에 발생한 에러 비트의 수를 나타내는 정보를 저장하고,
    상기 제2 반도체 칩은, 상기 에러 비트의 수를 나타내는 정보를 참조하여 서로 다른 비트 수를 갖는 ECC 패리티(Parity)를 발생하는 에러 정정부를 포함하는 것을 특징으로 하는 메모리 모듈.
  14. 제1항에 있어서,
    상기 메모리 셀 어레이는 제1 내지 제m 페이지를 포함하고 (단, m 은 2 이상의 정수),
    상기 메타 데이터 저장부는 상기 제1 내지 제m 페이지 각각에 대응하여 제1 내지 제m 저장 영역을 포함하며, 각각의 저장 영역은 대응하는 페이지의 메타 데이터를 저장하기 위한 복수 비트의 버퍼를 포함하는 것을 특징으로 하는 메모리 모듈.
  15. 모듈 보드;
    상기 모듈 보드 상에 장착되며, 다수의 페이지(page)로 이루어지는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩; 및
    상기 모듈 보드 상에 장착되고, 외부로부터 커맨드 및 어드레스를 포함하는 패킷을 수신하고 상기 커맨드 및 어드레스를 상기 제1 반도체 칩으로 제공하는 AMB(advanced memory buffer);를 구비하며,
    상기 AMB는, 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 페이지 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 상기 제1 반도체 칩의 메모리 셀 어레이를 페이지 별로 제어하는 메모리 모듈.
  16. 제15항에 있어서, 상기 AMB는,
    상기 외부로부터의 패킷을 저장하는 AMB 코어;
    상기 패킷의 전달 경로를 제어하는 경로 제어로직; 및
    상기 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 상기 제1 반도체 칩의 메모리 셀 어레이를 페이지 별로 제어하는 메모리 관리부를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  17. 제15항에 있어서,
    상기 메모리 관리부는, 상기 메모리 셀 어레이의 리프레쉬 동작을 제어하는 리프레쉬 관리부를 더 포함하며,
    상기 리프레쉬 관리부는, 상기 메타 데이터를 참조하여 해당 페이지에 대한 리프레쉬 동작을 선택적으로 수행하는 것을 특징으로 하는 메모리 모듈.
  18. 제17항에 있어서,
    상기 메타 데이터 저장부는 상기 다수의 페이지 각각에 대한 리프레쉬와 관계된 제1 정보를 저장하고,
    상기 리프레쉬 관리부는, 리드/라이트 동작을 위해 오픈(Open)된 페이지에 대응하는 상기 제1 정보의 상태를 변경하며, 상기 제1 정보를 참조하여 해당 페이지에 대한 리프레쉬 동작을 선택적으로 수행하는 것을 특징으로 하는 메모리 모듈.
  19. 다수의 영역으로 구분되는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩;
    상기 제1 반도체 칩을 제어하며, 상기 메모리 셀 어레이에 관계된 메타 데이터를 저장하는 제2 반도체 칩을 구비하고,
    상기 제2 반도체 칩은,
    상기 메모리 셀 어레이의 리프레쉬 동작에 관계된 제1 정보를 포함하며, 상기 제1 정보와 상기 메타 데이터를 비교한 결과에 기반하여 상기 메모리 셀 어레이의 다수의 영역에 대한 리프레쉬 동작을 선택적으로 수행하는 메모리 모듈.
  20. 제19항에 있어서, 상기 제2 반도체 칩은,
    상기 메타 데이터를 저장하기 위한 메타 데이터 저장부; 및
    상기 제1 정보와 상기 메타 데이터를 비교하고, 그 비교 결과에 기반하여 리프레쉬 동작을 제어하는 리프레쉬 관리부를 구비하는 것을 특징으로 하는 메모리 모듈.
  21. 제20항에 있어서,
    상기 영역은, 동일한 어드레스에 의해 선택되는 상기 메모리 셀 어레이의 페이지에 해당하고,
    상기 메타 데이터 저장부는, 상기 메모리 셀 어레이의 다수의 페이지 각각의 리프레쉬에 관계된 메타 데이터를 저장하는 것을 특징으로 하는 메모리 모듈.
  22. 제21항에 있어서, 상기 리프레쉬 관리부는,
    상기 메모리 셀 어레이의 페이지를 순차적으로 리프레쉬 하는 동안 일부의 페이지에 데이터 라이트 또는 리드가 수행된 경우, 상기 일부의 페이지에 대해 리프레쉬 동작이 스킵(skip)되도록 제어하는 것을 특징으로 하는 메모리 모듈.
  23. 메모리 콘트롤러; 및
    상기 메모리 콘트롤러와 통신하여 메모리 동작을 수행하는 메모리 모듈을 구비하고,
    상기 메모리 모듈은,
    모듈 보드;
    상기 모듈 보드 상에 장착되며, 다수의 영역을 갖는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 칩; 및
    상기 모듈 보드 상에 장착되고, 상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 제1 반도체 칩의 메모리 셀 어레이를 상기 영역별로 제어하는 제2 반도체 칩을 구비하는 메모리 시스템.
  24. 제23항에 있어서,
    상기 메모리 셀 어레이의 영역은, 하나의 로우 어드레스에 응답하여 동시에 억세스되는 페이지(page) 단위인 것을 특징으로 하는 메모리 시스템.
  25. 제23항에 있어서,
    상기 메모리 셀 어레이는 DRAM 셀을 포함하는 것을 특징으로 하는 메모리 시스템.
  26. 복수 개의 반도체 레이어를 구비하는 반도체 장치에 있어서,
    다수의 영역을 갖는 메모리 셀 어레이를 포함하는 하나 이상의 제1 반도체 레이어; 및
    상기 제1 반도체 칩의 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 저장하는 메타 데이터 저장부를 포함하며, 상기 메타 데이터를 참조하여 제1 반도체 레이어의 메모리 셀 어레이를 상기 영역별로 제어하는 제2 반도체 레이어를 구비하는 반도체 장치.
  27. 제26항에 있어서,
    상기 제1 반도체 레이어와 상기 제2 반도체 레이어 사이의 신호 전달을 위한 관통 비아를 더 구비하는 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서,
    상기 제1 반도체 레이어는 슬레이브 칩이고, 상기 제2 반도체 레이어는 외부와의 인터페이스를 위한 인터페이스 회로를 포함하는 마스터 칩이며,
    상기 제2 반도체 레이어는, 외부로부터의 커맨드 및 어드레스를 수신하고 이를 저장하는 커맨드/어드레스 버퍼와, 상기 커맨드 및 어드레스를 처리하여 상기 제1 반도체 레이어의 메모리 셀 어레이를 상기 영역별로 제어하는 메모리 관리부를 구비하는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서, 상기 메모리 관리부는,
    상기 메타 데이터를 참조하여 상기 다수의 영역에 대한 리프레쉬 동작을 선택적으로 수행하는 것을 특징으로 하는 반도체 장치.
  30. 제26항의 반도체 장치가 장착된 메모리 모듈.
  31. 모듈 보드 상에 메모리 칩이 장착된 메모리 모듈을 동작하는 방법에 있어서,
    상기 메모리 칩은 다수의 영역을 갖는 메모리 셀 어레이를 포함하고, 상기 모듈 보드 상에 상기 메모리 칩을 관리하기 위한 메모리 관리 칩이 장착되며,
    상기 메모리 셀 어레이의 다수의 영역 각각에 대한 메타 데이터를 내부의 메타 데이터 저장부에 저장하는 단계;
    외부로부터의 커맨드 신호 또는 메모리 관리 칩 내부에서 발생된 주기 신호에 응답하여 상기 메타 저장부를 참조하는 단계; 및
    상기 메타 데이터를 참조하여 상기 메모리 셀 어레이를 상기 영역별로 제어하기 위한 제어신호를 발생하는 단계를 포함하는 메모리 모듈의 동작방법.
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