TWI676171B - 記憶體裝置及其中斷處理方法 - Google Patents

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侯建杕
Chien Ti Hou
杜盈德
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Abstract

本發明係提供一種記憶體裝置，包括：一記憶單元陣列；一監測電路，用以偵測該記憶單元陣列之一或多個事件參數，其中該一或多個事件參數係相應於該記憶單元陣列之一或多個中斷事件；以及一事件檢測電路，用以依據該監測電路所偵測之該一或多個事件參數以判斷是否需致能一中斷信號，其中當該事件檢測電路判斷需致能該中斷信號，該處理器係依據該中斷信號對該記憶體裝置之該一或多個中斷事件進行處理。

Description

記憶體裝置及其中斷處理方法
本發明係有關於記憶體裝置，特別是有關於一種記憶體裝置及其中斷處理方法。
對於電腦系統上的動態隨機存取記憶體(dynamic random accessmemory，DRAM)來說，主控端(例如為中央處理器)通常需要定時發送DRAM更新(refresh)指令至動態隨機存取記憶體。然而，常態性的更新對於DRAM控制器來說是一個很大的負擔。若要最大化DRAM頻寬，通常會使用記憶體組交錯(memory bank interleaving)，可讓主控端對DRAM的不同記憶體組(bank)進行同時存取。主控端在進行記憶體組交錯時，會關閉動態隨機存取記憶體的自動更新(auto refresh)或是自主更新(self refresh)，若主控端控制不當，可能會造成動態隨機存取記憶體之資料丟失(data loss)而引起系統資料錯誤，甚至導致整個系統損毀。
本發明係提供一種記憶體裝置，包括：一記憶單元陣列；一監測電路，用以偵測該記憶單元陣列之一或多個事件參數，其中該一或多個事件參數係相應於該記憶單元陣列之一或多個中斷事件；以及一事件檢測電路，用以依據該監測電 路所偵測之該一或多個事件參數以判斷是否需致能一中斷信號，其中當該事件檢測電路判斷需致能該中斷信號，一處理器係依據該中斷信號對該記憶體裝置之該一或多個中斷事件進行處理。
本發明更提供一種用於記憶體裝置之中斷處理方法，該記憶體裝置包括一記憶單元陣列及一控制邏輯，該控制邏輯用以依據來自一處理器之命令以控制該記憶單元陣列，該方法包括：偵測該記憶單元陣列之一或多個事件參數，其中該一或多個事件參數係相應於該記憶單元陣列之一或多個中斷事件；依據所偵測之該一或多個事件參數以判斷是否由該記憶體裝置致能一中斷信號；以及當判斷由該記憶體裝置致能該中斷信號，利用該處理器依據該中斷信號對該中斷信號所相應的該記憶體裝置之一或多個中斷事件進行處理，以使該記憶體裝置恢復正常運作。
100‧‧‧電腦系統
110‧‧‧處理器
200‧‧‧電腦系統
202‧‧‧高速匯流排
111‧‧‧記憶體控制器
120‧‧‧記憶體裝置
121‧‧‧控制邏輯
122、122-1-122-N‧‧‧記憶單元陣列
123‧‧‧監測電路
124‧‧‧事件檢測電路
130‧‧‧系統中斷仲裁器
131‧‧‧記憶體匯流排
132‧‧‧匯流排
150‧‧‧週邊裝置
131‧‧‧第一介面
132‧‧‧第二介面
CK‧‧‧時脈信號
CK#‧‧‧反向時脈信號
CKE‧‧‧時脈致能信號
CS#‧‧‧晶片選擇信號
RAS#‧‧‧列地址選通信號
CAS#‧‧‧行地址選通信號
WE#‧‧‧寫入致能信號
A1-AN、BA0-BAM‧‧‧位元
401-403‧‧‧中斷事件信號
S610-S630‧‧‧步驟
204‧‧‧低速匯流排
206‧‧‧橋接電路
INT0-INTN‧‧‧中斷信號
301‧‧‧時脈緩衝器
302‧‧‧命令解碼電路
303‧‧‧控制信號產生電路
304‧‧‧位址緩衝器
305‧‧‧更新計數器
306‧‧‧列計數器
307‧‧‧模式暫存器
310‧‧‧中斷信號
1231‧‧‧單元資料監測電路
1232‧‧‧更新計時器
1241‧‧‧判斷電路
1242‧‧‧比較電路
1233‧‧‧溫度感測器
1243‧‧‧或閘
1244‧‧‧比較電路
1234‧‧‧電壓偵測電路
1235‧‧‧電壓偵測電路
1245‧‧‧權重計算電路
第1圖係顯示本發明一實施例之電腦系統的功能方塊圖。
第2A圖係顯示本發明另一實施例之電腦系統的功能方塊圖。
第2B圖係顯示本發明一實施例中之中斷通道之對應關係的示意圖。
第3圖係顯示本發明第1圖中之記憶體裝置的示意圖。
第4A~4C圖係顯示本發明一實施例中之事件檢測電路的示意圖。
第5圖係顯示本發明一實施例中之模式暫存器的示意圖。
第6圖係顯示本發明一實施例中之用於記憶體裝置之中斷處理方法的流程圖。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
請參閱第1圖，在一實施例中，電腦系統100包括一處理器110、及一記憶體裝置120。處理器110例如可為一中央處理器(central processing unit，CPU)或一般用途處理器(general-purpose processor)，但本發明並不限於此。處理器110係包括一記憶體控制器111，記憶體控制器111可透過處理器110之記憶體介面經由一記憶體匯流排131以電性連接至記憶體裝置120，並控制記憶體120之資料存取。
記憶體裝置120包括一控制邏輯121、複數個記憶單元陣列(memory cell array)122-1~122-N、一監測電路123、一事件檢測電路124、及系統中斷仲裁器130。
控制邏輯121係用以依據來自處理器110之命令以控制該記憶單元陣列。記憶體單元陣列122-1~122-N例如為動態隨機存取記憶體單元陣列，且可分為複數個記憶體組(memory bank)。為了便於說明，在第1圖中之記憶體單元陣列122-1~122-N係統稱為記憶體單元陣列122。
監測電路123係用以偵測記憶單元陣列122之一或多個事件參數，例如記憶單元陣列122之更新計時值、操作溫 度、操作電壓、漏電流值、記憶體行列使用率、或錯誤校正碼涵蓋率，但本發明並不限於此。監測電路123例如可為複數個監測子電路(未繪示)之統稱，且各監測子電路係分別偵測不同的上述事件參數。在一些實施例中，部分的上述監測子電路可整合於記憶單元陣列中，用以偵測記憶單元陣列之電壓、漏電流等資訊。在一些實施例中，部分的上述監測子電路可用感測器或計時器所實現，例如是溫度感測器或是更新計時器(refresh timer)。
事件檢測電路124係用以依據該監測電路所偵測之該一或多個事件參數以產生各事件參數相應的一中斷事件信號。舉例來說，當更新計時值超過一預定更新時間時，事件檢測電路124會產生相應於該更新計時值的中斷事件信號，以表示發生更新計時值相應的中斷事件。
事件檢測電路124更依據所產生的各中斷事件信號以判斷是否需致能一中斷信號(interrupt signal)。舉例來說，事件檢測電路124例如可預先設定各中斷事件之相應的一權重參數，並計算各事件參數所相應的權重參數之一總和值。在一實施例中，當上述總和值大於或等於一預定閾值時，事件檢測電路124係產生一中斷信號，並將所產生的中斷信號透過系統中斷仲裁器130傳送至處理器110。接著，處理器110則可依據所接收到的中斷信號對記憶體裝置120之一或多個中斷事件進行處理，其細節將詳述於後。
系統中斷仲裁器130係依據一仲裁機制以將電腦系統100中之不同裝置的中斷信號傳送至處理器110。舉例來 說，系統中斷仲裁器130係接收來自事件檢測電路124所發出的中斷信號，並依據其仲裁機制以將中斷信號透過匯流排132(例如為一系統匯流排)傳送至處理器110，以使處理器110對記憶體裝置中之一或多個中斷事件進行處理，其細節將詳述於後。在一些實施例中，系統中斷仲裁器130可設置於記憶體裝置120之外部，例如可與匯流排132連接。
請參閱第2A圖，在一些實施例中，電腦系統100的具體實施例可為第2A圖所示的電腦系統200。電腦系統200與電腦系統100之差別在於電腦系統200例如可支援高級微控制器匯流排架構(Advanced Microcontroller Bus Architecture，AMBA)，其包括一高速匯流排202及一低速匯流排204，其中高速匯流排202例如為先進高效能匯流排(Advanced High-Performance Bus，AHB)或先進系統匯流排(Advance System Bus，ASB)，用於連接處理器110、晶片上記憶體(on-chip memory)、及DMA控制器等高速設備。低速匯流排204例如可為先進週邊匯流排(Advance Peripheral Bus，APB)。高速匯流排202及低速匯流排204係透過一橋接電路206將彼此的匯流排信號進行轉換。
請參閱第2B圖及第2A圖所示，電腦系統200之系統中斷仲裁器130係設置於記憶體裝置120之外，且電性連接至處理器110、記憶體裝置120、及各週邊裝置150。系統中斷仲裁器係用於接收記憶體裝置120之事件檢測電路124所產生的中斷信號、以及來自各週邊裝置150之中斷信號，並依據一仲裁機制將上述中斷信號傳送至處理器110。系統中斷仲裁器130係 包括一第一介面131及一第二介面132。第一介面131例如包括快速中斷請求(Fast Interrupt Request，FIQ)之信號腳位，第二介面132例如包括中斷請求(Interrupt Request，IRQ)之信號腳位。第一介面131之優先權高於第二介面132之優先權，且第二介面132之中斷信號可以被第一介面131之中斷信號所中斷。
若系統中斷仲裁器130包括M+1個通道，第一介面131係包括優先權最高的兩個通道，例如通道0及通道1，且記憶體裝置120可發送中斷信號INT0或INT1至通道0或通道1。
第二介面132則包括其他通道，例如通道2至通道M。假設記憶體裝置120及其他周邊裝置150之數量為N，且N>M。除了記憶體裝置之外的周邊裝置150所發出的中斷信號例如INT2~INTN則是傳送至第二介面132中之通道2~通道M。需注意的是，由記憶體裝置120所發出之中斷信號會連接至通道0及/或通道1，意即記憶體裝置120的中斷信號具有最高的優先權。因此，當處理器110接收到系統中斷仲裁器130所發出在第一介面131之通道0或通道1的中斷信號時，則會優先處理記憶體裝置120中之一或多個中斷事件。
如第3圖所示，控制邏輯121係包括一時脈緩衝器301、一命令解碼電路302、一控制信號產生電路303、一位址緩衝器304、一更新計數器305、一列計數器306、及一模式暫存器(mode register)307。
時脈緩衝器301係由電腦系統中之時脈產生器(未繪示)接收一時脈信號CK、反向時脈信號CK#、及一時脈致能信號CKE，並將所儲存的時脈信號CK、反向時脈信號CK#、及 時脈致能信號CKE提供至控制邏輯121中之其他元件。
命令解碼電路302係用以解碼來自處理器110之控制信號，例如包括晶片選擇(CS#)信號、列地址選通信號(RAS#)、行地址選通信號(CAS#)、及寫入致能信號(WE#)，並將解碼所產生之指令傳送至控制信號產生電路303。
位址緩衝器304係用以儲存來自處理器110之指令位址，例如A0-AN，並將所儲存的指令位址傳送至記憶單元陣列122、及模式暫存器307。
模式暫存器307係預先記錄該記憶體裝置之複數個操作模式及各事件參數所相應之該中斷事件的狀態。模式暫存器307中之數值例如可透過處理器110所發送的位址A0-AN、BA0-BAM進行修改，或是由事件檢測電路124透過系統中斷仲裁器130進行修改。其中，N及M之數值可視實際情況進行調整。詳細而言，事件檢測電路124在偵測到有一或多個事件參數的中斷事件發生時，會透過系統中斷仲裁器130修改這些中斷事件在模式暫存器307中相應的暫存器數值為中斷事件狀態。當處理器110依據記憶體裝置120所發出的中斷信號310以完成處理記憶體裝置120中已發生的一或多個中斷事件，即會修改已處理完成的中斷事件在模式暫存器307中相應的暫存器數值為正常狀態。相關的細節請參考第5圖之實施例。
控制信號產生電路303係依據模式暫存器307中所記錄之操作模式及來自命令解碼電路302所解碼之指令以產生相應的控制指令，例如啟動(Active)、讀取(Read)、寫入(Write)、預充電(precharge)、自動更新(auto-refresh)、自主更 新(self-refresh)、讀取模式暫存器等等。本發明領域中具有通常知識者當可了解控制信號產生電路303所產生之各種控制指令之相關操作，故其細節於此不再贅述。
第4A~4C圖係顯示依據本發明一實施例中之事件檢測電路的示意圖。事件檢測電路124可依據監測電路123所偵測之該一或多個事件參數以產生各事件參數相應的一中斷事件信號。然後各種事件參數的判斷方式均不相同。
舉例來說，如第4A圖所示，監測電路123包括一單元資料監測電路1231及一更新計時器1232，其中單元資料監測電路1231係用以監測記憶體單元陣列122之資料的特性，例如可產生一資料監測資訊，例如可為記憶單元陣列之行/列使用率、或是資料錯誤率。更新計時器1232係計算各記憶體組從上次更新後已經過的時間，例如為一更新計時值。事件檢測電路124例如包括判斷電路1241及比較電路1242。
判斷電路1241係依據來自單元資料監測電路1231之資料監測資訊以判斷是否要產生相應的中斷事件信號，例如發生相應的中斷事件時，相應的中斷事件之狀態為高邏輯狀態。
比較電路1242則將來自更新計時器1232的更新計時值與一預定時間進行比較。若更新計時值大於預定時間，則比較電路1242會產生相應的中斷事件，例如相應的中斷事件之狀態為高邏輯狀態。此外，因為關於資料監測資訊及更新計時值是較為重要(critical)的事件參數，當其中一者發生中斷事件時，例如可透過或閘(OR gate)1243將資料監測資訊及更新計時 值之中斷事件之狀態進行或(OR)運算，以產生相應的中斷事件信號401。
如第4B圖所示，監測電路123包括一溫度感測器1233，用以偵測記憶單元陣列122的溫度資訊。事件檢測電路124例如包括一比較電路1244，例如可將溫度感測器1233所偵測到之記憶單元陣列122的溫度資訊與一或多個溫度閾值進行比較，並產生相應的中斷事件信號。舉例來說，上述一或多個溫度閾值例如可包括一第一溫度閾值T1、一第二溫度閾值T2、及一第三溫度閾值T3，其中第一溫度閾值T1、第二溫度閾值T2、及第三溫度閾值T3可分別為85℃、95℃、及125℃，但本發明並不限於此。第三溫度閾值T3通常可設定為記憶體裝置120所能容忍的最高操作溫度。當偵測到溫度資訊大於第三溫度閾值T3，為了安全起見，處理器110或是相應的控制電路例如可透過一揚聲器發出警告聲或是強制關閉電腦系統。
舉例來說，當溫度資訊小於第一溫度閾值T1，比較電路1244係產生一第一中斷事件信號。當溫度資訊T介於第一溫度閾值T1及第二溫度閾值T2之間(即T1
Figure TWI676171B_D0001
T
Figure TWI676171B_D0002
T2)，比較電路1244係產生一第二中斷事件信號。當溫度資訊小於第三溫度閾值T3，比較電路1244係產生一第三中斷事件信號。簡單來說，第一/第二/第三中斷事件信號係表示溫度資訊所在的不同溫度區間的中斷事件，例如可用第4B圖中之中斷事件信號402表示。
如第4C圖所示，監測電路123包括電壓偵測電路1234及1235。電壓偵測電路1234係偵測記憶體裝置120之電源電壓，例如為第一電壓V1。電壓偵測電路1235係偵測記憶單元 陣列122中之內部電壓，例如為第二電壓V2。
事件檢測電路124例如包括一權重計算電路1245，用以依據來自監測電路123的第一電壓V1及第二電壓V2進行權重計算並與一預定電壓閾值VT進行比較，其中預定電壓閾值VT例如可設定為記憶體裝置120之預設操作電壓VDD之一預定比例(例如90%)。舉例來說，第一電壓V1具有第一權重值C1，第二電壓V2具有第二權重值C2，其中第一權重值C1及第二權重值C2例如為介於0至1之間的常數。因此，權重計算電路1245可判斷權重電壓值V=(V1*C1+V2*C2)是否小於預定電壓閾值VT。若權重電壓值V小於預定電壓閾值VT，則權重計算電路1245會發出相應的事件中斷信號403。若權重電壓值V大於或等於預定電壓閾值VT，則權重計算電路1245則不會產生相應的中斷事件信號403。
詳細而言，當權重計算電路1245所計算出的權重電壓值V小於預定電壓閾值VT時，可能表示記憶體裝置120所需的操作電壓不足，故權重計算電路1245會發出相應的中斷事件信號403。
需注意的是，在第4A~4C圖之實施例中，當有任何一種事件參數的中斷事件信號產生，事件檢測電路124即會修改所發生之中斷事件在模式暫存器307中相應的暫存器數值，其細節請參考第5圖之實施例。
請同時參考第3圖及第5圖。在一實施例中，控制邏輯121中之模式暫存器307係預先記錄該記憶體裝置之複數個操作模式及各事件參數所相應之該中斷事件的狀態。如第5 圖所示，在一實施例中，第3圖中的模式暫存器307例如可用一個17位元的暫存器所實現，例如包括位元A0~A13及BA0~BA2所對應的暫存器。意即，在此實施例中，N=13且M=2，其中位元A0~A13及BA0~BA2係來自處理器110，其中A0為位址的最低有效位元(least significant bit)，BA2為位址的最高有效位元(most significant bit)。需注意的是，第5圖為本發明的其中一個實施例以便於說明，暫存器307之大小及位元A0~AN及BA0~BAM之定義及位置可依實際需求而調整。
詳細而言，模式暫存器307例如可用MR[16：0]來表示，且MR[16：0]=[BA2,BA1,BA0,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0]。
在一實施例中，對應於位址BA0~BA2的模式暫存器MR[16：14]係記錄了記憶體裝置之操作模式，例如當模式暫存器MR(16：14)=(0,0,0)，記憶體裝置120之操作模式為MR0；當模式暫存器MR(16：14)=(0,0,1)，記憶體裝置120之操作模式為MR1，依此類推。模式暫存器MR[16：14](對應位元BA2~BA0)及記憶體裝置120之操作模式的關係例如可用表1來表示：
對應於位址A0的模式暫存器MR[0]係記錄了記憶 單元陣列122之更新計時值是否已超過一預定更新時間閾值TREF之狀態。若模式暫存器MR[0]的數值為1，則表示更新計時值已超過預定更新時間閾值TREF。若模式暫存器MR[0]的數值為0，則表示記憶單元陣列122之更新動作係正常運作。
對應於位址A2及A1的模式暫存器MR[2：1]係記錄了記憶單元陣列122之溫度所在的溫度區間，例如前述實施例中的第一/第二/第三溫度區間。模式暫存器MR[2：1]及相應的溫度區間之關係可用表2來表示：
對應於位址A3的模式暫存器MR[3]係記錄了記憶單元陣列122之電壓(或權重電壓值)V是否小於預定電壓閾值VT。若模式暫存器MR[3]的數值為1，則表示電壓V小於預定電壓閾值VT。若模式暫存器MR[3]的數值為0，則表示記憶單元陣列122係正常運作。
在一實施例中，當事件檢測電路124進行各事件參數的判斷後，若需發出與一特定事件參數有關的一中斷事件信號，則事件檢測電路124會修改模式暫存器307中相應於特定事件參數的位元，例如當記憶單元陣列122之電壓(或權重電壓值)V小於預定電壓閾值VT時，事件檢測電路124係將模式暫存器MR[3]的數值修改為1。
請再參考第3圖，需注意的是，事件檢測電路124是在各事件參數有發生相應的中斷事件時才會透過系統中斷仲裁器130修改相應的模式暫存器307之位元，例如將發生的中斷事件相應的暫存器數值由正常狀態值(例如為0)修改為中斷事件狀態(例如為1)。意即，記憶體裝置120會有中斷事件需要處理。當系統中斷仲裁器130接收事件檢測電路124之中斷信號並透過其仲裁機制而發出中斷信號至處理器110後，處理器110則會讀取在模式暫存器307中的相應於各事件參數的暫存器數值，並判斷需要針對已發生的中斷事件採取相應的處理動作。
在一實施例中，當處理器110依序對各中斷事件完成處理時，處理器110係透過系統中斷仲裁器130更改該模式暫存器中各中斷事件的狀態至一正常狀態，例如將發生的中斷事件之暫存器數值由中斷事件狀態(例如為1)修改為正常狀態值(例如為0)。需注意的是，處理器110或事件檢測電路124在修改模式暫存器307中之各中斷事件的暫存器數值為正常狀態值或中斷事件狀態值之操作，並不包括溫度相關的暫存器數值。溫度相關的暫存器數值係表示記憶單元陣列122操作於哪一個溫度區間，例如第一溫度區間、第二溫度區間、或第三溫度區間。
詳細而言，事件檢測電路124可針對各事件參數相應的中斷事件指派相應的一權重參數，並計算各事件參數之中斷事件所相應的權重參數之一總和值。當上述總和值大於或等於一預定閾值時，事件檢測電路124係產生中斷信號，並將中斷信號傳送至處理器110(例如可透過系統中斷仲裁器130)。
舉例來說，當更新計時值大於一預定時間，事件 檢測電路124係產生更新計時值之中斷事件，並將此中斷事件相應的權重參數設定為一第一數值。當記憶單元陣列122之記憶體行列使用率大於一預定次數，事件檢測電路124係產生記憶體行列使用率之中斷事件，並將此中斷事件所相應的權重參數設定為第一數值。此外，當記憶單元陣列122之錯誤校正碼涵蓋率大於一預定比例，事件檢測電路124係產生錯誤校正碼涵蓋率之中斷事件，並將此中斷事件所相應的權重參數設定為第一數值，前述第一數值例如為100%或是等於預定閾值。
詳細而言，當發生更新計時值、記憶體行列使用率、或錯誤校正碼涵蓋率相應的中斷事件時，表示記憶體裝置120需要處理器110儘快處理所發生的中斷事件，以避免進一步發生資料錯誤的問題。當事件檢測電路124判斷模式暫存器307中各中斷事件相應的狀態(暫存器數值)均為正常狀態時，事件檢測電路124則禁能中斷信號。
在一實施例中，當記憶體裝置120之操作溫度小於一第一溫度閾值T1(例如85℃)，事件檢測電路124係將操作溫度所相應的中斷事件的權重參數設定為一第二數值(例如60%)；當記憶體裝置120之操作溫度介於第一溫度閾值T1(例如85℃)及第二溫度閾值T2(例如95℃)，事件檢測電路124係將操作溫度所相應的中斷事件的權重參數設定為一第三數值(例如50%)；當記憶體裝置120之操作溫度介於第二溫度閾值T2(例如95℃)及第三溫度閾值T3(例如125℃)，事件檢測電路124係將操作溫度所相應的中斷事件的權重參數設定為一第四數值(例如40%)。需注意的是，當偵測到溫度資訊大於第三溫度閾值T3， 為了安全起見，處理器110或是相應的控制電路例如可透過一揚聲器發出警告聲或是強制關閉電腦系統。
此外，當記憶單元陣列122之操作電壓小於一預定操作電壓(VDD)之一特定比例(例如90%)時，事件檢測電路124係將操作電壓相應的中斷事件之權重參數設定為一第五數值(例如30%)。當記憶單元陣列122之漏電流大於一預定電流值時，事件檢測電路124係將漏電流相應的中斷事件所相應的該權重參數設定為一第六數值(例如30%)。
當各權重參數之總和值大於或等於預定閾值時，事件檢測電路124係產生中斷信號，並將中斷信號傳送至處理器110(例如可透過系統中斷仲裁器130)，以使處理器110對記憶單元陣列中的一或多個中斷事件進行處理。
在一實施例中，對於不同的中斷事件，處理器110有不同的處理方式。舉例來說，對於更新計時值的中斷事件，處理器110可將記憶單元陣列122之自動更新或自主更新之功能開啟(原本為關閉以提高效能)。對於溫度之中斷事件，處理器110例如可啟動電腦系統100之冷卻降溫機制，例如啟動降溫風扇(第1圖未繪示)或調降時脈頻率。此外，處理器110亦可增加記憶單元陣列122之更新頻率。對於操作電壓之中斷事件，處理器110可控制電腦系統100之電源供應器(第1圖未繪示)以增加記憶單元陣列122之操作電壓。
對於記憶單元陣列122之漏電流的中斷事件，處理器110例如可調升電腦系統100中之線性穩壓器(low-dropout regulator)之驅動電壓及電流以降低漏電流。對於記憶單元陣列 122之行/列使用率的中斷事件，處理器110例如可重新配置記憶單元陣列122之設定以避免行或列過度使用。對於錯誤校驗碼涵蓋率之中斷事件，處理器110例如可調整錯誤校驗碼之位階，例如可由1位元的錯誤校驗碼提升至2位元的錯誤校驗碼，但本發明並不限於此。
第6圖係顯示依據本發明一實施例中之用於記憶體裝置之中斷處理方法的流程圖。
在步驟S610，偵測記憶單元陣列122之一或多個事件參數。舉例來說，監測電路123可包括多種不同類型的子監測電路，例如電壓偵測器、更新計時器、溫度感測器、單元資料監測電路等等，用於監測記憶單元陣列122之不同的事件參數，其中事件參數可包括：記憶體單元陣列122之一更新計時值、一操作溫度、一操作電壓、一漏電流值、一記憶體行列使用率、一錯誤校正碼涵蓋率、或其組合。
在步驟S620，依據所偵測之該一或多個事件參數以判斷是否需致能一中斷信號。舉例來說，不同的事件參數有不同的判斷條件以決定是否發生相應的中斷事件，且事件檢測電路124係計算各事件參數之中斷事件的權重參數的一總和值。
在步驟S630，當判斷需致能中斷信號，利用處理器對記憶體裝置之一或多個中斷事件進行處理。舉例來說，當上述總和值大於或等於一預定閾值時，事件檢測電路124係產生中斷信號，例如可透過系統中斷仲裁器130將中斷信號傳送至處理器110，以使處理器110對記憶單元陣列122之一或多個 中斷事件進行處理，且對於不同的中斷事件，處理器110之處理方式亦不同，其細節可參考前述實施例。
綜上所述，本發明係提供一種記憶體裝置及其中斷處理方法，其可利用監測電路偵測記憶體裝置中之記憶單元陣列的一或多個事件參數，並依據各事件參數之中斷事件判斷是否要主動發出中斷信號以通知處理器對記憶單元陣列中已發生的中斷事件進行處理。因為中斷信號是由記憶體裝置所控制，表示記憶體裝置可主動判斷是否需要對記憶單元陣列進行更新(refresh)，且記憶體裝置之自動更新及自主更新之功能可關閉以減少處理器需定時更新記憶體裝置之負擔，進而提昇電腦系統之效能。
於權利要求中使用如”第一”、"第二"、"第三"等詞係用來修飾權利要求中的元件，並非用來表示之間具有優先權順序，先行關係，或者是一個元件先於另一個元件，或者是執行方法步驟時的時間先後順序，僅用來區別具有相同名字的元件。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

  1. 一種記憶體裝置，包括：一記憶單元陣列；一監測電路，用以偵測該記憶單元陣列之一或多個事件參數，其中該一或多個事件參數係相應於該記憶單元陣列之一或多個中斷事件；以及一事件檢測電路，用以依據該監測電路所偵測之該一或多個事件參數以判斷是否需致能一中斷信號；其中當該事件檢測電路判斷需致能該中斷信號，該事件檢測電路係將該中斷信號直接傳送至一處理器，以使該處理器依據該中斷信號對該記憶體裝置之該一或多個中斷事件進行處理。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該一或多個事件參數包括該記憶單元陣列之一更新計時值、一操作溫度、一操作電壓、一漏電流值、一記憶體行列使用率、一錯誤校正碼涵蓋率、或其組合。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中該事件檢測電路係判斷各事件參數是否已發生相應的該中斷事件，且當各事件參數已發生相應的該中斷事件時，該事件檢測電路係指派該各事件參數所相應的一權重參數，並計算各事件參數所相應的該權重參數之一總和值；其中當該總和值大於或等於一預定閾值時，該事件檢測電路係產生該中斷信號。
  4. 如申請專利範圍第3項所述之記憶體裝置，其中當該更新計時值大於一預定時間，該事件檢測電路係將該更新計時值所相應的該權重參數設定為一第一數值；當該記憶體行列使用率大於一預定次數，該事件檢測電路係將該記憶體行列使用率所相應的該權重參數設定為該第一數值；當該錯誤校正碼涵蓋率大於一預定比例，該事件檢測電路係將該錯誤校正碼涵蓋率所相應的該權重參數設定為該第一數值。
  5. 如申請專利範圍第3項所述之記憶體裝置，其中：當該操作溫度小於一第一溫度閾值，該事件檢測電路係將該操作溫度所相應的該權重參數設定為一第二數值；當該操作溫度介於該第一溫度閾值及一第二溫度閾值，該事件檢測電路係將該操作溫度所相應的該權重參數設定為一第三數值；以及當該操作溫度介於該第二溫度閾值及一第三溫度閾值，該事件檢測電路係將該操作溫度所相應的該權重參數設定為一第四數值；其中該第三溫度閾值大於該第二溫度閾值，且該第二溫度閾值大於該第一溫度閾值。
  6. 如申請專利範圍第3項所述之記憶體裝置，其中當該操作電壓小於一預定操作電壓之一特定比例時，該事件檢測電路係將該操作電壓所相應的該權重參數設定為一第五數值。
  7. 如申請專利範圍第3項所述之記憶體裝置，其中當該漏電流大於一預定電流值時，該事件檢測電路係將該漏電流所相應的該權重參數設定為一第六數值。
  8. 如申請專利範圍第1項所述之記憶體裝置，更包括：一控制邏輯，用以依據來自該處理器之命令以控制該記憶單元陣列，其中該控制邏輯包括一模式暫存器，預先記錄該記憶單元陣列之複數個操作模式及各事件參數所相應之該中斷事件的狀態；其中當該處理器依序對各中斷事件完成處理時，該處理器係更改該模式暫存器中各中斷事件的狀態至一正常狀態。
  9. 如申請專利範圍第8項所述之記憶體裝置，其中當該事件檢測電路判斷該模式暫存器中各中斷事件的狀態均為該正常狀態時，該事件檢測電路係禁能該中斷信號。
  10. 如申請專利範圍第1項所述之記憶體裝置，其中該事件檢測電路係發送具有最高優先權之該中斷信號至該記憶體裝置外部之一系統中斷仲裁器，且該系統中斷仲裁器係傳送一快速中斷請求信號至該處理器，使得該處理器對該中斷信號所相應的該記憶體裝置之該一或多個中斷事件進行處理，以使該記憶體裝置恢復正常運作。
  11. 一種用於記憶體裝置之中斷處理方法，該記憶體裝置包括一記憶單元陣列及一控制邏輯，該控制邏輯用以依據來自一處理器之命令以控制該記憶單元陣列，該方法包括：偵測該記憶單元陣列之一或多個事件參數，其中該一或多個事件參數係相應於該記憶單元陣列之一或多個中斷事件；依據所偵測之該一或多個事件參數以判斷是否由該記憶體裝置致能一中斷信號；以及當判斷由該記憶體裝置致能該中斷信號，將該中斷信號直接傳送至該處理器以使該處理器依據該中斷信號對該中斷信號所相應的該記憶體裝置之一或多個中斷事件進行處理。
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