KR20140042362A - 반도체 장치 및 그 동작 방법 - Google Patents

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KR20140042362A
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문영석
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Abstract

본 발명은 반도체 메모리 장치에서 에러의 발생 빈도가 임계점 이상인 하나 또는 둘 이상의 메모리 셀을 리프레시 할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
본 발명에 의한 반도체 장치의 동작 방법은 반도체 메모리 장치에서 읽은 데이터에 대한 에러 처리 정보를 감시하는 단계, 에러 처리 정보에 따라 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 단계를 포함한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치 및 그 동작 방법에 관한 것이다. 보다 구체적으로 본 발명은 반도체 메모리 장치에서 읽은 데이터에 대한 에러 처리 정보를 고려하여 하나 또는 둘 이상의 메모리 셀에 대한 리프레시를 수행하는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀 크기가 작아지면서 메모리 장치의 사용 도중에 셀의 전하 유지 특성이 변하는 현상(Variable Retention Time)이 발생하고 있다.
이때 전하 유지 시간이 리프레시 주기보다 작게 되면 에러가 발생한다. 이러한 에러들은 소프트 에러의 일종으로서 하드 에러와 같이 동일한 위치에서 지속적으로 발생하는 에러는 아니지만 다른 소프트 에러 또는 다른 하드 에러와 중첩되는 경우 정정이 불가능한 형태의 에러로 발전할 수 있다.
예를 들어 디램과 같은 메모리 장치는 일반적으로 메모리 컨트롤러에 의해서 제어된다. 메모리 컨트롤러는 메모리 장치에 대한 리프레시 동작을 제어하는 리프레시 제어기를 구비한다. 일반적으로 리프레시 제어기는 중재 블록(arbiter)에 리프레시 요청을 전달하고 중재 블록은 리프레시 요청이 전달되면 호스트로부터의 읽기/쓰기 요청에 대한 처리를 일시 중지하고 리프레시 요청을 처리하게 된다.
그러나 이러한 종래의 메모리 컨트롤러는 메모리 전체 영역에 걸쳐 동일한 주기로 리프레시를 수행하므로 전술한 바와 같이 전하 유지 특성의 변화로 인하여 메모리 장치의 불특정한 셀에서 발생하는 에러에는 제대로 대처할 수 없다.
본 발명은 반도체 메모리 장치의 사용시 발생하는 에러 처리 정보를 감시하고 이를 이용하여 하나 또는 둘 이상의 메모리 셀에 대하여 리프레시를 수행하도록 제어함으로써 전하 유지 특성의 변경에 의한 에러 발생을 차단하는 것을 목적으로 한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 반도체 메모리 장치로부터 읽은 데이터에 대한 에러 처리 정보를 감시하는 단계 및 에러 처리 정보에 따라 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 에러 처리 정보를 감시하는 단계는 반도체 메모리 장치에서 에러가 발생한 주소와 에러가 발생한 횟수를 연관하여 저장하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 에러 처리 정보를 감시하는 단계는 처리된 에러가 소프트 에러인지 판단하는 단계 및 처리된 에러가 소프트 에러인 경우 에러가 발생한 주소와 에러가 발생한 횟수를 연관하여 저장하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 리프레시 요청을 생성하는 단계는 일정한 주기마다 에러 횟수를 확인하여 에러 횟수가 임계점 이상이면 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 리프레시 요청을 생성하는 단계는 하나 또는 둘 이상의 메모리 셀이 연결되는 워드라인을 활성화하는 요청을 생성하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 일정한 주기는 반도체 메모리 장치의 리프레시 주기보다 짧다.
본 발명의 일 측면에 의한 반도체 장치는 반도체 메모리 장치에서 발생하는 에러를 처리하는 ECC 블록 및 ECC 블록으로부터의 에러 처리 정보에 따라 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 감시 블록을 포함한다.
본 발명의 일 측면에 의한 반도체 장치에서 감시 블록은 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 저장하는 레지스터 및 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 레지스터에 저장하는 동작을 제어하고 레지스터에 저장된 에러 처리 정보에 따라 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 제어부를 포함한다.
본 발명의 일 측면에 의한 반도체 장치에서 에러 처리 정보는 에러가 발생한 주소와 에러가 발생한 횟수를 포함한다.
본 발명의 일 측면에 의한 반도체 장치에서 에러는 소프트 에러이다.
본 발명의 일 측면에 의한 반도체 장치에서 리프레시 요청은 통상의 리프레시 동작 사이에 요청된다.
본 발명의 일 측면에 의한 반도체 장치는 리프레시 요청을 수신하여 그 처리 순서를 결정하는 중재블록 및 중재블록에서 처리 순서가 결정된 리프레시 요청에 대응하여 반도체 메모리 장치를 제어하는 리프레시 명령을 생성하는 명령 생성부를 더 포함한다.
본 발명의 일 측면에 의한 시스템은 반도체 메모리 장치 및 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 컨트롤러는 반도체 메모리 장치에서 발생하는 에러를 처리하는 ECC 블록 및 ECC 블록으로부터의 에러 처리 정보에 따라 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 감시 블록을 포함한다.
본 발명의 일 측면에 의한 시스템에서 감시 블록은 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 저장하는 레지스터 및 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 레지스터에 저장하는 동작을 제어하고 레지스터에 저장된 에러 처리 정보에 따라 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 제어부를 포함한다.
본 발명의 일 측면에 의한 시스템에서 에러 처리 정보는 에러가 발생한 주소와 에러가 발생한 횟수를 포함한다.
본 발명의 일 측면에 의한 시스템에서 에러는 소프트 에러이다.
본 발명의 일 측면에 의한 시스템에서 리프레시 요청은 통상의 리프레시 동작 사이에 수행된다.
본 발명의 일 측면에 의한 시스템에서 컨트롤러는 리프레시 요청을 수신하여 그 처리 순서를 결정하는 중재블록 및 중재블록에서 처리 순서가 결정된 리프레시 요청에 대응하여 반도체 메모리 장치를 제어하는 리프레시 명령을 생성하는 명령 생성부를 더 포함한다.
본 발명의 일 측면에 의한 저장 매체는 반도체 메모리 장치로부터 읽은 데이터에 대한 에러 처리 정보를 감시하는 단계 및 에러 처리 정보에 따라 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 단계를 포함하는 프로세서에 의해 실행될 수 있는 단계들을 저장한다.
본 발명의 일 측면에 의한 저장 매체에서 리프레시 요청은 통상의 리프레시 동작 사이에 요청된다.
본 발명에 의한 반도체 장치를 통해 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 메모리 컨트롤러를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 감시 블록에서 관리되는 에러 처리 정보의 구조를 나타내는 도면.
도 3은 본 발명의 일 실시예에 의한 감시 블록의 동작을 나타내는 순서도.
도 4는 본 발명의 일 실시예에 의한 반도체 장치에서 에러 정보를 이용하여 리프레시를 수행하는 방법을 나타내는 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예를 개시한다. 이하의 개시는 본 발명에 대한 설명을 제공하기 위한 것으로서 본 발명의 권리 범위를 한정하기 위한 것은 아니다.
도 1은 본 발명의 일 실시예에 의한 메모리 컨트롤러를 나타내는 블록도이다. 메모리 컨트롤러는 예를 들어 프로세서와 같은 장치의 내부에 내장될 수도 있고 그 외부에 독립적으로 존재할 수 있다. 이하에서 메모리 컨트롤러는 메모리 컨트롤러를 포함하는 프로세서 등과 같은 반도체 장치를 포괄적으로 지칭한다.
도 1에서 호스트로부터의 요청을 수신하는 요청 버퍼(1), 호스트로부터 요청된 주소를 물리적 주소로 변환하는 주소 매핑 블록(2), 호스트로부터의 요청들의 처리 순서를 정하는 중재 블록(3), 호스트로부터의 요청에 대응하는 명령어를 생성하는 명령 생성부(4), 반도체 메모리 장치에 대한 통상의 리프레시 수행을 제어하는 리프레시 제어기(5), 호스트와 데이터를 송수신하는 데이터 버퍼(6), 데이터에 대하여 ECC 동작을 수행하여 데이터의 에러를 감지하고 정정하는 ECC 블록(7) 등은 종래의 메모리 컨트롤러에서도 사용되는 구성들이므로 이들에 대한 구체적인 설명은 생략한다.
중재 블록(3)은 호스트로부터의 요청 및 리프레시 제어기(5)로부터의 요청 외에 감시 블록(100)으로부터의 요청을 수신하여 요청들의 처리 순서를 결정하게 된다.
또한 ECC 블록(7)은 반도체 메모리 장치(미도시)로부터 읽은 데이터에 대한 에러 처리(예를 들어 에러 탐지 또는 에러 정정) 정보를 감시 블록(100)에 제공하는 점에서 종래의 ECC 블록과 차이가 있다.
본 발명의 일 실시예에 의한 감시 블록(100)은 ECC 블록(7)으로부터 전달된 에러 처리 정보를 이용하여 반도체 메모리 장치의 주소별로 발생하는 에러 발생 정보를 레지스터(미도시)에 저장한다.
본 발명의 일 실시예에 의한 감시 블록(100)은 명령어 생성부(4)로부터 주소를 수신하고, 이 주소를 에러 발생 정보와 연관하여 레지스터(미도시)에 저장한다.
레지스터(미도시)는 감시 블록(100) 내부에 존재할 수도 있고 그 외부에 존재할 수도 있다. 하드 에러의 경우 리프레시를 통해 제거할 수 없으므로 레지스터에는 소프트 에러에 관한 에러 발생 정보만 저장해도 무방하다.
본 발명의 일 실시예에 의한 감시 블록(100)의 동작 방법은 이하의 도 3 및 도 4를 참조하여 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 의한 감시 블록(100)에서 에러 정보를 저장하는 레지스터(미도시)의 데이터 구조를 나타낸다.
레지스터는 유효 필드(valid), 주소 필드(address), 카운트 필드(count)를 포함할 수 있다.
유효 필드는 레지스터의 해당 행(row)이 의미 있는 데이터를 포함하는지 여부를 나타낸다.
주소 필드는 반도체 메모리 장치의 주소 정보를 저장한다. 주소 필드는 요청된 전체 주소를 포함할 수 있으나 다른 실시예에서는 주소 정보 중 일부(예를 들어 로우 주소)만을 저장할 수 있다.
카운트 필드는 주소 필드에 저장된 주소에 대응하는 반도체 메모리 장치의 메모리 셀에서의 에러 발생 횟수를 저장한다. 이때 카운트 필드에는 소프트 에러의 발생 횟수만을 저장해도 무방하다.
도 3은 본 발명의 일 실시예에 의한 감시 블록(100)에서 ECC 블록(도 1의 7)으로부터 전달된 에러 정보를 도 2에 도시된 바와 같은 구조로 레지스터에 저장하는 방법을 나타내는 순서도이다.
단계(S110)에서는 ECC 블록(7)으로부터 에러 처리 정보가 보고되는지 기다린다.
에러 처리 정보가 보고되면 그 내용을 판단하여(S120) 해당 에러가 수정 가능한 에러인지 판단한다(S130).
에러가 수정 가능한 경우(S140) 그 에러를 소프트 에러와 하드 에러로 구분한다(S140). 에러를 하드 에러와 소프트 에러로 구분하기 위하여 예를 들어 미국 특허 제 4,604,751호 등에 기재된 바와 같은 기술을 사용할 수 있다.
구분 결과를 이용하여 소프트 에러 여부를 판단하고(S150), 판단 결과 소프트 에러이면 레지스터에서 메모리 셀의 주소에 대응하는 행을 찾아 그 유효 필드를 활성화하고 카운트 값을 1 증가한다(S160).
만일 레지스터에 메모리 셀의 주소에 대응하는 행이 없으면 새로운 행의 주소 필드에 메모리 주소를 저장하고 그 유효 필드를 활성화하고 그 카운트 값을 1로 초기화한다.
도 4는 본 발명의 일 실시예에 의한 감시 블록(100)의 레지스터(미도시)에 저장된 에러 정보를 참조하여 리프레시가 필요한 메모리 셀에 대하여 리프레시가 수행되도록 제어하는 방법을 나타내는 순서도이다.
본 발명에 있어서 에러는 예를 들어 64ms와 같이 통상의 리프레시 주기(tREF)마다 수행되는 리프레시 동작에 의해서 구제될 수 없는 에러를 의미한다. 따라서 도 4의 순서도에 도시된 동작은 통상의 리프레시 주기(tREF)보다 짧은 주기(tREF/2, tREF/3, ...)로 수행되는 것이 바람직하다.
도 4에 의해서 수행되는 리프레시는 모든 셀에 대해서 수행되는 것이 아니라 일정 개수 이상의 에러를 발생시킨 셀에 한정하여 수행된다.
먼저 본 발명의 일 실시예에 의한 감시 블록(100)에서 레지스터(미도시)의 현재 행을 확인한다(S210).
다음으로 레지스터의 현재 행의 유효 필드가 활성화되었는지 확인한다(S220). 레지스터에서 유효가 아니면 미확인 행이 존재하는 경우 미확인 행으로 이동한다(S250, S260).
레지스터의 현재 행의 유효 필드가 활성화되었으면 레지스터의 현재 행의 카운트 값이 임계점 이상인지 확인한다(S230). 본 실시예에서는 임계점으로 2를 적용하지만 다른 실시예에서는 다른 값을 적용할 수 있다.
레지스터의 현재 행의 카운트 값이 2 이상이 아니면 미확인 행이 존재하는 경우 미확인 행으로 이동하고(S250, S260), 레지스터의 현재 행의 카운트 값이 2 이상이면 현재 행의 주소 필드에 저장된 주소에 대응하는 메모리 셀에 대한 리프레시 요청을 중재 블록(3)에 전달한다(S240).
본 실시예에서는 해당 메모리 셀이 연결된 워드라인을 활성화하도록 요청함으로써 해당 메모리 셀을 리프레시 한다.
도 4에는 도시하지 않았으나 리프레시가 필요한 메모리 셀들 중 워드라인을 공유하는 셀이 다수 개 존재하는 경우 이들을 확인하여 한 번만 워드라인을 활성화하도록 추가적인 판단을 수행할 수도 있다.
리프레시 이후 레지스터에 미확인 행이 남아 있는 경우 미확인 행으로 이동한다(S250, S260).
본 발명은 통상의 리프레시 동작과는 별개로 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 동작을 추가로 수행함으로써 메모리 셀의 전하 저장 특성의 변화로 인하여 에러가 발생하는 것을 현저히 줄일 수 있다.
도 3 및 도 4를 참조하여 설명한 감시 블록(100)의 동작들은 예를 들어 롬, 플래시 메모리 등과 같은 비휘발성 메모리 장치(미도시)에 일련의 명령들로서 저장될 수 있고 감시 블록(100)은 여기에 저장된 명령들을 실행하는 프로세서와 같은 형태의 제어부(미도시)를 포함할 수 있다.
이상의 상세한 설명에서는 도면을 참조하여 본 발명의 실시예들에 대하여 구체적으로 개시하였다. 이상의 설명은 본 발명의 설명을 위한 것으로서 이상의 설명에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 감시 블록
1: 요청 버퍼
2: 주소 매핑 블록
3: 중재 블록
4: 명령 생성부
5: 리프레시 제어기
6: 데이터 버퍼
7: ECC 블록

Claims (20)

  1. 반도체 메모리 장치로부터 읽은 데이터에 대한 에러 처리 정보를 감시하는 단계 및
    상기 에러 처리 정보에 따라 상기 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  2. 청구항 1에 있어서, 상기 에러 처리 정보를 감시하는 단계는
    상기 반도체 메모리 장치에서 에러가 발생한 주소와 에러가 발생한 횟수를 연관하여 저장하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  3. 청구항 1에 있어서, 상기 에러 처리 정보를 감시하는 단계는
    처리된 에러가 소프트 에러인지 판단하는 단계 및
    상기 처리된 에러가 소프트 에러인 경우 에러가 발생한 주소와 에러가 발생한 횟수를 연관하여 저장하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  4. 청구항 2에 있어서, 상기 리프레시 요청을 생성하는 단계는
    일정한 주기마다 상기 에러 횟수를 확인하여 상기 에러 횟수가 임계점 이상이면 상기 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  5. 청구항 4에 있어서, 상기 리프레시 요청을 생성하는 단계는
    상기 하나 또는 둘 이상의 메모리 셀이 연결되는 워드라인을 활성화하는 요청을 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  6. 청구항 4에 있어서, 상기 일정한 주기는 상기 반도체 메모리 장치의 리프레시 주기보다 짧은 반도체 장치의 동작 방법.
  7. 반도체 메모리 장치에서 발생하는 에러를 처리하는 ECC 블록 및
    상기 ECC 블록으로부터의 에러 처리 정보에 따라 상기 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 감시 블록
    을 포함하는 반도체 장치.
  8. 청구항 7에 있어서, 상기 감시 블록은
    상기 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 저장하는 레지스터 및
    상기 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 상기 레지스터에 저장하는 동작을 제어하고 상기 레지스터에 저장된 에러 처리 정보에 따라 상기 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 제어부
    를 포함하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 에러 처리 정보는 에러가 발생한 주소와 에러가 발생한 횟수를 포함하는 반도체 장치.
  10. 청구항 9에 있어서, 상기 에러는 소프트 에러인 반도체 장치.
  11. 청구항 7에 있어서, 상기 리프레시 요청은 통상의 리프레시 동작 사이에 요청되는 반도체 장치.
  12. 청구항 8에 있어서,
    상기 리프레시 요청을 수신하여 그 처리 순서를 결정하는 중재블록 및
    상기 중재블록에서 처리 순서가 결정된 상기 리프레시 요청에 대응하여 상기 반도체 메모리 장치를 제어하는 리프레시 명령을 생성하는 명령 생성부
    를 더 포함하는 반도체 장치.
  13. 반도체 메모리 장치 및
    상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 컨트롤러는
    반도체 메모리 장치에서 발생하는 에러를 처리하는 ECC 블록 및
    상기 ECC 블록으로부터의 에러 처리 정보에 따라 상기 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 감시 블록
    을 포함하는 시스템.
  14. 청구항 13에 있어서, 상기 감시 블록은
    상기 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 저장하는 레지스터 및
    상기 ECC 블록으로부터의 에러 처리 정보 중 적어도 일부를 상기 레지스터에 저장하는 동작을 제어하고 상기 레지스터에 저장된 에러 처리 정보에 따라 상기 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 제어부
    를 포함하는 시스템.
  15. 청구항 14에 있어서, 상기 에러 처리 정보는 에러가 발생한 주소와 에러가 발생한 횟수를 포함하는 시스템.
  16. 청구항 15에 있어서, 상기 에러는 소프트 에러인 시스템.
  17. 청구항 15에 있어서, 상기 리프레시 요청은 통상의 리프레시 동작 사이에 수행되는 시스템.
  18. 청구항 13에 있어서, 상기 컨트롤러는
    상기 리프레시 요청을 수신하여 그 처리 순서를 결정하는 중재블록 및
    상기 중재블록에서 처리 순서가 결정된 상기 리프레시 요청에 대응하여 상기 반도체 메모리 장치를 제어하는 리프레시 명령을 생성하는 명령 생성부
    를 더 포함하는 시스템.
  19. 반도체 메모리 장치로부터 읽은 데이터에 대한 에러 처리 정보를 감시하는 단계 및
    상기 에러 처리 정보에 따라 상기 반도체 메모리 장치의 하나 또는 둘 이상의 메모리 셀에 대한 리프레시 요청을 생성하는 단계
    를 포함하는 프로세서에 의해 실행될 수 있는 단계들을 저장하는 저장매체.
  20. 청구항 19에 있어서, 상기 리프레시 요청은 통상의 리프레시 동작 사이에 요청되는 프로세서에 의해 실행될 수 있는 단계들을 저장하는 저장매체.
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