JP2012089137A - 半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法 - Google Patents

半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法 Download PDF

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Abstract

【課題】半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法を提供する。
【解決手段】高容量メモリに適した運用ポリシーを採用した半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法に係り、該メモリモジュールは、多数の領域を有するメモリセル・アレイをそれぞれ具備し、コマンドに応答し、多数の領域を駆動する複数の動的メモリ装置、及びモジュール上に配され、複数の動的メモリ装置に連結され、コマンドに応答し、多数の領域それぞれの動作に影響を与えるために、それぞれの領域に係わるメモリ装置動作パラメータを保存するためのメモリ装置動作パラメータ保存回路を含むＤＲＡＭ管理部を具備することを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に係り、詳細には、高容量メモリに適した運用ポリシーを採用した半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法に関する。
高性能電子システムに広く使われている半導体装置は、その容量及び速度がいずれも増加している。半導体装置の一例として、ＤＲＡＭ（dynamic random-access memory）は、揮発性メモリ（volatile-memory）であり、キャパシタに保存されている電荷（charge）によってデータを判定するメモリである。キャパシタに保存された電荷は、時間の経過と共に、多様な形態でリーク（leakage）するので、ＤＲＡＭは、有限データ保有（finite data retention）特性を有する。
前記のようなＤＲＡＭの有限データ保有特性によって、データの保有を持続するための多様なポリシーがＤＲＡＭに反映されている。ＤＲＡＭが汎用として多様な領域に使われるために、前記多様なポリシーのうち相当数は、メモリ・コントローラや中央処理ユニット（ＣＰＵ）によって行われる。しかし、ＤＲＡＭの容量が大きくなって集積度が上昇することによって、メモリ・コントローラやＣＰＵが多様なポリシーを受け入れてＤＲＡＭを制御することに対する負担が増大し、従って、ＤＲＡＭが有する根本的な問題を効果的に対処し難い問題が発生する。
本発明は、前記のような問題点を解決するためのものであり、高容量メモリに適した運用ポリシーを採用した半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法を提供することを目的とする。
本発明の他の目的は、ＤＲＡＭの有限データ保有特性に対応するための運用ポリシーを採用した半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法を提供することを目的とする。
前記のような目的を達成するために、本発明の一実施形態によるメモリモジュールは、多数の領域を有するメモリセル・アレイをそれぞれ具備し、コマンドに応答して、前記多数の領域を駆動する複数の動的メモリ装置、及び前記モジュール上に配され、前記複数の動的メモリ装置に連結され、前記コマンドに応答して、前記多数の領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するためのメモリ装置動作パラメータ保存回路を含むＤＲＡＭ管理部を具備することを特徴とする。
一方、本発明の一実施形態による動的メモリ管理回路は、ＤＲＡＭ管理部に備わるＤＲＡＭ動作パラメータ保存回路を含み、前記ＤＲＡＭ動作パラメータ保存回路は、ＤＲＡＭそれぞれの領域のリフレッシュ動作に別途に影響を与えるために、前記ＤＲＡＭの領域それぞれに係わるリフレッシュ動作パラメータを保存することを特徴とする。
一方、本発明の他の実施例によるメモリモジュールは、前記モジュール上に配され、ページを有する動的メモリセル・アレイをそれぞれ含み、コマンドに応答して、それぞれのページを駆動する複数の動的メモリ装置、及び前記モジュール上のメモリバッファ装置に備わり、前記複数の動的メモリ装置に動作自在に連結され、前記コマンドに応答して、前記それぞれのページの動作に影響を与えるために、それぞれのページに係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路を具備することを特徴とする。
一方、本発明の他の実施形態によるメモリモジュールは、前記モジュール上に配され、ページを有する動的メモリセル・アレイをそれぞれ含む複数の動的メモリ装置、及び前記複数の動的メモリ装置に連結され、それぞれのページのリフレッシュ動作に影響を与えるために、前記それぞれのページに係わるリフレッシュ動作パラメータを保存する動的メモリ装置動作パラメータ保存回路を含む前記モジュールの外部インターフェースに連結されるＤＲＡＭ管理部を具備することを特徴とする。
一方、本発明の一実施形態によるメモリシステムは、前記メモリシステム内にデータをライトおよびリードするためのメモリ・コントローラ装置、及び前記メモリ・コントローラ装置に連結されるメモリモジュールを具備し、前記メモリモジュールは、前記モジュール上に配され、多数の領域を有する動的メモリセル・アレイをそれぞれ含み、前記メモリ・コントローラ装置の動作に応答して、それぞれの領域を駆動する複数の動的メモリ装置、及び前記モジュール上に配され、複数の動的メモリ装置に連結され、前記メモリ・コントローラ装置の動作に応答して、前記それぞれの領域の動作に影響を与えるために、前記それぞれの領域に係わるリフレッシュ動作パラメータを保存するメモリ装置動作パラメータ保存回路を含むＤＲＡＭ管理部を具備することを特徴とする。
一方、本発明の一実施形態によるスタックメモリ装置は、ＤＲＡＭ管理部を含み、前記ＤＲＡＭ管理部は、コマンドに応答して、動的メモリセル・アレイの領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路を含む第１集積回路レイヤ、及び前記第１集積回路レイヤ上に位置し、前記領域を有する動的メモリセル・アレイを含み、スルーシリコンビアによって、前記第１集積回路レイヤに連結される第２集積回路レイヤを具備することを特徴とする。
一方、本発明の他の実施形態によるメモリシステムは、複数の領域を有する動的メモリセル・アレイを含み、コマンドに応答して、前記複数の領域を動作する動的メモリ装置；前記動的メモリ装置に連結され、前記コマンドを発する制御回路；前記制御回路に備わり、前記コマンドに応答して、前記複数の領域それぞれの動作に影響を与えるために、前記領域それぞれに係わるメモリ装置動作パラメータを保存する動的メモリ装置動作パラメータ保存回路を具備することを特徴とする。
一方、本発明の一実施形態による動的メモリ管理回路の動作方法は、ＤＲＡＭの領域それぞれに係わるリフレッシュ動作パラメータをＤＲＡＭ動作パラメータ保存回路内に保存する段階と、前記リフレッシュ動作パラメータに基づき、前記領域それぞれに対するリフレッシュ動作を別途に行う段階と、を具備し、前記リフレッシュ動作パラメータは、前記領域それぞれのリフレッシュ動作に影響を与えることを特徴とする。
一方、本発明のさらに他の実施形態によるメモリモジュールは、モジュールボード；前記モジュールボード上に装着され、多数の領域（region）を有するメモリセル・アレイを含む一つ以上の第１半導体チップ；前記モジュールボード上に装着され、前記第１半導体チップのメモリセル・アレイの多数の領域それぞれに対する動作パラメータを保存する保存回路（storage circuit）を含み、前記動作パラメータを参照して、メモリセル・アレイを前記領域別に制御する第２半導体チップ；を具備することを特徴とする。
本発明の半導体装置、これを含むメモリモジュール、メモリシステム及びその動作方法によれば、高容量メモリに適した運用ポリシーを採用することによって、メモリの高容量趨勢に能動的に対処でき、メモリ性能を向上させる。また、ＤＲＡＭの有限データ保有特性に対応して、多様な運用ポリシーを採用してＤＲＡＭを統合管理することによって、高容量趨勢のＤＲＡＭに能動的に対処でき、電流消耗減少及びメモリ性能を向上させる。
本発明の一実施形態によるメモリモジュール及びメモリシステムを示すブロック図である。 図１のメモリ管理チップの一具現例を示すブロック図である。 図１のＤＲＡＭチップの一具現例を示すブロック図である。 メモリセル・アレイのページ構造一具現例を示す図面である。 メモリセル・アレイのメタデータ保存部の一具現例を示す図面である。 図２のリフレッシュ・スケジューラの一具現例を示すブロック図である。 図５のリフレッシュ駆動部を具現する一例を示すブロック図である。 リフレッシュ動作によるフィールド値の状態の一例を示す図面である。 リフレッシュ動作によるフィールド値の状態の一例を示す図面である。 リフレッシュ動作によるフィールド値の状態の一例を示す図面である。 本発明の他の実施形態によるメモリモジュールを示すブロック図である。 本発明の他の実施形態によるメモリシステムを示すブロック図である。 図１０ＡのＡＭＢの一具現例を示すブロック図である。 図１１のメモリ管理部の一具現例を示すブロック図である。 図１２のメモリ管理部に備わる構成等の一具現例を示す図面である。 図１２のメモリ管理部に備わる構成等の一具現例を示す図面である。 図１２のメモリ管理部に備わる構成等の一具現例を示す図面である。 図１２のメモリ管理部に備わる構成等の一具現例を示す図面である。 本発明の他の実施形態によるメモリモジュールを示すブロック図である。 本発明の他の実施形態によるメモリモジュールを示すブロック図である。 本発明のさらに他の実施形態によるメモリモジュールを示すブロック図である。 本発明のさらに他の実施形態によるメモリモジュールを示すブロック図である。 本発明のさらに他の実施形態によるメモリモジュールを示すブロック図である。 本発明の一実施形態による半導体装置を示す構造図である。 図１７の半導体装置の一具現例を示す断面図である。 図１７の半導体装置の一具現例を示す断面図である。 図１７の半導体装置が適用されたメモリモジュールの一具現例を示す図面である。 本発明の一実施形態によるメモリシステムを装着するコンピュータ・システムを示すブロック図である。
以下、本発明の望ましい実施形態について、本発明が属する技術分野で当業者に本発明の徹底した理解を提供する意図以外には他の意図なしに、添付した図面を参照しつつ詳細に説明する。
半導体装置としてメモリ装置は、ＤＲＡＭ（dynamic random-access memory）やＳＲＡＭ（static random access memory）などの揮発性（volatile）メモリ；ＰＲＡＭ（phase-change random-access memory）、遷移金属酸化物（complex metal oxides）などの可変抵抗特性物質を利用したＲＲＡＭ（登録商標）（resistive random-access memory）、強磁性体物質を利用したＭＲＡＭ（magnetoresistive random-access memory）などの、理想的にはリフレッシュ（refresh）不要の不揮発性（non-volatile）メモリ；を含む。最近では、不揮発性メモリにもリフレッシュ動作を適用する傾向がある。
ＤＲＡＭは、その構造上、有限データ保有（finite data retention）特性を有するので、これに対応するための多様な手段が考案されている。例えば、ハードウェア的な方法を使用して、ＤＲＡＭに保存されたデータを維持し、一定時間周期ごとにリフレッシュ動作を行う方法は、広く利用されているポリシー（policy）のうち一つである。このようなポリシーに合わせて、ＤＲＡＭのコア構造が最適化されており、ＤＲＡＭの用途もまた、これに合うように進化してきたために、メモリ階層内で、このようなポリシーを容易に変え難い。
ＤＲＡＭの有限データ保有特性によって、正常なセルの場合も、スペック（spec）で定めた時間が過ぎれば、そのデータの有効性が保証されるものではない。これに対応するためのポリシーの一例として、リフレッシュポリシーは、スペック値が６４ｍｓである場合、前記スペック値として設定されるリフレッシュ周期ごとに、セルに保存されたデータをリフレッシュする。しかし、ＤＲＡＭセルがだんだんと小さくなるにつれ、データ保有特性が低下するので、スペック値は、さらに小さな値に修正される可能性があり、その場合、リフレッシュをさらに頻繁に行うことになるので、パワー消耗を増大させるだけではなく、リフレッシュ動作区間が増大するのでＩ／Ｏ（input／output）帯域幅（band width）が低減するという問題が発生する。
それ以外にも、データの有効性を保証するために、アプリケーションごとに互いに異なるポリシーが適用されうる。例えば、エラー訂正回路（error correction circuit）の採用や、メモリセルのアドレスを代替するリペア（Repair）技術の採用は、有限データ保有特性に対応して、データの有効性上昇のために採用されうる。しかし、このような多様なポリシーをＤＲＡＭチップ内部にいずれも採用し難く、また、アプリケーション別に互いに異なるポリシーを採用したＤＲＡＭチップを生産することは、その開発費や生産費用を増大させる。また、互いに異なるポリシーを採用する場合、ＤＲＡＭが有することができる汎用メモリとしての長所を引き落とす。
以下、本発明の実施形態として、メモリ動作の特性向上のための多様なポリシーを採用しつつ、汎用メモリとしての長所を維持させる半導体装置、メモリモジュール及びシステムの実施形態を開示する。図１は、本発明の一実施形態によるメモリモジュール及びメモリシステムを示すブロック図である。
図１に図示されているように、本発明の一実施形態によるメモリモジュール１０００は、一つ以上の半導体装置１１００，１２００＿１ないし１２００＿ｎを具備する。一方、メモリシステムは、メモリ・コントローラと半導体装置とを含むことができ、例えば、図１に図示されているように、半導体メモリシステム１００は、前記メモリモジュール１０００と、メモリ・コントローラ２０００とを具備する。メモリ・コントローラ２０００は、メモリモジュール１０００に備わる半導体装置を制御するための各種信号、例えば、コマンド／アドレスＣＭＤ／ＡＤＤ、クロック信号ＣＬＫを提供し、メモリモジュール１０００と通信し、データＤＱをメモリモジュール１０００に提供したり、データＤＱをメモリモジュール１０００から受信する。メモリモジュール１０００を中心として、本発明の実施形態による動作を説明すれば、次の通りである。
メモリモジュール１０００のモジュールボード（module board）上には、一つ以上の半導体装置１１００，１２００＿１ないし１２００＿ｎが装着され、例えば、半導体装置１１００，１２００＿１ないし１２００＿ｎは、メモリ管理チップ（management chip）１１００と、メモリセル・アレイを含む一つ以上のメモリチップ１２００＿１ないし１２００＿ｎとを含む。前記メモリ管理チップ１１００は、動的メモリ管理部、動的メモリ管理回路、またはＤＲＡＭ管理部とも言える。本発明について説明するにあたり、メモリセル・アレイは、ＤＲＡＭセルを含み、メモリチップ１２００＿１ないし１２００＿ｎは、ＤＲＡＭチップであると仮定する。
ＤＲＡＭチップ１２００＿１ないし１２００＿ｎそれぞれは、メモリセル・アレイ（図示せず）を含む。メモリセル・アレイは、多数の領域に区分される。例えば、メモリセル・アレイは、多数個のバンク（bank）を含み、前記領域は、バンクとして定義されうる。または、メモリセル・アレイは、多数個のランク（rank）を含み、前記領域は、ランクとして定義されうる。また、ＤＲＡＭモジュール上のページ（page）は、１回のＲＡＳ（row address strobe） active命令が印加されたとき、ＤＲＡＭセルからビットライン・センスアンプに移動するデータブロックを示し、これによって、メモリセル・アレイは、多数枚のページを含む。以下、前記メモリセル・アレイの領域をページと定義し、本発明の実施形態による動作について説明する。
モジュール動作レベルで、メモリ管理チップ１１００は、ＤＲＡＭチップ１２００＿１ないし１２００＿ｎそれぞれに対する直接的及び／または間接的な制御動作を行う。メモリ動作性能向上のための多様なポリシーが、メモリ管理チップ１１００に採用され、特に、有限データ保有問題に関連したポリシーを行う機能ブロックが、メモリ管理チップ１１００に採用される。また、ＤＲＡＭチップ１２００＿１ないし１２００＿ｎそれぞれに対する直接的及び／または間接的な制御動作を行うにあたり、メモリ管理チップ１１００は、ＤＲＡＭチップ１２００＿１ないし１２００＿ｎのメモリセル・アレイのそれぞれのページに係わる動作パラメータ値（または、メモリ装置動作パラメータ）を保存する。
本発明の実施形態による概念において、前記動作パラメータ値は、メタデータ（meta-data）であると言い、前記メタデータは、実際メモリセルに保存されるデータを除外した残りのデータでありうる。また、前記メタデータは、ページの動作状態、特性などに係わる情報を含むデータでありうる。動作パラメータ値は、メモリ管理チップ１１００に備わるメモリ装置動作パラメータ保存回路（図示せず）に保存されうる。一例として、前記メモリ装置動作パラメータ保存回路は、レジスタとして具現されうる。
図２は、図１のメモリ管理チップの一具現例を示すブロック図である。図１及び図２を参照すれば、メモリ管理チップ１１００は、制御ユニット１１１０、リフレッシュ・スケジューラ１１２０、動作パラメータ保存回路１１３０（ＭＤＯＰ（memory device operational parameter） storage circuit）及び温度センサ１１４０を具備する。リフレッシュ・スケジューラ１１２０は、特定周期（または周波数）に基いて、特定ページのリフレッシュ動作を管理し、実際特定ページに対するリフレッシュ動作は、動作パラメータ保存回路１１３０に保存されたページに係わる動作パラメータの値に基いて遂行されうる。これによって、ページに係わる動作パラメータは、命令に応答するページそれぞれに対するリフレッシュ動作に影響を与えうる。
制御ユニット１１１０は、メモリ・コントローラ２０００から提供されるコマンド、アドレスＣＭＤ／ＡＤＤ、クロック信号ＣＬＫ及びデータＤＱを受信する。制御ユニット１１１０は、メモリ・コントローラ２０００からの信号を一定サイズのバッファ（図示せず）に保存し、これをＤＲＡＭチップ１２００＿１ないし１２００＿ｎに提供する。または、動作パラメータ保存回路１１３０に保存された情報を参照し、メモリ・コントローラ２０００からのコマンド、アドレスＣＭＤ／ＡＤＤなどの信号が処理され、その処理された信号を、ＤＲＡＭチップ１２００＿１ないし１２００＿ｎに提供する。
リフレッシュ・スケジューラ１１２０は、メモリセル・アレイのリフレッシュ動作を管理する。例えば、リフレッシュ・スケジューラ１１２０は、外部のリフレッシュ命令と係わりなく、その内部で、リフレッシュコマンドＣＭＤ＿Ｒｅｆ及びリフレッシュ・アドレスＡＤＤ＿Ｒｅｆを発生させ、これをＤＲＡＭチップ１２００＿１ないし１２００＿ｎに提供する。このために、リフレッシュ・スケジューラ１１２０内部には、リフレッシュ周期に係わる情報を生じさせるためのタイマ（図示せず）と、リフレッシュサイクルに係わる情報を生じさせるためのタイマ（図示せず）とを具備する。また、リフレッシュ・スケジューラ１１２０は、ＲＯＲ（ＲＡＳ only refresh）方式と同一または類似して、リフレッシュ動作を制御することができ、ＤＲＡＭチップ１２００＿１ないし１２００＿ｎに、リフレッシュの動作の開始と終了とを知らせるアクティブ信号、リフレッシュのサイクル情報及びリフレッシュされるページのアドレス情報を提供する。また、リフレッシュ動作中、メモリ・コントローラ２０００からリード／ライトのためのアクティブ信号がメモリ管理チップ１１００に提供され、制御ユニット１１１０は、リフレッシュ・スケジューラ１１２０の動作状態を参照し、ＤＲＡＭチップ１２００＿１ないし１２００＿ｎが、ｂｕｓｙ状態であることを示す情報を、メモリ・コントローラ２０００に提供する。
リフレッシュ・スケジューラ１１２０は、メモリセル・アレイのリフレッシュ動作をページ別に管理する。ＤＲＡＭのリフレッシュ動作は、リード／ライト動作なしにＲＡＳ activeを順次的に印加し、ＤＲＡＭセルのデータをビットライン・センスアンプに移動させた後、ビットライン・センスアンプのデータを、再びＤＲＡＭセルに書き換えする（rewrite）ことによって行われる。ページ別にリフレッシュを管理するにあたり、メモリセル・アレイの全体のページのうち一部のページについては、リフレッシュ動作を行う一方、他の一部のページについては、リフレッシュ動作を遂行しない方式で管理されうる。
例えば、メモリセル・アレイのページを順次にリフレッシュしている最中、リード／ライト動作のために、一部のページ（またはオープンされたページ）が選択されれば、前記順次的なリフレッシュ動作時に、当該ページに対するリフレッシュ動作をスキップさせる。例えば、第１ページないし第ｍページを順次にリフレッシュする場合、第ａページに対するリフレッシュ動作が完了した後、第ａ＋ｂページに対するリード／ライト動作が行われる場合、前記第ａ＋ｂページについては、リフレッシュ動作をスキップする。
リフレッシュ・スケジューラ１１２０は、このようなページそれぞれに係わる動作パラメータを参照し、リフレッシュ動作を選別的に行うことができる。例えば、動作パラメータは、それぞれのページに対して、互いに異なる値を有することができ、これによって、各ページに対して互いに異って動作するように影響を与える。このために、動作パラメータ保存回路１１３０は、メモリチップ１２００＿１ないし１２００＿ｎのメモリセル・アレイのページそれぞれに係わる動作パラメータを保存する。動作パラメータ保存回路１１３０は、レジスタでもって具現され、それぞれのページに対応して、所定のビット（例えば、それぞれのページ当たり６４ビット）のバッファが割り当てられる。また、それぞれのページに対応して割り当てられたバッファの一部には、リフレッシュに関連した情報（動作パラメータ）が保存される。リフレッシュ・スケジューラ１１２０は、動作パラメータ保存回路１１３０に保存された動作パラメータを参照して、リフレッシュ動作をページ別に管理するための制御信号ＡＤＤ＿Ｒｅｆ，ＣＭＤ＿Ｒｅｆを発する。一方、図２に図示された温度センサ１１４０は、メモリモジュール１０００内の温度情報を参照して、リフレッシュ周期を調節するために配され、リフレッシュ・スケジューラ１１２０は、温度センサ１１４０からの温度情報を受信し、これを参照して、メモリセル・アレイに対するリフレッシュ周期を設定する。
図３は、図１のＤＲＡＭチップの一具現例を示すブロック図である。図１に図示されたＤＲＡＭチップのうちいずれか一つを例にとって説明し、図３に図示されているように、ＤＲＡＭチップ１２００＿１は、多数のＤＲＡＭセルを含むメモリセル・アレイ１２１０、ロウデコーダ（row dec）１２２０、カラムデコーダ（column dec）１２３０及びセンスアンプ部（sense amp）１２４０を具備する。また、ＤＲＡＭチップ１２００＿１は、メモリセル・アレイ１２１０を駆動するため、またはリフレッシュ動作を行うための周辺回路として、コマンドデコーダ（command dec）１２５０、リフレッシュ制御回路１２６０、内部アドレス発生部（ＡＤＤ gen）１２７０及びアドレス・バッファ部（ＡＤＤ buf）１２８０を具備する。
コマンドデコーダ１２５０は、外部から入力される外部コマンド（例えば、／ＲＡＳ、／ＣＡＳ、／ＷＥなどの信号）をデコーディングし、ＤＲＡＭチップ１２００＿１を駆動するための内部コマンドを発する。また、外部のアドレスＡＤＤは、アドレス・バッファ部１２８０に提供されて、ロウ（row）を選択するためのロウアドレスＡＤＤ＿Ｒと、カラムを選択するためのカラムアドレスＡＤＤ＿Ｃは、それぞれロウデコーダ１２２０及びカラムデコーダ１２３０に提供される。一方、コマンドデコーダ１２５０のデコーディング結果によって、ＤＲＡＭチップ１２００＿１は、オートリフレッシュ・モードやセルフリフレッシュ・モードに進み、リフレッシュ制御回路１２６０は、コマンドデコーダ１２５０のデコーディング結果に応答して、リフレッシュ信号ＲＥＦ＿Ｓを発する。また、内部アドレス発生部１２７０は、前記リフレッシュ信号ＲＥＦ＿Ｓに応答してリフレッシュが行われるページを選択するための内部アドレスＡＤＩを発生させ、これをアドレス・バッファ部１２８０に提供する。
アドレス・バッファ部１２８０は、その内部にスイッチ（図示せず）を具備し、リード／ライト動作時には、外部のアドレスＡＤＤを入力され、これをロウデコーダ１２２０に提供してページを選択する。一方、オートリフレッシュ・モードやセルフリフレッシュ・モードに進むときには、内部アドレスＡＤＩを入力され、これをロウデコーダ１２２０に提供してページを選択する。また、メモリ管理チップ１１００のリフレッシュ・スケジューラ１１２０によるリフレッシュ動作時には、内部アドレス発生部１２７０は非活性化され、リフレッシュ・スケジューラ１１２０からのリフレッシュ・アドレスＡＤＤ＿Ｒｅｆがアドレス・バッファ部１２８０に提供される。また、リフレッシュ・スケジューラ１１２０によるリフレッシュ動作の間、オートリフレッシュ・モードやセルフリフレッシュ・モードは非活性化される。本発明の実施形態によれば、ＤＲＡＭチップ１２００＿１のメモリセル・アレイ１２１０に対するリフレッシュ動作が、リフレッシュ・スケジューラ１１２０によって管理されるので、オートリフレッシュ及び／またはセルフリフレッシュのための回路が、ＤＲＡＭチップ１２００＿１から除去されるが、ＤＲＡＭチップ１２００＿１を汎用メモリとして使用するために、オートリフレッシュ及び／またはセルフリフレッシュに係わる回路が、ＤＲＡＭチップ１２００＿１に備わると説明する。
図４Ａ及び図４Ｂは、メモリセル・アレイのページ構造及び動作パラメータ保存回路の一具現例を示す図面である。図４Ａには、モジュールボード（図示せず）上に装着されたｎ個のＤＲＡＭチップＤＲＡＭ １ないしＤＲＡＭ ｎが図示されており、それぞれのＤＲＡＭチップは、ｍ枚のページ（ＰＡＧＥ）を有するメモリセル・アレイを具備する。メモリモジュールに、１回のＲＡＳ active命令を印加したとき、メモリモジュール上のいずれか１枚のページのデータが、ビットライン・センスアンプに移動する。ページは、同一アドレスによって選択され、メモリモジュール上で、１つのアドレスによって、所定のバイト大きさのページのデータ（例えば、８ｋ byteのデータ）がビットライン・センスアンプに移動する。
一方、図４Ｂには、図２の動作パラメータ保存回路１１３０の一具現例が図示されている。図４Ｂに図示されているように、動作パラメータ保存回路１１３０は、レジスタでもって具現され、また、メモリモジュール上のｍ枚のページに対応して、ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］が割り当てられる。例えば、第１保存領域Ｒ［１］には、第１ページ（ＰＡＧＥ １）に係わる動作パラメータが保存され、第２保存領域Ｒ［２］には、第２ページ（ＰＡＧＥ ２）に係わる動作パラメータが保存される。それぞれの保存領域には、所定サイズのバッファが割り当てられ、例えば、６４ビット（bit）のバッファが、それぞれの保存領域に割り当てられる。
動作パラメータ保存回路１１３０には、ＤＲＡＭチップを制御するための多様なポリシーに係わる情報が保存される。図４Ｂに図示されているように、ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］それぞれは、多数ビット（ｋ bit）のバッファを含み、前述のように、それぞれの保存領域は、６４ビットのバッファからなる。それぞれの保存領域は、多数のフィールド（field）を含み、それぞれのフィールドには、ＤＲＡＭチップを制御するための多様なポリシーに係わる情報が保存される。例えば、リフレッシュ動作に関連した動作パラメータを保存し、動作パラメータは、リフレッシュ遂行に係わるリフレッシュ・フィールド（refresh field）と、リフレッシュ周期と関連したデュアルリテンション・フィールド（dual retention field）を含む。また、図４Ｂには、リフレッシュ・フィールドが、１ビットのバッファからなり、デュアルリテンション・フィールドが、２ビットのバッファからなる例が図示されているが、それは、設計変更によって多様に変形が可能である。
図５は、図２のリフレッシュ・スケジューラの一具現例を示すブロック図である。図５に図示されているように、前記リフレッシュ・スケジューラ１１３０は、リフレッシュと係わる全般的な制御動作及び駆動動作を行うリフレッシュ駆動部１１３１、クロック信号ＣＬＫをカウンティングし、リフレッシュの周期（period）に係わる周期情報Ｔ＿Ｒｅｆを生じさせる周期情報発生部１１３２、遅延動作に基いて、リフレッシュのサイクル（cycle）に係わるサイクル情報Ｔ＿Ｒｆｃを生じさせるサイクル情報発生部１１３３、及びリフレッシュ・アドレスを生じさせるリフレッシュ・アドレス・ポインタ１１３４を具備する。リフレッシュ・アドレス・ポインタ１１３４は、ロウアドレスのビット数と同数のトグル・フリップフロップが直列に連結された形態のリップルキャリ・カウンタ（ripple carry counter）として具現されうる。メモリセル・アレイの１枚のページを選択するためのアドレスが、ｐビットである場合、リフレッシュ・アドレス・ポインタ１１３４は、ｐビットのリフレッシュ・アドレスを生じさせる。また、リフレッシュ・スケジューラ１１３０は、動作パラメータを、少なくとも１つのマスターフラグと比較する動作に基いて、リフレッシュ動作を管理することができ、このために、マスターフラグを保存するマスターフラグ保存部（master flag）１１３５がさらに備わる。または、リフレッシュ・スケジューラ１１３０内で生じる各種情報が、前記マスターフラグとして利用され、例えば、リフレッシュ・アドレス・ポインタ１１３４で生じるリフレッシュ・アドレスのうちいずれか一つまたはそれ以上のビット値が、マスターフラグとして利用されもする。
周期情報発生部１１３２は、デジタル方式またはアナログ方式によって、リフレッシュの周期に係わる周期情報Ｔ＿Ｒｅｆを発生させることができる。図５では、システムクロック信号ＣＬＫをカウンティングすることにより、周期情報Ｔ＿Ｒｅｆを生じさせる構成と、オシレータ（oscillator）からの発振信号を周期情報Ｔ＿Ｒｅｆとして発生させる構成とが周期情報発生部１１３２に備わり、前記２つの信号のうちいずれか１つの信号を、周期情報Ｔ＿Ｒｅｆとして提供するためのマルチプレクサが周期情報発生部１１３２によって備わる例を図示している。しかし、周期情報発生部１１３２は、デジタル方式またはアナログ方式のうちいずれか１つの方式によって周期情報Ｔ＿Ｒｅｆを発生させてもよい。また、サイクル情報発生部１１３３は、リフレッシュ周期の開始を知らせる信号Ｉｎｉｔをリフレッシュ駆動部１１３１から提供され、前記信号Ｉｎｉｔを遅延する動作に基いて、リフレッシュのサイクルに係わるサイクル情報Ｔ＿Ｒｆｃを生じさせる。
リフレッシュ駆動部１１３１は、リフレッシュと係わる各種制御信号及び情報Mode Counters，Field Values，Tempを受信する。各種命令及び情報として、動作モードに係わるモード制御信号Mode Countersがリフレッシュ駆動部１１３１に提供されうる。前記モード制御信号Mode Countersは、外部から提供される制御命令であって、または図２の制御ユニット１１１０の外部命令信号ＣＭＤをデコーディングした結果でありうる。モード制御信号Mode Countersに応答して、リフレッシュ・スケジューラ１１３０の動作モードが制御され、例えば、リフレッシュ駆動部１１３１の動作がオン／オフ制御されうる。また、フィールド値Field Valuesは、ページに対して互いに異なってリフレッシュ動作に影響を与えるための動作パラメータであり、図２の動作パラメータ保存回路１１３０から提供されうる。また、温度情報Tempは、リフレッシュの周期値を設定するために参照され、図２の温度センサ１１４０からリフレッシュ駆動部１１３１に提供されうる。
リフレッシュ駆動部１１３１は、リフレッシュ・アドレス・ポインタ１１３４から生じるリフレッシュ・アドレスＡＤＤ＿Ｒｅｆを受信し、これを図１のＤＲＡＭチップに提供する。特に、リフレッシュ駆動部１１３１がリフレッシュ・アドレスＡＤＤ＿Ｒｅｆを提供するにあたり、前記リフレッシュ・アドレスＡＤＤ＿Ｒｅｆに対応するページのリフレッシュ特性を示すフィールド値と、マスターフラグ保存部１１３５からのマスターフラグ値とを比較し、その比較結果に基いて、当該ページのリフレッシュ動作が選択的に行われるように制御する。例えば、リフレッシュ遂行のために、リフレッシュ周期及びサイクル情報を含む各種リフレッシュ・コマンドRefresh Begin，Refresh Endと、当該ページを選択するためのリフレッシュ・アドレスＡＤＤ＿ＲｅｆとをＤＲＡＭチップに提供する。前記フィールド値とマスターフラグ値とを比較した結果によって、リフレッシュ動作を実際に行うページのリフレッシュ・アドレスＡＤＤ＿ＲｅｆをＤＲＡＭチップに提供することによって、リフレッシュ動作を選別的に行わせる。フィールド値とマスターフラグ値との比較動作によるリフレッシュの選択的遂行と関連した具体的な動作については、後述する。
図６は、図５のリフレッシュ駆動部を具現する一例を示すブロック図である。図６に図示されているように、リフレッシュ駆動部１１３１は、比較ユニット１１３１＿１、コマンド／アドレス制御部（ＣＭＤ／ＡＤＤ control unit）１１３１＿２、レジスタ制御部１１３１＿３及びマスターフラグ制御部１１３１＿４を具備する。また、前記リフレッシュ駆動部１１３１は、ＤＲＡＭチップに対するリード／ライトのためのロウのアクティブを感知するアクティブ・ロウ感知部１１３１＿５をさらに具備することができる。
比較ユニット１１３１＿１は、ページのリフレッシュ動作を制御するための各種比較動作を行う。比較ユニット１１３１＿１は、図５のマスターフラグ保存部１１３５から一つ以上のマスターフラグMaster Flag＿１，Master Flag＿２を受信し、またリフレッシュと係わる少なくとも１つの動作パラメータを受信する。前記リフレッシュと係わる動作パラメータとして、それぞれのページのリフレッシュ遂行と係わるフィールド値と、それぞれのページのリフレッシュの周期と係わるフィールド値を含む。
コマンド／アドレス制御部１１３１＿２は、比較ユニット１１３１＿１の比較結果に基づき、メモリセル・アレイのページに対するリフレッシュ動作を行うための命令及び／またはアドレスＡＤＤ＿Ｒｅｆ，ＣＭＤ＿Ｒｅｆの出力を制御する。また、レジスタ制御部１１３１＿３は、動作パラメータ保存回路１１３０（図２）のフィールド値を変動させる制御動作を遂行し、各種情報を受信して分析し、動作パラメータ保存回路１１３０のリフレッシュに係わるフィールド値を変動させるための第１制御信号ＣＯＮ１を発する。例えば、比較ユニット１１３１＿１の比較結果が、レジスタ制御部１１３１＿３に提供され、またマスターフラグ（例えば、第１マスターフラグ及び／または第２マスターフラグ）の情報が、レジスタ制御部１１３１＿３に提供されうる。また、ＤＲＡＭチップをテストした結果として、テスト情報Test＿infoがレジスタ制御部１１３１＿３に提供されうる。
一方、アクティブ・ロウ感知部１１３１＿５は、メモリセル・アレイのページがリード／ライト動作のためにオープンされることを感知し、例えば、前記ページのロウがアクティブされることを感知し、その感知結果をレジスタ制御部１１３１＿３に提供する。レジスタ制御部１１３１＿３は、ページを順次にリフレッシュする最中に、アクティブ・ロウ感知部１１３１＿５から、リードまたはライトのためにオープンされるページのアドレス情報を受信し、当該アドレスに対応する動作パラメータ保存回路１１３０のフィールド値を変動させる。例えば、フィールド値を変動させるにあたり、マスターフラグ情報Master Flagを利用することができる。また、レジスタ制御部１１３１＿３は、メモリセル・アレイをテストしたテスト情報Test＿infoを利用し、動作パラメータ保存回路１１３０のフィールド値を設定することができる。例えば、メモリセル・アレイのページそれぞれに対するリフレッシュ周期に係わるテスト情報Test＿infoが提供され、レジスタ制御部１１３１＿３は、前記テスト情報Test＿infoに応答して、動作パラメータ保存回路１１３０のフィールド値を変動させる。テスト情報Test＿infoは、外部のテスタ（図示せず）から提供され、例えば、テスト情報Test＿infoは、メモリモジュール１０００（図１）外部のテスタ装備から提供されるか、またはＤＲＡＭチップ１２００＿１ないし１２００＿ｎ（図１）それぞれにＢＩＳＴ（built-in self test）形態で備わるテスタから提供されうる。外部のテスタ装備からテスト情報Test＿infoが提供される場合、レジスタ制御部１１３１＿３は、当該情報を利用して、常に固定された値を有するフィールド値を、動作パラメータ保存回路１１３０に記録することができる。または、ＢＩＳＴ形態のテスタが、メモリセル・アレイを周期的にテストする場合、レジスタ制御部１１３１＿３は、メモリモジュール１０００の初期動作時（またはパワーアップ時）、リフレッシュに係わるフィールド値を動作パラメータ保存回路１１３０に記録したり、またはメモリモジュール１０００の動作中、周期的にリフレッシュに係わるフィールド値を、動作パラメータ保存回路１１３０に記録することができる。
一方、マスターフラグ制御部１１３１＿４は、マスターフラグ値を可変させる制御動作を遂行し、リフレッシュ周期に係わる時間情報Time Infoを受信し、マスターフラグ値を可変させるための第２制御信号ＣＯＮ２を発する。レジスタ制御部１１３１＿３は、前記感知結果をさらに利用して、フィールド値を可変させる。
前記の通りに構成されうる本発明の実施形態によるメモリモジュールでのリフレッシュ動作の具体的な一例について、図７ないし図９を参照して説明すれば、次の通りである。
図７は、リフレッシュ動作によるフィールド値の状態の第１例を示す図面である。図７に図示されているように、動作パラメータ保存回路は、ｍ枚のページそれぞれに対応して、ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］を具備し、それぞれの保存領域は、多数ビットのバッファを具備する。リフレッシュの遂行に係わるリフレッシュ・フィールドは、１ビットからなる。
ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］それぞれのリフレッシュ・フィールドは、「０」または「１」の値に設定される。ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］のリフレッシュ・フィールドが、いずれも「０」に設定されるか、またはいずれも「１」に設定され、または図７に図示されているように、ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］のリフレッシュ・フィールドが、「０」と「１」とを反復する形態に設定されうる。また、第１マスターフラグMaster Flag＿１は、「０」と「１」との値で反復するように変動される。例えば、リフレッシュ周期Ｔ＿Ｒｅｆが、６４ｍｓである場合、前記周期の最初の３２ｍｓの間、第１マスターフラグMaster Flag＿１は、「０」の値を有し、その後の３２ｍｓの間、第１マスターフラグMaster Flag＿１は、「１」の値を有するように設定される。第１マスターフラグMaster Flag＿１は、図５のマスターフラグ１１３５から生成される信号であって、またはリフレッシュ・アドレス・ポインタ１１３４で生じるリフレッシュ・アドレスＡＤＤ＿Ｒｅｆの最上位ビットでありうる。
第１マスターフラグMaster Flag＿１とリフレッシュ・フィールド値Refresh Field Valueとを比較し、ページに対するリフレッシュ動作を選択的に行う。当該ページに係わるフィールド値比較、及びこれに基づくリフレッシュ動作が行われれば、ロウアドレスを一つ増加させて発生させ、次のページに係わるフィールド値比較、及びこれに基づくリフレッシュ動作を行う。第１マスターフラグMaster Flag＿１とリフレッシュ・フィールド値Refresh Field Valueとが同じページに対してリフレッシュ動作を行う。例えば、最初の３２ｍｓの間、「０」の値を有する第１マスターフラグMaster Flag＿１をリフレッシュ・フィールド値Refresh Field Valueと比較し、「０」のリフレッシュ・フィールド値Refresh Field Valueを有するページをリフレッシュする。また、その後の３２ｍｓの間、「１」に変動された第１マスターフラグMaster Flag＿１をリフレッシュ・フィールド値Refresh Field Valueと比較し、「１」のリフレッシュ・フィールド値Refresh Field Valueを有するページをリフレッシュする。前記のような動作によれば、リフレッシュ周期Ｔ＿Ｒｅｆ条件を満足させつつ、ページそれぞれがリフレッシュ周期Ｔ＿Ｒｅｆの間、１回ずつリフレッシュされる。
図８は、リフレッシュ動作によるフィールド値の状態の第２例を示す図面である。ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］それぞれのリフレッシュ・フィールドは、「０」または「１」の値に設定され、また第１マスターフラグMaster Flag＿１は、「０」と「１」との値が反復されるように設定される。図８では、リフレッシュ周期が６４ｍｓである場合、前記周期の最初の３２ｍｓの間、第１マスターフラグMaster Flag＿１が「０」の値に設定される例を示している。リフレッシュ・フィールド値Refresh Field Valueと第１マスターフラグMaster Flag＿１の値とを比較し、その値が互いに同じである場合、当該ページに対するリフレッシュ動作を行う。
所定のページ、例えば、第２ページに係わるフィールド値の比較動作後、第ａページに対するリード／ライト動作のために、第ａページがオープンされうる。前記第ａページに対するオープン動作が感知されれば、第ａページに対応する保存領域Ｒ［ａ］のリフレッシュ・フィールド値Refresh Field Valueを書き換える。例えば、保存領域Ｒ［ａ］のリフレッシュ・フィールド値Refresh Field Valueを、現在の第１マスターフラグMaster Flag＿１と同じ値に変更したり、現在の第１マスターフラグMaster Flag＿１の反転された値に変更することができる。
また、リフレッシュ・フィールド値Refresh Field Valueを変更するにあたり、リード／ライト動作のためにオープンされたページが、現在フィールド値の比較動作が完了したページの以前に位置するか否か、またはその以後に位置するか否かによって変更することができる。例えば、リード／ライト動作のためにオープンされたページ（第ａページ）が、現在フィールド値の比較動作が完了したページの以後に位置する場合、当該保存領域Ｒ［ａ］のリフレッシュ・フィールド値Refresh Field Valueを、現在の第１マスターフラグMaster Flag＿１の反転された値である「１」に変更することができる。一方、リード／ライト動作のためにオープンされたページが、現在フィールド値の比較動作が完了したページの以前に位置する場合、例えば、第２ページがオープンされる場合、第１ページに対応する第１保存領域Ｒ［１］のリフレッシュ・フィールド値Refresh Field Valueを、現在の第１マスターフラグMaster Flag＿１の値である「０」に変更する。
これによって、第ａページに対してリフレッシュ命令が印加される時間間隔を延長させることができるので、不要なリフレッシュの遂行を防止し、かつ電力消耗を低減させることができる。すなわち、リード／ライトのために、第ａページがオープンされる場合、第ａページに対するリフレッシュ動作を、前記リード／ライトのためのページオープン動作に代替することができるので、第ａページに係わる以前のリフレッシュ命令と、次のリフレッシュ命令との時間間隔を延長させることができる。例えば、第ａページのアドレス値によって、３２ｍｓから６４ｍｓの間に該当する時間間隔を延長させることができ、これによって、第ａページに係わる以前のリフレッシュ命令と、次のリフレッシュ命令との時間間隔が、９６ｍｓから１２８ｍｓの間に該当する間隔を有させる。また、第ａページは、リフレッシュ周期（例えば、６４ｍｓ）の間、少なくとも１回のデータ書き換え動作が行われるので、リフレッシュ周期スペックを満足させられる。
図９は、リフレッシュ動作によるフィールド値の状態の第３例を示す図面である。図９では、動作パラメータ保存回路がデュアルリテンション・フィールド（dual retention field）を含み、デュアルリテンション・フィールド値Dual Retention Field Valueを参照することによって、リフレッシュ動作が制御される例が図示される。
図９に図示されているように、ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］それぞれは、デュアルリテンション・フィールドを含み、それぞれの保存領域のデュアルリテンション・フィールドは、１ビット以上のバッファ（例えば、２ビットのバッファ）を含む。ＤＲＡＭのリフレッシュ特性は、ページ単位で互いに異なるリフレッシュ特性を示す。例えば、メモリセル・アレイの一部のページは、６４ｍｓの周期でもってリフレッシュが行われるが、他の一部のページは、３２ｍｓまたは１２８ｍｓの周期でもってリフレッシュが行われる。デュアルリテンション・フィールドは、それぞれのページのリフレッシュ周期に係わる情報を保存し、例えば、６４ｍｓのリフレッシュ周期を有するページに対応して、「０」値が保存され、１２８ｍｓのリフレッシュ周期を有するページに対応して、「１」値が保存されうる。また、デュアルリテンション・フィールドが、２ビットのバッファを含む場合、リフレッシュ周期が３個以上に区分され、それぞれのページのリフレッシュ特性によって、フィールド値が「００」、「０１」、「１０」、「１１」のうちいずれか一つに保存されうる。前記のようなデュアルリテンション・フィールドの設定は、初期のテストを介して、毎回パワーアップ（power-up）時に決定して設定を行ったり、メモリ動作中に周期的にテストを行い、デュアルリテンション・フィールドを更新されうる。または、ＤＲＡＭチップ内部に、関連情報がアンチヒューズ（antifuse）などの方法によって保存され、当該情報を読み取って設定を行うことができる。
リフレッシュの基本周期単位が３２ｍｓに設定された場合、リフレッシュ・スケジューラ１１２０は、クロックカウンティングなどを介して、３２ｍｓごとにフィールド値の比較動作を行う。例えば、リフレッシュ周期が３２ｍｓである場合、デュアルリテンション・フィールド値Dual Retention Field Valueが「００」に設定され、リフレッシュ周期が６４ｍｓである場合、デュアルリテンション・フィールド値Dual Retention Field Valueが「０１」に設定されうる。また、リフレッシュ周期が１２８ｍｓである場合、デュアルリテンション・フィールド値Dual Retention Field Valueが「１０」に設定されうる。デュアルリテンション・フィールド値Dual Retention Field Valueと比較される第２マスターフラグMaster Flag＿２がリフレッシュ・スケジューラ１１２０内に設定され、例えば、第２マスターフラグMaster Flag＿２は、３２ｍｓごとに、「００」、「０１」、「１０」、「１１」に変更される。
リフレッシュ・スケジューラ１１２０が、リフレッシュを行うページのロウアドレスを発生させれば、当該ページに対応する保存領域内のデュアルリテンション・フィールド値Dual Retention Field Valueを参照する。デュアルリテンション・フィールド値Dual Retention Field Valueが「００」であるページについては、第２マスターフラグMaster Flag＿２に関係なく、常にリフレッシュ動作を行う。そして、第２マスターフラグMaster Flag＿２が、「０１」と「１１」とである場合には、デュアルリテンション・フィールド値Dual Retention Field Valueが「００」であるページ以外にも、第２マスターフラグMaster Flag＿２のＬＳＢ（least significant bit）値をデュアルリテンション・フィールドのＬＳＢ値と比較し、その値が同じであるページをさらにリフレッシュする。また、第２マスターフラグMaster Flag＿２が「１０」である場合には、第２マスターフラグMaster Flag＿２のＭＳＢ（most significant bit）値をデュアルリテンション・フィールドのＭＳＢ値と比較し、その値が同じであるページをさらにリフレッシュする。前記のような動作により、それぞれのページが３２ｍｓ、６４ｍｓ及び１２８ｍｓのうちいずれか１つの周期でもって、リフレッシュ動作が行わせる。
図８及び図９の例では、リフレッシュ・フィールドとデュアルリテンション・フィールドとをそれぞれ区分して説明したが、実際本発明の一実施形態によれば、リフレッシュ・フィールド及びデュアルリテンション・フィールドをいずれも参照して、ページに対するリフレッシュ動作を行うことができる。例えば、所定のページに、リード／ライトのためのオープン（open）動作が行われず、リフレッシュ対象に該当しても、前記ページのリフレッシュ周期が長く設定された場合には、デュアルリテンション・フィールドを参照して、前記ページに対するリフレッシュが行われない。
一方、本発明と関連して、前記リフレッシュ動作以外に、他の多様なポリシーがメモリモジュールまたはメモリシステム内に採用することができ、このような多様なポリシーは、前述の実施形態でも適用が可能である。これについては、以後の実施形態を介して説明する。また、本発明による多様なポリシーの統合管理は、他の形態のメモリモジュールでも適用が可能であり、例えば、ＳＩＭＭ（single in-line memory module）、ＤＩＭＭ（dual in-line memory module）、ＳＯ−ＤＩＭＭ（small-out line ＤＩＭＭ）、ＵＤＩＭＭ（unbuffered ＤＩＭＭ）、ＦＢＤＩＭＭ（fully-buffered ＤＩＭＭ）、ＲＢＤＩＭＭ（rank-buffered ＤＩＭＭ）、ＬＲＤＩＭＭ（load-reduced ＤＩＭＭ）、mini−ＤＩＭＭ及びmicro−ＤＩＭＭなど多様な形態のメモリモジュールに適用されうる。以下、本発明が適用される他の形態のメモリモジュールの例、及びメモリ駆動のための他のポリシーと関連して説明する。
図１０Ａ及び図１０Ｂは、本発明の他の実施形態によるメモリモジュール及びメモリシステムを示すブロック図である。図１０Ａに図示されているように、本発明の一実施形態によるメモリモジュール４０００Ａないし４０００Ｃそれぞれは、一つ以上の半導体装置４１００を含む。一方、メモリシステム２００は、メモリ・コントローラ３０００と、半導体装置４１００が装着されたメモリモジュール４０００Ａないし４０００Ｃとを具備する。また、メモリシステム２００は、クロック発生部３１００をさらに具備し、クロック発生部３１００から生じるクロック信号は、メモリ・コントローラ３０００に提供されるか、またはそれぞれのメモリモジュール４０００Ａないし４０００Ｃに提供されうる。
図１０Ａに図示されたメモリモジュール４０００Ａないし４０００Ｃは、ＦＢＤＩＭＭ形態のモジュールであり、メモリモジュール４０００Ａないし４０００Ｃそれぞれは、ＡＭＢ（advanced memory buffer）４２００を具備する。ＦＢＤＩＭＭ形態のメモリモジュールそれぞれは、メモリ・コントローラ３０００と通信し、メモリ・コントローラ３０００とモジュール内のＡＭＢ ４２００とが、ポイント・ツー・ポイント（point-to-point）方式で接続される。あるメモリモジュールに備わるＡＭＢと、他のメモリモジュールに備わるＡＭＢは、互いにパケットを送受信することができる。これによれば、半導体メモリシステム２００に接続されるメモリモジュール数を増加させることができるので、大容量化が可能であり、またＦＢＤＩＭＭは、パケット・プロトコル（packet protocol）を利用するために高速動作が可能である。
図１０Ｂは、図１０Ａのメモリシステム２００の通信方式の一例を示している。図１０Ｂでは、説明の便宜上、メモリ・コントローラ３０００及び第１メモリモジュール４０００Ａしか図示していない。図１０Ｂに図示されているように、メモリ・コントローラ３０００と第１メモリモジュール４０００ＡのＡＭＢ ４２００は、直列通信方式（serial link）によって、パケットを送受信し、第１メモリモジュール４０００ＡのＡＭＢ ４２００は、隣接したメモリモジュールのＡＭＢ（一例として、第２メモリモジュールのＡＭＢ）とパケットを送受信する。前記パケットに含まれたアドレス及びコマンドＣＭＤ／ＡＤＤ、クロック信号ＣＬＫ及びデータDataは、半導体装置（例えば、ＤＲＡＭ ４１００）に提供される。
前記の通りに構成されうる本発明のメモリモジュール及び半導体メモリシステムについて、１つのメモリモジュール（例えば、第１メモリモジュール、４０００Ａ）を中心として説明すれば、次の通りである。
図１１は、図１０ＡのＡＭＢ ４２００の一具現例を示すブロック図である。図１１に図示されているように、前記ＡＭＢ ４２００は、外部のクロック信号を受信し、ＡＭＢ ４２００内部で使われるクロック信号を発するＰＬＬ（phase locked loop） ４２４０と、外部からのパケットをライトし、コマンドＣＭＤをデコーディングするか、またはパケットの損傷いかんを確認するためのＣＲＣ（cyclic redundancy check）を行うＡＭＢコア（advanced memory buffer core）４２２０；パケットの双方向への伝達を制御する経路制御ロジック（bidirectional path-through logic）４２３０を具備する。特に、ＡＭＢ ４２００には、本発明の実施形態による多様なポリシーが適用され、メモリに対する統合的な管理を行うメモリ管理部４２１０がさらに備わる。
図１２は、図１１のメモリ管理部４２１０の一具現例を示すブロック図である。図１２に図示されているように、前記メモリ管理部４２１０は、動作パラメータを保存する動作パラメータ保存回路（ＭＤＯＰ storage circuit）４２１１と、メモリに対するリフレッシュ動作を管理するリフレッシュ・スケジューラ４２１２とを具備する。また、メモリ管理部４２１０は、外部から、またはＡＭＢコア ４２２０から、クロック信号ＣＬＫ、コマンド／アドレスＣＭＤ，ＡＤＤ及びデータＤＱなどを受信して、これを処理する制御ユニット４２１６、メモリの一定個数のアドレス情報を保存するＬＲＵ（least recently used）／ＦＩＦＯ（first-in first-out）部４２１３、メモリに保存されたデータのビットエラーいかんをモニタリングするために、メモリセルをリードするスクラバ（scrubber）４２１４、及びメモリの一部ページにエラー訂正が不可能なエラーが発生した場合、エラーページをリダンダントページで代替するためのアドレス交換制御部４２１５などをさらに具備する。また、メモリ管理部４２１０は、本発明の半導体メモリシステムが使われるアプリケーション（例えば、コンピュータ・システム）の作業ロードを分析して予測する作業ロード分析部（workload analyzer ＆ predictor）４２１７、メモリのリード／ライトに係わる動作電圧を制御するＤＶＦＳ（dynamic voltage frequency scaling）制御部４２１８、データに対するエラー訂正を行うエラー訂正部（ＥＣＣ）４２１９＿１、及び周辺温度を感知して温度情報を生じさせる温度センサ４２１９＿２をさらに具備することができる。
図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄは、図１２のメモリ管理部に備わる構成の一具現例を示す図面であり、図１３Ａは、図１２の動作パラメータ保存回路の一具現例を示している。前記動作パラメータ保存回路４２１１は、レジスタでもって具現され、図４に図示されているように、メモリモジュール上のｍ枚のページに対応し、ｍ個の保存領域Ｒ［１］ないしＲ［ｍ］が割り当てられる。図１３Ａは、いずれか１つの保存領域（例えば、第１保存領域、Ｒ［１］）の例を示し、第１保存領域Ｒ［１］は、所定サイズのバッファを含み、また多数個のフィールドからなる。また、図１３Ａで、第１保存領域Ｒ［１］に図示された数字は、バッファのビット順序を示す。
第１保存領域Ｒ［１］は、リフレッシュ遂行に係わるリフレッシュ・フィールド、リフレッシュ周期と関連したデュアルリテンション・フィールド、スクラビング動作と関連したスクラビング・フィールド（scrubbing field）、メモリに保存されたデータのリクレーム（reclaim）に関連したリクレーム・フィールド（reclaim field）、エラーページのアドレス交換に関連したアドレス交換フィールド（swap address field）、メモリのリード／ライト動作の電圧に係わる動作電圧フィールド（voltage operation field）、及びＥＣＣ訂正と関連したＥＣＣフィールド（ＥＣＣ Field）などを含む。また、スクラビング・フィールド（scrubbing field）は、シングルビットエラーに係わる情報を有するサブフィールドと、フェイルカラムのアドレス情報を有するサブフィールドと、当該ページにマルチビットエラーが発生しているか否かを示す情報を有するサブフィールドと、を含む。また、アドレス交換フィールド（swap address field）は、所定アドレスに該当するページに訂正不可能なエラーが発生しているか否かを示すサブフィールドと、リダンダントページのアドレス情報を有するサブフィールドと、を含む。前記の通りに構成されうる本発明の他の実施形態のメモリモジュール及び半導体メモリシステムの動作について、図１２及び図１３Ａを参照して説明すれば、次の通りである。
スクラバ４２１４は、メモリ（例えば、図１０Ａの半導体装置４１００に備わるメモリセル・アレイ）で、シングルビットエラーが発生したか否かをモニタリングするために、メモリをリードするスクラビング動作を一定周期ごとに行う。メモリ管理部４２１０のスクラバ４２１４は、メモリセル・アレイそれぞれのページに対して、スクラビング動作を行い、スクラビングの結果、シングルビットエラーが発生した場合、その結果をメタデータ保存部４２１１のスクラビング・フィールド（scrubbing field）に保存する。例えば、シングルビットエラー・サブフィールドが１ビットのバッファからなり、第１ページにシングルビットエラーが発生した場合、第１保存領域Ｒ［１］のスクラビング・フィールド（scrubbing field）のシングルビットエラー・サブフィールドが「１」の値を有する。
また、メモリセル・アレイのそれぞれのページのスクラビング結果による他の情報を、メタデータ保存部４２１１のスクラビング・フィールド（scrubbing field）に保存する。例えば、フェイルカラムアドレス・サブフィールドは、１２ビットのバッファによってなり、前記シングルビットエラーが発生したカラムアドレス（column address）をフェイルカラムアドレス・サブフィールドに保存する。また、当該ページで、二つ以上のエラーが検出された場合、前記ページに対応する保存領域のスクラビング・フィールド（scrubbing field）に、これを示す情報を保存する。例えば、スクラビング・フィールド（scrubbing field）のマルチビットエラーサブフィールドが、３ビットのバッファによってなる場合、当該ページに２ビットのフェイルが発生した場合、マルチビットエラー・サブフィールドに「００１」を保存し、３ビットのフェイルが発生した場合、マルチビットエラー・サブフィールドに「０１０」を保存し、これと類似の方式によって、他の数のフェイルが発生した場合、これを示す情報を保存する。また、８ビット以上のフェイルが発生した場合には、マルチビットエラー・サブフィールドに、「１１１」を保存する。
スクラバ４２１４は、スクラビングを行うにあたり、動作パラメータ保存回路４２１１に保存されたスクラビング・フィールド（scrubbing field）の値を参照し、これに基いて、メモリセル・アレイに対するスクラビング動作を行う。例えば、スクラバ４２１４は、多数のページを順次にスクラビングし、それぞれのページに対するスクラビングを行う前に、動作パラメータ保存回路４２１１のスクラビング・フィールド（scrubbing field）の値を参照する。シングルビットエラー・サブフィールドが「０」の値を有する場合、スクラバ４２１４は、これに対応するページについては、スクラビング動作を行わず、一方、シングルビットエラー・サブフィールドが「１」の値を有する場合、スクラバ４２１４は、これに対応するページについてスクラビング動作を行う。また、スクラビング動作を行うにあたり、フェイルカラムアドレス・サブフィールドを参照し、当該ページをスクラビングするにあたり、フェイルカラムアドレス・サブフィールドからアドレスを読み取った後、前記アドレスを開始アドレスとして、当該ページに対するスクラビング動作を行う。
また、ページで二つ以上のフェイルが発生した場合、データのエラーを訂正するためには、より多くのビットのＥＣＣ資源（ＥＣＣパリティ（parity））を必要とする。一般のライト動作時、スクラビング・フィールド（scrubbing field）のマルチビットエラー・サブフィールド値を参照し、その参照結果によって、ＥＣＣパリティをさらに生成し、データに対するエラー訂正動作を行わせる。例えば、マルチビットエラー・サブフィールド値が「０００」である場合、１ビットのエラー訂正ＥＣＣを使用し、マルチビットエラー・サブフィールド値が「０１１」である場合、パリティビットをさらに追加し、４ビットのエラー訂正ＥＣＣを使用する。図１２のＥＣＣ部４２１９＿１は、マルチビットエラー・サブフィールド値を参照し、データのエラー訂正のためのＥＣＣパリティを生成する。前記のように、マルチビットエラー・サブフィールド値によって、互いに異なるビット数のＥＣＣパリティを生成し、前記生成されたＥＣＣパリティは、動作パラメータ保存回路４２１１のＥＣＣフィールド（ＥＣＣ field）に保存される。メモリセル・アレイに保存されたデータをリードする場合、メモリに保存されたデータと、ＥＣＣフィールド（ＥＣＣ field）に保存されたＥＣＣパリティとを利用し、原本データを見つけ出すことができる。
一方、メモリ、例えばＤＲＡＭが使われるコンピュータ・システムで、中央プロセッサユニット（ＣＰＵ）がメモリ資源を要請する場合、メモリに空スペースがなければ、既存に保存されたデータを削除し、当該スペースを他の用途に使用するためのリクレーム（reclaim）動作が行われねばならない。リクレーム（reclaim）動作遂行時、メモリセル・アレイの当該ページのデータが、不揮発性保存装置（例えば、ハードディスクドライブ（ＨＤＤ））に存在する原本データと同じである場合には、前記ページのデータを直ちに削除できるが、ページのデータが原本データと異なる場合（または、ページのデータがダーティデータ（dirty data）である場合）には、ハードディスクドライブ（ＨＤＤ）に当該データを移した後、当該スペースを他の用途に使用しなければならない。
前記のようなリクレーム（reclaim）動作を管理するために、図１２のメモリ管理部４２１０の動作パラメータ保存回路４２１１は、リクレーム・フィールド（reclaim field）を含み、メモリセル・アレイのそれぞれのページが、ダーティデータ（dirty data）を含むか否かを示す情報を、リクレーム・フィールド（reclaim field）に保存する。これによって、リクレーム（reclaim）動作を行うにあたり、それぞれのページに保存されたデータをハードディスクドライブ（ＨＤＤ）にバックアップ（back-up）する必要があるか否かを、リクレーム・フィールド（reclaim field）を介して確認可能であり、その確認結果に基いて、リクレーム（reclaim）動作が行われる。例えば、ハードディスクドライブ（ＨＤＤ）のデータがメモリに移された後、リード及び／またはライトのために、メモリのページがオープンされた場合、当該ページのリクレーム・フィールド（reclaim field）を、「１」の値に変更することができる。
また、メモリ管理部４２１０は、一定規模の大きさを有するＬＲＵ／ＦＩＦＯ部４２１３を具備し、リクレーム・フィールド（reclaim field）値が変更されたページのアドレス情報が、ＬＲＵ／ＦＩＦＯ部４２１３に保存される。メモリセル・アレイの一定個数（例えば、メモリの全体ページの３０％）のページのアドレス情報が保存され、最近使われたページの順序に基いて、アドレス情報が保存されうる。リクレーム（reclaim）動作のために、ＬＲＵ／ＦＩＦＯ部４２１３に保存されたアドレス情報が、外部のメモリ・コントローラまたはＣＰＵに提供され、外部に提供されたアドレス情報に基いて、リクレーム（reclaim）が行われる。例えば、外部に提供されたアドレスを除外した残りのアドレスに対応するページについて、リクレーム（reclaim）が行われる。
一方、メモリ管理部４２１０のアドレス交換制御部４２１５は、メモリの一部ページにエラー訂正が不可能なエラーが発生した場合、エラーページをリダンダントページに代替するための動作を行う。またこのために、メタデータ保存部４２１１は、アドレス交換フィールド（swap address field）を含み、アドレス交換フィールド（swap address field）は、エラーが発生したページのアドレス情報を有する第１サブフィールドと、前記エラーページを代替（replace）するためのリダンダントページのアドレス情報を有する第２サブフィールドと、を含む。
リダンダントページは、外部から見えないアドレスを、メモリ装置またはメモリモジュール内で生成して選択される。所定のページにエラー訂正が不可能なエラーが発生した場合、前記ページに対応するアドレス交換フィールド（swap address field）の第１サブフィールドの値を変更させることによって（例えば、第１サブフィールドに「１」の値を記録する）、前記ページを他のページに変更するか否かの情報を有させる。また、リード／ライト対象のページがアドレス交換対象である場合、第２サブフィールドに保存されたリダンダントページのアドレス情報が読み取られ、リダンダントページのアドレスが、メモリに提供される。
一方、メモリ管理部４２１０のＤＶＦＳ（dynamic voltage frequency scaling）制御部４２１８は、メモリのリード／ライトの動作電圧に係わる情報を管理する。また、このために、メタデータ保存部４２１１は、メモリのリード／ライト動作の電圧に係わる動作電圧フィールド（voltage operation field）を含む。メモリのデータリード／ライト動作時に利用された電圧のレベルに係わる情報が、動作電圧フィールド（voltage operation field）に保存され、また前記のような電圧レベルに係わる情報は、メモリのそれぞれのページ別に区分されて保存される。
メモリにデータをライトする場合、例えば、１Ｖの電圧でページにデータをライトした後、１．１Ｖの電圧で、当該ページのデータをリードする場合、データ「１」のマージン（margin）がデータ「０」のマージン（margin）に比べて脆弱になりえる。従って、ページ別に、動作電圧のレベルに係わる情報を、動作電圧フィールド（voltage operation field）に保存し、その後、各種動作（例えば、リード動作、リフレッシュ動作など）の遂行時、動作電圧フィールド（voltage operation field）に保存された情報を参照する。
半導体装置やメモリモジュールでのパワー消耗を低減させるために、作業ロード分析部（workload analyzer & predictor）４２１７は、作業ロードを分析してその結果を提供し、作業ロードが小さい場合、ＤＶＦＳ（dynamic voltage frequency scaling）制御部４２１８は、ＤＲＡＭセルに提供される電圧レベルを下げて動作させる（例えば、メモリの動作電圧レベルを１．１Ｖから１．０Ｖに下げて動作させる）。また、低い電圧によって動作したページに対応する動作電圧フィールド（voltage operation field）に、電圧レベルと係わる情報を記録する。例えば、ページが低い電圧によって動作した場合、前記ページに対応する動作電圧フィールド（voltage operation field）に「１」の値を記録する。その後の動作、例えば、リフレッシュ動作時に、リフレッシュ・スケジューラ４２１２は、動作パラメータ保存回路４２１１の動作電圧フィールド（voltage operation field）を参照し、参照結果によって、リフレッシュを調節することができる。
動作電圧フィールド（voltage operation field）は、変動可能な電圧の種類または個数によって、そのビット数が決定されうる。例えば、電圧レベルが１．２Ｖ、１．１Ｖ、１．０Ｖ及び０．９Ｖの４段階で変動する場合、動作電圧フィールド（voltage operation field）は、２ビットのバッファを具備する。もし、メモリのページが、０．９Ｖや１．０Ｖに該当する低い電圧でライト動作が行われた場合、前記ページについては、正常電圧で行われるリフレッシュ動作でまずリフレッシュが行われる。例えば、低い電圧モードから正常電圧モードに進むとき、動作パラメータ保存回路４２１１の動作電圧フィールド（voltage operation field）がスキャニングされ、ロー電圧レベルで動作（ライトなどの動作）がなされたページを、正常電圧でリフレッシュする。このために、リフレッシュ動作は、多数のページに対して連続的にリフレッシュを行う連続リフレッシュ方式と、ページを分散させてリフレッシュを行う分散リフレッシュ方式と、を含む。リフレッシュ周期が始まれば、まず、低い電圧で動作したページを連続してリフレッシュし、前記ページに対するリフレッシュ動作遂行が完了すれば、当該ページに対応する動作電圧フィールド（voltage operation field）値を変動させる。その後、残りのページについては、前述の実施形態と同じ方式によってリフレッシュを行う。正常電圧モードから低い電圧モードにさらに変わった場合、ライトなどの動作のためにページがオープンされれば、前記オープンされたページに対応する動作電圧フィールド（voltage operation field）値を変動させる。
図１３Ｂは、図１２のスクラバ４２１４の一具現例を示すブロック図である。図１３Ｂに図示されているように、スクラバ４２１４は、メモリセル・アレイのエラー発生いかんをモニタリングするメモリＢＩＳＴ部 ４２１４＿１と、メモリＢＩＳＴ部 ４２１４＿１からのテスト結果を利用して、エラー検出を行うエラー検出部４２１４＿２と、を具備する。また、前記メモリＢＩＳＴ部 ４２１４＿１は、モニタリング動作を全般的に制御したり、テスト動作のための各種コマンドＣＭＤ＿ＢＩＳＴを発するステート・マシン４２１４＿１１、メモリセルを選択するためのテストアドレスＡＤＤ＿ＢＩＳＴを生じさせるカウンタ部４２１４＿１２、テストを行うためのデータパターンＤＱ＿ＢＩＳＴを生じさせるパターン発生部４２１４＿１３、及びデータパターンＤＱ＿ＢＩＳＴと、メモリセルから読まれたパターンとを互いに比較する比較部４２１４＿１４を具備する。
ステート・マシン４２１４＿１１は、モード制御信号Mode Controlsやフィールド値Field Valuesを受信し、コマンドＣＭＤ＿ＢＩＳＴ及び各種制御信号を発する。例えば、モード制御信号Mode Controlsに応答し、スクラバ４２１４の動作がオン／オフ制御され、ステート・マシン４２１４＿１１は、フィールド値Field Valuesを参照して、カウンタ部４２１４＿１２のアドレス発生動作を制御したり、パターン発生部４２１４＿１３のパターン発生動作を制御する。データパターンＤＱ＿ＢＩＳＴがメモリセルに保存されて所定時間後、メモリセルに保存されたパターンがリードされる。比較部４２１４＿１４は、本来のデータパターンＤＱ＿ＢＩＳＴと、メモリセルからリードされたパターンとを比較した結果を、エラー検出部４２１４＿２に提供する。
エラー検出部４２１４＿２は、前記比較結果に基いて、ページのシングルビットエラー発生いかん、エラーが発生したカラムアドレス情報、及び当該ページで発生したエラービットの数を検出する。また、エラー検出部４２１４＿２は、前記検出結果による情報を、スクラビング・フィールド（scrubbing field）に記録する。また、ページにマルチビットエラーが発生した場合、これを示す情報を、ＥＣＣ部４２１９＿１に提供することによって、ＥＣＣ部４２１９＿１にマルチビットエラーに対応するＥＣＣパリティを生成させる。また、所定のページに多数のビットエラーが発生して、エラー訂正が不可能な場合、これを示す情報をアドレス交換制御部４２１５に提供することができる。
図１３Ｃは、図１２のアドレス交換制御部４２１５の一具現例を示すブロック図である。図１３Ｂに図示されているように、アドレス交換制御部４２１５は、アドレス交換動作の全般を制御する制御ロジック４２１５＿１、メタデータ保存部４２１１にアクセスし、フィールド値を記録したり、フィールド値をリードするアクセス部４２１５＿２、当該アドレスに対応するページのアドレス交換サブフィールドの値を検出するフィールド値検出部（refresh field value detector）４２１５＿３、及びフィールド値を検出した結果によって、本来のアドレスやリダンダントアドレスを選択的に出力する選択部４２１５＿４を具備する。
制御ロジック４２１５＿１は、図１３Ｂのスクラバ４２１４からのスクラビング結果を受信することができ、これに応答し、動作パラメータ保存回路４２１１のアドレス交換フィールド（swap address field）を設定または更新することができる。制御ロジック４２１５＿１は、前記スクラビング結果に応答し、アクセス部４２１５＿２を制御し、アクセス部４２１５＿２は、訂正不可能なエラーが発生したページに対応するアドレス交換フィールド（swap address field）の第１サブフィールドの値を「１」に変更させ、また第２サブフィールドで前記エラーが発生したページを代替するためのリダンダントページのアドレス値を記録する。
その後、メモリセル・アレイに対するリード／ライトのためのアドレスＡＤＤが受信されれば、制御ロジック４２１５＿１は、アクセス部４２１５＿２を制御し、前記アドレスＡＤＤに対応するアドレス交換フィールド（swap address field）の値にアクセスする。フィールド値検出部４２１５＿３は、前記アドレスＡＤＤに対応する第１サブフィールドの値を受信し、前記第１サブフィールドの値が「１」であるか、または「０」であるかを検出し、その検出結果を選択部４２１５＿４に提供する。選択部４２１５＿４は、第１サブフィールドの値が「０」である場合、前記アドレスＡＤＤを出力し、第１サブフィールドの値が「１」である場合、アドレス交換フィールド（swap address field）の第２サブフィールドに記録されたリダンダントページのアドレスＡＤＤ＿Ｔを出力する。これによって、リダンダントページを利用するためのアドレス交換動作が、ＤＲＡＭチップ外部（例えば、モジュール上のＡＢＭチップ）で行われ、交換されたアドレスがＤＲＡＭチップに提供されることにより、エラー訂正が不可能なページがリダンダントページで代替される。
図１３Ｄは、図１２のＥＣＣ部４２１９＿１の一具現例を示すブロック図である。図１３Ｂに図示されているように、前記ＥＣＣ部４２１９＿１は、エラー訂正のための全般的な動作を制御する制御ロジック４２１９＿１１、動作パラメータ保存回路４２１１にアクセスし、ＥＣＣ動作に係わるフィールド値を記録したり、リードするアクセス部４２１９＿１２、ライトデータData＿Ｗ及び動作パラメータ保存回路４２１１のフィールド値を参照し、前記ライトデータData＿Ｗに対応するＥＣＣパリティを生じさせるパリティ発生部４２１９＿１３、及びメモリセル・アレイからのリードデータとＥＣＣパリティとを利用して、エラー訂正されたデータDataを生じさせるＥＣＣデコーダ部を具備する。ＥＣＣデコーダ部は、リードデータからエラー発生を検出するエラー検出部４２１９＿１４と、エラー検出結果によるエラー訂正動作を行うエラー訂正部４２１９＿１５と、を含む。
制御ロジック４２１５＿１は、図１３Ｂのスクラバ４２１４からのスクラビング結果を受信することができ、また、動作パラメータ保存回路４２１１に保存されたフィールド値（例えば、マルチビットエラー・サブフィールド値）を参照して、ＥＣＣ動作を制御することができる。また、制御ロジック４２１５＿１は、リード／ライトに係わる命令ＣＭＤに応答し、ＥＣＣ動作のための各種制御信号を発生させる。アクセス部４２１９＿１２は、制御ロジック４２１５＿１の制御下で、動作パラメータ保存回路４２１１のフィールド値にアクセスし、アクセスされたフィールド値を、ＥＣＣ部４２１９＿１内の各種回路ブロックに提供することによって、ＥＣＣ動作が制御される。
例えば、所定のページに対するライト命令が印加されれば、アクセス部４２１９＿１２は、動作パラメータ保存回路４２１１のマルチビットエラー・サブフィールド値にアクセスし、アクセスされたサブフィールド値をパリティ発生部４２１９＿１３に提供する。パリティ発生部４２１９＿１３は、マルチビットエラー・サブフィールド値によって、互いに異なるビット数を有するＥＣＣパリティを生成する。これによって、ライトデータData＿Ｗそれぞれについて、互いに異なるビット数を有するＥＣＣパリティを生成し、これをアクセス部４２１９＿１２に提供する。アクセス部４２１９＿１２は、前記ライトが行われるページに対応するメタデータ保存部４２１１のＥＣＣフィールド（ＥＣＣ field）に、前記生成されたＥＣＣパリティを記録する。
一方、所定のページに対するリード命令が印加されれば、アクセス部４２１９＿１２は、前記ページに対応するＥＣＣフィールド（ＥＣＣ field）に記録されたＥＣＣパリティを読み取り、これをＥＣＣデコーダ部提供する。エラー検出部４２１９＿１４とエラー訂正部４２１９＿１５は、リードデータData＿ＲとＥＣＣパリティとを利用し、リードデータData＿Ｒに対するエラー検出動作及びエラー訂正動作を遂行し、エラー訂正されたデータDataを外部に提供する。
図１４Ａ、図１４Ｂは、本発明の他の実施形態によるメモリモジュールを示すブロック図である。前述の実施形態では、リフレッシュ動作を含み、その他多様なポリシーがＦＢＤＩＭＭ（fully-buffered ＤＩＭＭ）に適用される一例について説明し、その後は、本発明の実施形態が、ＲＤＩＭＭ（registered dual ＩＭＭ）に適用される一例について説明する。
図１４Ａに図示されているように、メモリモジュール５０００Ａは、モジュールボード（module board）上に装着されたメモリ管理チップ５１００Ａと、一つ以上の半導体装置５２００Ａと、を含む。前記半導体装置５２００Ａとして、ＤＲＡＭセルを具備するＤＲＡＭが適用することができる。一方、図１４Ａには、メモリ・コントローラ５３００Ａがさらに図示され、メモリ・コントローラ５３００Ａとメモリモジュール５０００Ａとが、メモリシステムを構成することができる。メモリ・コントローラ５３００Ａとメモリモジュール５０００Ａは、各種システムバス、例えば、データバスＤＱ Bus、コマンド／アドレスバスＣＡ Bus及びクロックバスＣＬＫ Busを介して通信する。メモリ・コントローラ５３００Ａからのデータ及びクロック信号は、前記システムバス及び半導体装置５２００Ａらそれぞれに対応して区分されるように配されるバスを介して、半導体装置５２００Ａに提供される。一方、コマンド／アドレス信号は、メモリ管理チップ５１００Ａにまず提供され、メモリ管理チップ５１００Ａがコマンド／アドレス信号をバッファリングし、バッファリングされたコマンド／アドレス信号半導体装置５２００Ａそれぞれに提供する。
図１４Ａには図示されていないが、メモリ管理チップ５１００Ａには、前述の実施形態に備わる各種機能ブロックが備わる。例えば、メモリ管理チップ５１００Ａは、半導体装置５２００Ａのメモリに係わる動作パラメータを保存する動作パラメータ保存回路を具備する。また、前述のように、メモリセル・アレイは、多数の領域を含み、前記動作パラメータ保存回路は、メモリセル・アレイの多数の領域それぞれの動作パラメータを動作パラメータ保存回路に保存する。例えば、前記領域として、メモリセル・アレイのページ別に動作パラメータを保存する。また、メモリ管理チップ５１００Ａは、メモリセル・アレイのリフレッシュ動作を管理するためのリフレッシュ・スケジューラ、ＬＲＵ／ＦＩＦＯ部、スクラバなどの各種機能ブロックを具備する。
また、メモリ管理チップ５１００Ａは、システムバス（例えば、コマンド／アドレスバスＣＡ Bus）を介して伝送されるコマンド／アドレス信号を保存するためのコマンド／アドレス・バッファ５１１０Ａを具備する。コマンド／アドレス・バッファ５１１０Ａからのコマンド／アドレス信号は、半導体装置５２００Ａに提供され、または、コマンド／アドレス信号は、メモリ管理チップ５１００Ａ内で処理動作が行われ、その処理動作が行われたコマンド／アドレス信号が、半導体装置５２００Ａに提供される。例えば、メモリ管理チップ５１００Ａは、リード／ライトのための外部のコマンド／アドレス信号をバッファリングして半導体装置５２００Ａに提供したり、あるいはリフレッシュ動作に関連したリフレッシュ命令ＣＭＤ＿Ｒｅｆ及びリフレッシュ・アドレスＡＤＤ＿Ｒｅｆを内部で発生させ、これを半導体装置５２００Ａに提供する。コマンド／アドレス信号は、モジュールボード上に配される内部バスＣＡＢＵＳ＿Ｉを介して、半導体装置５２００Ａに提供される。
図１４Ｂは、図１４Ａのメモリモジュールの他の具現例を示している。図１４Ｂに図示されたメモリモジュール５０００Ｂも、モジュールボード（module board）上に装着されたメモリ管理チップ５１００Ｂと、一つ以上の半導体装置５２００Ｂとを含む。また、メモリモジュール５０００Ｂは、システムバスＤＱ Bus，ＣＡ Bus，ＣＬＫ Busを介して、メモリ・コントローラ５３００Ｂと通信する。メモリ管理チップ５１００Ｂは、前述の実施形態に備わる各種機能ブロックを具備し、またシステムバスを介して伝送されるコマンド／アドレス信号を保存するためのコマンド／アドレス・バッファ５１１０Ｂを具備する。図１４Ｂは、フライバイ・デイジーチェーン（fly-by daisy chain）形態を有する内部バスＣＡＢＵＳ＿Ｉを採用したメモリモジュールを示し、内部バスＣＡＢＵＳ＿Ｉは、メモリモジュールの一側から他側に内部コマンド／アドレス信号を伝達する。例えば、メモリ管理チップ５１００Ａで発生したリフレッシュ命令ＣＭＤ＿Ｒｅｆ及びリフレッシュ・アドレスＡＤＤ＿Ｒｅｆは、第１半導体装置ＤＲＡＭ １から第ｎ半導体装置ＤＲＡＭ ｎに順次に伝えられる。
図１５Ａ、図１５Ｂは、本発明のさらに他の実施形態によるメモリモジュールを示すブロック図である。図１５Ａ、図１５Ｂでは、本発明の実施形態がＬＲＤＩＭＭ形態のメモリモジュールに適用される例を示している。
図１５Ａに図示されているように、メモリモジュール５０００Ｃは、モジュールボード（module board）上に装着されたメモリ管理チップ５１００Ｃと、一つ以上の半導体装置５２００Ｃと、を含む。前記半導体装置５２００Ｃとして、ＤＲＡＭセルを具備するＤＲＡＭチップが適用され、一つ以上のＤＲＡＭチップが同じランクに定義されうる。図１５Ａでは、それぞれのＤＲＡＭチップが１つのランクに定義される例を示し、例えば、第１ ＤＲＡＭチップＤＲＡＭ １が第１ランクＲａｎｋ １に定義され、第２ＤＲＡＭチップＤＲＡＭ ２が、第２ランクＲａｎｋ ２に定義される例を示している。また、メモリモジュール５０００Ｃは、メモリ・コントローラ５３００Ｃと通信し、メモリモジュール５０００Ｃとメモリ・コントローラ５３００Ｃとの間で、データＤＱ、コマンド／アドレス信号ＣＡ及びクロック信号ＣＬＫなどが送受信される。
ＬＲＤＩＭＭ形態のメモリモジュール５０００Ｃは、二つ以上の半導体装置５２００Ｃが、１つのロジカル・チップにグループ化される。メモリ管理チップ５１００Ｃは、半導体装置５２００Ｃのランクを制御するための一つ以上の制御信号を発するロジック素子５１１０Ｃを含む。ロジック素子５１００は、メモリ・コントローラ５３００Ｃからコマンド信号及びアドレス信号などを受信し、前記受信されたコマンド信号及びアドレス信号を処理し、ランクを制御するための制御信号ＣＳ［１：ａ］を発する。また、メモリ管理チップ５１００Ｃは、メタデータ保存部、リフレッシュ・スケジューラなどの前述の実施形態に備わる各種機能ブロックを具備する。これによって、メモリ管理チップ５１００Ｃは、メモリを制御するための各種信号、例えば、半導体装置５２００Ｃのリフレッシュ動作を制御するためのリフレッシュ命令ＣＭＤ＿Ｒｅｆ及びリフレッシュ・アドレスＡＤＤ＿Ｒｅｆを発生させ、これを半導体装置５２００Ｃに提供する。
図１５Ｂは、図１５Ａのメモリ管理チップ５１００Ｃの一具現例を示すブロック図である。図１５Ｂに図示されているように、前記メモリ管理チップ５１００Ｃは、ロジック素子５１１０Ｃ、メモリ管理チップ５１００Ｃ及び／またはメモリモジュール５０００Ｃ内で使われるクロック信号を発するＰＬＬ ５１２０Ｃ、半導体装置５２００Ｃを管理するための各種ポリシーに係わる機能ブロックが配されたＤＲＡＭ管理部５１３０Ｃ、メモリ・コントローラ５３００Ｃから提供される信号を保存するためのレジスタ５１４０Ｃ、及び保存素子を含むＳＰＤ（serial-presence detect）５１５０Ｃを含む。
ロジック素子５１００Ｃは、メモリ・コントローラ５３００Ｃから、入力コマンド及びアドレスＣＳ，ＣＭＤ，Ａｎ＋１，ＢＡなどを受信し、前記入力コマンド及びアドレスＣＳ，ＣＭＤ，Ａｎ＋１，ＢＡ）に応答し、ランク制御信号ＣＳ［１：ａ］を発する。前記ランク制御信号ＣＳ［１：ａ］は、メモリモジュール５０００Ｃに備わるランクの個数に対応して発生し、望ましくは、前記ランク制御信号ＣＳ［１：ａ］は、メモリモジュール５０００Ｃに備わるランクと同じ個数を有する。外部のメモリ・コントローラ５３００Ｃは、実際メモリモジュール５０００Ｃに備わるランクより小さい数のランクがメモリモジュール５０００Ｃに備わると認識する。一例として、メモリモジュール５０００Ｃは、ｎ個のランクを具備し、メモリ・コントローラ５３００Ｃは、メモリモジュール５０００Ｃにｎ／２個のランクが備わっていると認識する。ロジック素子５１００は、選択信号ＣＳ０，ＣＳ１、アドレスの上位ビットＡｎ＋１及びコマンドＣＭＤなどの状態によってランクの選択を決定し、これによるランク制御信号ＣＳ［１：ａ］を発する。
一方、メモリ管理チップ５１００Ｃのレジスタ５１４０Ｃに保存されたコマンドＣＭＤ及びアドレスＡ０−Ａｎは、ＤＲＡＭ管理部５１３０Ｃに提供される。ＤＲＡＭ管理部５１３０Ｃは、メタデータ保存部、リフレッシュ・スケジューラなどを含み、前述の実施形態で説明された各種機能ブロックを含む。例えば、ＤＲＡＭ管理部５１３０Ｃは、外部からのコマンドＣＭＤ、アドレスＡＤＤによる動作を行うにあたり、動作パラメータ保存回路に保存された半導体装置５２００Ｃの情報を参照してその動作を管理し、またその内部に備わるリフレッシュに係わるタイマの動作によって、周期的なリフレッシュ命令ＣＭＤ＿Ｒｅｆ及びリフレッシュ・アドレスＡＤＤ＿Ｒｅｆを生じさせる。また、ＳＰＤ ５１５０Ｃは、不揮発性メモリ（一例として、ＥＥＰＲＯＭ）を具備し、一例として、ＳＰＤ ５１５０Ｃには、メモリインターフェース設計時に、メモリモジュール５０００Ｃに装着されたメモリ装置半導体装置５２００Ｃについての情報（一例として、ロウアドレス及びカラムアドレスの個数、データ幅（width）、ランクの数、ランク当たりメモリ密度、メモリ装置の個数及びメモリ装置当たりのメモリ密度など）などが記録される。メモリシステムを初期化する場合、メモリモジュール５０００Ｃの情報Module＿infoがＳＰＤ ５１５０Ｃからメモリ・コントローラ５３００Ｃに提供される。
図１６は、本発明のさらに他の実施形態によるメモリモジュールを示すブロック図である。図１６のメモリモジュール５０００Ｄは、モジュールボード（module board）上に装着されたマスターチップ（MASTER）５１００Ｄと、一つ以上のスレーブチップ（SLAVE）５２００Ｄを含む。例えば、１つのマスターチップ５１００Ｄと、ｎ個のスレーブチップ５２００Ｄとがモジュールボード（module board）上に装着された例が図１６に図示されている。
マスターチップ５１００Ｄは、外部のメモリ・コントローラ５３００Ｄと通信し、システムバスを介して、クロック信号ＣＬＫ、コマンド／アドレス信号ＣＡ及びデータＤＱなどを送受信する。マスターチップ５１００Ｄは、メモリ・コントローラ５３００Ｄとのインターフェースのためのインターフェース回路（図示せず）を具備し、インターフェース回路を介して、メモリ・コントローラ５３００Ｄからの信号をスレーブチップ５２００Ｄに伝達して、またスレーブチップ５２００Ｄからの信号を、メモリ・コントローラ５３００Ｄに伝達する。また、スレーブチップ５２００Ｄそれぞれは、メモリセル・アレイを具備し、例えば、ＤＲＡＭセルを含むメモリセル・アレイを具備する。マスターチップ５１００Ｄは、前記インターフェース回路以外に、スレーブチップ５２００Ｄを管理するためのＤＲＡＭ管理部（図示せず）をさらに具備する。ＤＲＡＭ管理部は、メモリセル・アレイに係わる動作パラメータを保存する動作パラメータ保存回路、及びリフレッシュ動作を管理するリフレッシュ・スケジューラを含むことができ、前述の実施形態で説明したメモリの各種ポリシーに係わる機能ブロックを含む。前記各種ポリシーと関連したＤＲＡＭ管理部の動作は、前述の実施形態で説明したところと同一または類似しているので、これについての詳細な説明は省略する。
図１７は、本発明の一実施形態による半導体装置を示す構造図である。図１７に図示されているように、半導体装置６０００は、多数の半導体レイヤＬＡ１ないしＬＡｎを具備し、最も下に位置する半導体レイヤＬＡ１は、マスターチップであると仮定し、また残りの半導体レイヤＬＡ２ないしＬＡｎは、スレーブチップであると仮定する。多数の半導体レイヤＬＡ１ないしＬＡｎは、貫通シリコンビアＴＳＶを介して信号を互いに送受信し、マスターチップＬＡ１は、外面に形成された導電手段（図示せず）を介して、外部のメモリ・コントローラ（図示せず）と通信する。マスターチップとして、第１半導体レイヤ６１００と、スレーブチップとして、第ｎ半導体レイヤ６２００とを中心として、半導体装置６０００の構成及び動作について説明すれば、次の通りである。
第１半導体レイヤ６１００は、スレーブチップに備わるメモリ領域を駆動するための各種周辺回路を具備する。例えば、第１半導体レイヤ６１００は、メモリのワードラインを駆動するためのロウドライバ（Ｘ−Driver）６１０１、メモリのビットラインを駆動するためのカラムドライバ（Ｙ−Driver）６１０２、データの入出力を制御するためのデータ入出力部（Ｄin／Ｄout）６１０３、外部からコマンドＣＭＤを入力されてバッファリングするコマンドバッファ（ＣＭＤ）６１０４、外部からアドレスを入力されてバッファリングするアドレス・バッファ（ＡＤＤＲ）６１０５などを具備する。
また、第１半導体レイヤ６１００は、スレーブチップのメモリ領域を管理するためのＤＲＡＭ管理部６１０６をさらに具備する。ＤＲＡＭ管理部６１０６は、メモリセル・アレイに係わる動作パラメータを保存する動作パラメータ保存回路、及びリフレッシュ動作を管理するリフレッシュ・スケジューラなどを含むことができ、また、前述の実施形態で説明しれたメモリに各種ポリシーに係わる機能ブロック（図示せず）を含む。また、第１半導体レイヤ６１００は、半導体装置６０００内の機能をビルトイン形態でテストするためのＢＩＳＴ部６１０７をさらに具備する。前記ＢＩＳＴ部６１０７のテスト結果によって、メモリセル・アレイの特性が判別され、また判別結果によるメタデータが、メタデータ保存部に保存される。ＢＩＳＴ部６１０７の動作によって、半導体装置６０００の初期駆動時（例えば、パワーアップ時）に、動作パラメータが保存され、または周期的に半導体装置６０００に対するテストが行われ、前記テスト結果によって、動作パラメータが周期的に更新される。前記のような半導体装置６０００内に、ＢＩＳＴ部６１０７が備わる構成と、ＢＩＳＴ部６１０７のテスト遂行による動作パラメータの保存及び更新動作は、前述の多様なメモリモジュールの実施形態でも、同一または類似して適用されうる。
一方、第ｎ半導体レイヤ６２００は、メモリセル・アレイを含むメモリ領域６２１０と、メモリ領域６２１０のデータのリード／ライトのためのその他周辺回路、例えば、ロウデコーダ、カラムデコーダ、ビットライン・センスアンプなど（図示せず）が配される周辺回路領域６２２０と、を具備する。
図１７に図示されたところによれば、前述の実施形態とは異なり、データを駆動する動作（リード動作、ライト動作、リフレッシュ動作など）と、データ駆動に係わる各種ポリシーによる管理動作とが、１つの半導体装置に集積されうる。望ましくは、半導体装置６０００が多数の半導体レイヤＬＡ１ないしＬＡｎを具備する三次元構造のメモリ装置で、半導体レイヤＬＡ１ないしＬＡｎは、マスターチップとスレーブチップとを含み、ＤＲＡＭ管理部６１０６は、マスターチップとしての第１半導体レイヤ６１００に配される。コマンドバッファ６１０４及びアドレス・バッファ６１０５に保存されたコマンド信号、アドレス信号は、ＤＲＡＭ管理部６１０６に提供されて、ＤＲＡＭ管理部６１０６は、その内部に備わる動作パラメータ保存回路（図示せず）の各種フィールドに保存された値を参照し、メモリ領域６２１０を管理するための各種動作を行う。また、ＤＲＡＭ管理部６１０６は、メモリ領域６２１０のリフレッシュ動作を制御するためのリフレッシュ・コマンド及びリフレッシュ・アドレスなどを発生させ、前記発生したリフレッシュ・コマンド及びリフレッシュ・アドレスは、貫通シリコンビアＴＳＶを介して、スレーブチップに提供される。
図１８Ａ及び図１８Ｂは、図１７の半導体装置の一具現例を示す断面図である。図１７の半導体装置は、多様な形態に具現され、例えば、図１８Ａ、図１８Ｂにその二種の例が図示されている。図１８Ａに図示されているように、半導体装置６０００Ａは、一つ以上の半導体レイヤを具備し、半導体レイヤのうち最も上部に積層された半導体レイヤは、マスターチップ６１００Ａであり、残りの半導体レイヤは、スレーブチップ６２００Ａであると仮定する。半導体レイヤは、多数の端子及び内部配線を具備する基板６３００上に積層され、基板６３００の一面に配された端子は、第１導電手段（例えば、ボンディングワイヤ）を介して、マスターチップ６１００Ａに連結され、基板６３００の他の一面に配された端子は、外部との通信のための第２導電手段（例えば、ソルダボール）に連結される。また、マスターチップ６１００Ａは、第１導電手段に連結される多数の端子を具備し、前記第１導電手段及び端子を介して受信された信号は、マスターチップ６１００Ａ及びスレーブチップ６２００Ａに形成される貫通シリコンビアＴＳＶを介して、スレーブチップ６２００Ａに伝えられる。マスターチップ６１００Ａには、外部とのインターフェースのためのインターフェース回路、及びスレーブチップ６２００Ａのメモリのデータ駆動のための各種周辺回路、そしてメモリ駆動のためのポリシーに係わる機能ブロックを含むメモリ管理部を含む。
図１８Ｂの半導体装置６０００Ｂも、一つ以上の半導体レイヤを具備し、半導体レイヤのうち最も下部に積層された半導体レイヤは、マスターチップ６１００Ｂであり、残りの半導体レイヤは、スレーブチップ６２００Ｂであると仮定する。基板６３００の一面に配された端子は、導電手段を介して、マスターチップ６１００Ｂに連結される。マスターチップ６１００Ｂは、最も下部に積層されるので、フリップチップ導電手段を介して、基板６３００に連結される。フリップチップ導電手段は、例えば、導電性バンプ（conductive bump）、導電性スペーサ（conductive spacer）、ソルダボール（solder ball）及びそれらの組み合わせからなる一群から選択された一つを含む。フリップチップ導電手段を介してマスターチップ６１００Ｂに伝えられた信号は、マスターチップ６１００Ｂ及びスレーブチップ６２００Ｂに形成される貫通シリコンビアＴＳＶを介して、スレーブチップ６２００Ｂに伝えられる。
図１９は、図１７の半導体装置が適用されたメモリモジュールの一具現例を示す図面である。図１９に図示されているように、メモリモジュール７０００は、モジュールボード（module board）上に装着された一つ以上の半導体装置７１００を具備する。半導体装置７１００は、ＤＲＡＭチップによって具現することができ、それぞれの半導体装置７１００は、多数個の半導体レイヤを含む。半導体レイヤは、一つ以上のマスターチップ７１１０と、一つ以上のスレーブチップ７１２０とを含む。マスターチップ７１１０は、インターフェース回路及びメモリ管理部を含み、スレーブチップ７１２０は、メモリセルを含む。メモリセルは、マスターチップ７１１０にも備わり、その場合、マスターチップ７１１０で発生するメモリポリシーと係わる信号（例えば、リフレッシュ・スケジューラからのリフレッシュ・コマンド及びリフレッシュ・アドレス）は、その内部のメモリセルも提供される。また、図１９に図示されていないが、半導体レイヤ間の信号の伝達は、貫通シリコンビアＴＳＶを介して行われる。メモリモジュール７０００は、システムバスを介してメモリ・コントローラ７２００と通信し、これによって、データＤＱ、コマンド／アドレス信号ＣＡ及びクロック信号ＣＬＫなどが、メモリモジュール７０００とメモリ・コントローラ７２００との間で送受信される。
図１９に図示された実施形態のメモリモジュール７０００によれば、モジュールボード（module board）上にメモリ動作の管理のための別のチップが装着される必要がない。すなわち、それぞれの半導体装置７１００の一部の半導体レイヤがマスターチップとして動作し、メモリ管理のための管理部がマスターチップに配される。これによれば、メモリモジュール７０００の観点で集積度を向上させることができる。
図２０は、本発明の一実施形態によるメモリシステムを装着するコンピュータ・システムを示すブロック図である。モバイル機器やデスクトップ・コンピュータのような情報処理システムに、本発明の半導体装置がＲＡＭ ８２００として装着されうる。ＲＡＭ ８２００として装着される半導体装置は、前述の多数の実施形態のうちいずれか一つが適用されうる。例えば、ＲＡＭ ８２００は、前述の実施形態のうち半導体装置が適用され、または、メモリモジュール形態で適用されもする。また、図２０のＲＡＭ ８２００は、メモリ装置とメモリ・コントローラとを含む概念でありうる。
本発明の一実施形態によるコンピュータ・システム８０００は、中央処理装置（ＣＰＵ）８１００、ＲＡＭ ８２００、ユーザー・インターフェース８３００及び不揮発性メモリ８４００を含み、それら構成要素は、それぞれバス８５００に電気的に連結されている。不揮発性メモリ８４００は、ＳＳＤ（soli-state drive）やＨＤＤのような大容量保存装置が使われる。
前記コンピュータ・システム８０００で、前述の実施形態のように、ＲＡＭ ８２００は、データを保存するためのＤＲＡＭセルを含むＤＲＡＭチップと、メモリのポリシーに係わる各種機能ブロックを含むメモリ管理チップとを含む。また、ＲＡＭ ８２００は、メモリ管理部を含むマスターチップと、ＤＲＡＭセルを含むスレーブチップとを含む。また、ＲＡＭ ８２００は、多数の半導体装置を具備し、それぞれの半導体装置は、メモリ管理部を含む半導体レイヤと、ＤＲＡＭセルを含む半導体レイヤとを有する。
前記のような構成によれば、メモリ動作を改善するための各種ポリシーがＲＡＭ ８２００に適用され、また前記のような各種ポリシーがメモリ管理チップに集積されるので、ＤＲＡＭチップの汎用特性を低下させずに、メモリ動作性能を向上させる。これによって、多様なアプリケーションに本発明の実施形態によるＲＡＭ ８２００が適用され、メモリ動作を要求するそれぞれのアプリケーションのメモリ性能を向上させる。また、前述のコンピュータ・システム８０００は、デスクトップ・コンピュータ、ノート型パソコン、携帯電話のようなモバイル機器にも適用されうる。
前記の実施形態の説明は、本発明のさらに徹底した理解のために、図面を参照として例を挙げたものに過ぎず、本発明を限定する意味に解釈されることがあってはならない。また、本発明が属する技術分野で当業者であるならば、本発明の基本的原理を外れない範囲内で多様な変化と変更とが可能であるということは、明白であろう。
１００ メモリシステム
１０００ メモリモジュール
１１００ メモリ管理チップ
１１１０ 制御ユニット
１１２０ リフレッシュ・スケジューラ
１１３０ メモリ装置動作パラメータ保存回路
１１４０ 温度センサ
１２００＿１，１２００＿２，…，１２００＿ｎ ＤＲＡＭチップ
１２１０ メモリセル・アレイ
１２２０ ロウデコーダ
１２３０ カラムデコーダ
１２４０ センスアンプ部
１２５０ コマンドデコーダ
１２６０ リフレッシュ制御回路
１２７０ 内部アドレス発生部
１２８０ アドレス・バッファ部
２０００ メモリ・コントローラ

Claims (48)

  1. メモリモジュールにおいて、
    多数の領域を有するメモリセル・アレイをそれぞれ具備し、コマンドに応答し、前記多数の領域を駆動する複数の動的メモリ装置と、
    前記モジュール上に配され、前記複数の動的メモリ装置に連結され、前記コマンドに応答し、前記多数の領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するためのメモリ装置動作パラメータ保存回路を含むＤＲＡＭ（dynamic random-access memory）管理部と、を具備するメモリモジュール。
  2. 前記メモリ装置動作パラメータは、前記それぞれの領域で行われるリフレッシュ動作に影響を与えるためのリフレッシュ動作パラメータを含むことを特徴とする請求項１に記載のメモリモジュール。
  3. 前記ＤＲＡＭ管理部は、第１領域と係わる第１リフレッシュ動作パラメータに応答し、前記第１領域に対するリフレッシュを制御し、第２領域と係わる第２リフレッシュ動作パラメータに応答し、前記第２領域に対するリフレッシュを制御することを特徴とする請求項２に記載のメモリモジュール。
  4. ＤＲＡＭ（dynamic random-access memory）管理部に備わるＤＲＡＭ動作パラメータ保存回路を含み、
    前記ＤＲＡＭ動作パラメータ保存回路は、ＤＲＡＭそれぞれの領域のリフレッシュ動作に別途に影響を与えるために、前記ＤＲＡＭの領域それぞれに係わるリフレッシュ動作パラメータを保存する動的メモリ管理回路。
  5. 前記リフレッシュ動作パラメータは、リフレッシュ・フィールド値を含み、
    前記リフレッシュ・フィールド値は、前記それぞれの領域に対するリフレッシュ・フィールド値と、リフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグとを比較した結果に基づき、それぞれの領域に対して要請されたリフレッシュ動作を行うか否かを示すことを特徴とする請求項４に記載の動的メモリ管理回路。
  6. 前記要請されたリフレッシュ動作は、関連した領域に対するリフレッシュ・フィールド値が、前記マスタータイム間隔フラグとマッチングするときに行われ、前記関連した領域に対するリフレッシュ・フィールド値が、前記マスタータイム間隔フラグとマッチングしないときに行われないことを特徴とする請求項５に記載の動的メモリ管理回路。
  7. 前記リフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグは、前記リフレッシュタイム間隔の第１半分、または前記リフレッシュタイム間隔の第２半分を含むことを特徴とする請求項５に記載の動的メモリ管理回路。
  8. 前記ＤＲＡＭ動作パラメータ保存回路に動作自在に連結され、現在動作に対するアドレスに対して、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュタイム区間の現在部分のその後にリフレッシュ要請が予定された場合、現在動作が指示される領域に対するリフレッシュ・フィールド値をインバーティングするリフレッシュ駆動回路をさらに具備することを特徴とする請求項７に記載の動的メモリ管理回路。
  9. 前記ＤＲＡＭ動作パラメータ保存回路に動作自在に連結され、現在動作に対するアドレスが、前記リフレッシュタイム間隔の現在部分より先にリフレッシュ要請が予定され、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュ要請がスキップされた場合、現在動作が指示される領域に対するリフレッシュ・フィールド値をインバーティングするリフレッシュ駆動回路をさらに具備することを特徴とする請求項７に記載の動的メモリ管理回路。
  10. 前記リフレッシュ動作パラメータは、それぞれの領域に対して、多数の互いに異なるリフレッシュタイム間隔のうちいずれか一つを示すデュアルリテンション・フィールド値を含むことを特徴とする請求項５に記載の動的メモリ管理回路。
  11. 前記デュアルリテンション・フィールド値は、リフレッシュ頻度の機能として、それぞれの領域のセルのデータ保有測定に基いて、前記領域に割り当てられることを特徴とする請求項１０に記載の動的メモリ管理回路。
  12. 相対的に低いデータ保有特性を有する第１領域には、相対的に頻繁なリフレッシュを示すデュアルリテンション・フィールド値が割り当てられ、相対的に高いデータ保有特性を有する第２領域には、前記第１領域に比べて相対的に頻繁ではないリフレッシュを示すデュアルリテンション・フィールド値が割り当てられることを特徴とする請求項１１に記載の動的メモリ管理回路。
  13. 前記リフレッシュ動作パラメータは、デュアルリテンション・フィールド値を含み、
    前記デュアルリテンション・フィールド値は、それぞれの領域に対し、前記それぞれの領域に対するデュアルリテンション・フィールド値と、低い頻度のリフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグとを比較した結果に基づき、それぞれの領域に対して要請されたリフレッシュ動作が行われるか否かを示すことを特徴とする請求項４に記載の動的メモリ管理回路。
  14. 前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンション・フィールド値が、低い頻度のリフレッシュタイム間隔より小さい最も頻繁なリフレッシュタイム間隔を有するときに常に行われることを特徴とする請求項１３に記載の動的メモリ管理回路。
  15. 前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンション・フィールド値が、前記マスタータイム間隔フラグとマッチングするときに行われ、前記デュアルリテンション・フィールド値が、マスタータイム間隔フラグとマッチングしないときに行われないことを特徴とする請求項１３に記載の動的メモリ管理回路。
  16. 前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンション・フィールド値が、前記マスタータイム間隔フラグの最下位ビットとマッチングするときに行われ、前記デュアルリテンション・フィールド値が、マスタータイム間隔フラグの最下位ビットとマッチングしないときに行われないことを特徴とする請求項１５に記載の動的メモリ管理回路。
  17. 前記要請されたリフレッシュ動作は、リフレッシュ動作が要請された関連領域に対するデュアルリテンション・フィールド値が、前記マスタータイム間隔フラグのあらゆるビットとマッチングするときに行われ、前記デュアルリテンション・フィールド値が、マスタータイム間隔フラグのあらゆるビットとマッチングしないときに行われないことを特徴とする請求項１５に記載の動的メモリ管理回路。
  18. 前記ＤＲＡＭ動作パラメータ保存回路は、前記それぞれの領域に対する互いに区分されるリフレッシュ・フィールド値を含むレジスタ回路を具備することを特徴とする請求項４に記載の動的メモリ管理回路。
  19. 前記リフレッシュタイム間隔は、データを維持するためにＤＲＡＭ内のセルがリフレッシュされる特定のタイム間隔を具備することを特徴とする請求項５に記載の動的メモリ管理回路。
  20. メモリモジュールにおいて、
    前記モジュール上に配され、ページを有する動的メモリセル・アレイをそれぞれ含み、コマンドに応答し、それぞれのページを駆動する複数の動的メモリ装置と、
    前記モジュール上のメモリバッファ装置に備わり、前記複数の動的メモリ装置に動作自在に連結され、前記コマンドに応答し、前記それぞれのページの動作に影響を与えるために、それぞれのページに係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路と、を具備するメモリモジュール。
  21. メモリモジュールにおいて、
    前記モジュール上に配され、ページを有する動的メモリセル・アレイをそれぞれ含む複数の動的メモリ装置と、
    前記複数の動的メモリ装置に連結され、それぞれのページのリフレッシュ動作に影響を与えるために、前記それぞれのページに係わるリフレッシュ動作パラメータを保存する動的メモリ装置動作パラメータ保存回路を含む前記モジュールの外部インターフェースに連結されるＤＲＡＭ（dynamic random-access memory）管理部と、を具備するメモリモジュール。
  22. メモリシステムにおいて、
    前記メモリシステム内にデータをライトおよびリードするためのメモリ・コントローラ装置と、
    前記メモリ・コントローラ装置に連結されるメモリモジュールと、を具備し、
    前記メモリモジュールは、
    前記モジュール上に配され、多数の領域を有する動的メモリセル・アレイをそれぞれ含み、前記メモリ・コントローラ装置の動作に応答し、それぞれの領域を駆動する複数の動的メモリ装置と、
    前記モジュール上に配され、複数の動的メモリ装置に連結され、前記メモリ・コントローラ装置の動作に応答し、前記それぞれの領域の動作に影響を与えるために、前記それぞれの領域に係わるリフレッシュ動作パラメータを保存するメモリ装置動作パラメータ保存回路を含むＤＲＡＭ（dynamic random-access memory）管理部と、を具備するメモリシステム。
  23. スタックメモリ装置において、
    ＤＲＡＭ（dynamic random-access memory）管理部を含み、前記ＤＲＡＭ管理部は、コマンドに応答し、動的メモリセル・アレイの領域それぞれの動作に影響を与えるために、前記それぞれの領域に係わるメモリ装置動作パラメータを保存するメモリ装置動作パラメータ保存回路を含む第１集積回路レイヤと、
    前記第１集積回路レイヤ上に位置し、前記領域を有する動的メモリセル・アレイを含み、スルーシリコンビアによって、前記第１集積回路レイヤに連結される第２集積回路レイヤと、を具備するスタックメモリ装置。
  24. メモリシステムにおいて、
    複数の領域を有する動的メモリセル・アレイを含み、コマンドに応答し、前記複数の領域を動作する動的メモリ装置と、
    前記動的メモリ装置に連結され、前記コマンドを発する制御回路と、
    前記制御回路に備わり、前記コマンドに応答し、前記複数の領域それぞれの動作に影響を与えるために、前記領域それぞれに係わるメモリ装置動作パラメータを保存する動的メモリ装置動作パラメータ保存回路と、を具備するメモリシステム。
  25. ＤＲＡＭ（dynamic random-access memory）の領域それぞれに係わるリフレッシュ動作パラメータをＤＲＡＭ動作パラメータ保存回路内に保存する段階と、
    前記リフレッシュ動作パラメータに基づき、前記領域それぞれに対するリフレッシュ動作を別途に行う段階と、を具備し、
    前記リフレッシュ動作パラメータは、前記領域それぞれのリフレッシュ動作に影響を与える動的メモリ管理回路の動作方法。
  26. 前記リフレッシュ動作パラメータは、それぞれの領域に対して要請されたリフレッシュ動作を行うか否かを示すリフレッシュ・フィールド値を含み、
    前記領域に対するリフレッシュ動作要請を受信する段階と、
    前記領域に対するリフレッシュ・フィールド値をリフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグと比較する段階と、をさらに具備することを特徴とする請求項２５に記載の動的メモリ管理回路の動作方法。
  27. 前記領域に対するリフレッシュ・フィールド値が、前記マスタータイム間隔フラグとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、
    前記領域に対するリフレッシュ・フィールド値が、前記マスタータイム間隔フラグとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項２６に記載の動的メモリ管理回路の動作方法。
  28. 前記リフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグは、前記リフレッシュタイム間隔の第１半分、または前記リフレッシュタイム間隔の第２半分を含むことを特徴とする請求項２６に記載の動的メモリ管理回路の動作方法。
  29. 現在動作に係わるアドレスについて、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュタイム区間の現在部分のその後にリフレッシュ要請が予定された場合、現在動作が指示される領域に対するリフレッシュ・フィールド値をインバーティングする段階と、
    現在動作に対するアドレスのリフレッシュが、前記マスタータイム間隔フラグとの比較に基いて、前記リフレッシュタイム間隔の現在部分より以前にスキップされた場合、現在動作が指示される領域に対するリフレッシュ・フィールド値をインバーティングする段階と、をさらに具備することを特徴とする請求項２８に記載の動的メモリ管理回路の動作方法。
  30. 前記リフレッシュ動作パラメータを保存する段階は、それぞれの領域に対して多数の互いに異なるリフレッシュタイム間隔のうちいずれか一つを示すデュアルリテンション・フィールド値を保存する段階をさらに具備することを特徴とする請求項２６に記載の動的メモリ管理回路の動作方法。
  31. 前記デュアルリテンション・フィールド値は、リフレッシュ頻度の機能として、それぞれの領域のセルのデータ保有の測定に基いて、前記領域に割り当てられることを特徴とする請求項３０に記載の動的メモリ管理回路の動作方法。
  32. 相対的に低いデータ保有特性を有する第１領域には、相対的に頻繁なリフレッシュを示すデュアルリテンション・フィールド値が割り当てられ、相対的に高いデータ保有特性を有する第２領域には、前記第１領域に比べて相対的に頻繁ではないリフレッシュを示すデュアルリテンション・フィールド値が割り当てられることを特徴とする請求項３１に記載の動的メモリ管理回路の動作方法。
  33. 前記リフレッシュ動作パラメータは、それぞれの領域に対して要請されたリフレッシュ動作を行うか否かを示すデュアルリテンション・フィールド値を含み、
    前記領域に対するリフレッシュ動作要請を受信する段階と、
    前記領域に対する前記デュアルリテンション・フィールド値を、低い頻度のリフレッシュタイム間隔の現在部分を示すマスタータイム間隔フラグと比較する段階と、をさらに具備することを特徴とする請求項２５に記載の動的メモリ管理回路の動作方法。
  34. 前記リフレッシュ動作が要請された領域に対するデュアルリテンション・フィールド値が、低い頻度のリフレッシュタイム間隔より小さい最も高い頻度のリフレッシュタイム間隔を有するときに、前記要請されたリフレッシュ動作を常に行う段階をさらに具備することを特徴とする請求項３３に記載の動的メモリ管理回路の動作方法。
  35. リフレッシュ動作が要請された領域に対するデュアルリテンション・フィールド値が、前記マスタータイム間隔フラグとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、
    前記デュアルリテンション・フィールド値が、前記マスタータイム間隔フラグとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項３３に記載の動的メモリ管理回路の動作方法。
  36. 前記リフレッシュ動作が要請された領域に対するデュアルリテンション・フィールド値が、前記マスタータイム間隔フラグの最下位ビットとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、
    前記デュアルリテンション・フィールド値が、マスタータイム間隔フラグの最下位ビットとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項３５に記載の動的メモリ管理回路の動作方法。
  37. 前記リフレッシュ動作が要請された領域に対するデュアルリテンション・フィールド値が、前記マスタータイム間隔フラグのあらゆるビットとマッチングするときに、前記要請されたリフレッシュ動作を行う段階と、
    前記デュアルリテンション・フィールド値が、前記マスタータイム間隔フラグのあらゆるビットとマッチングしないときに、前記要請されたリフレッシュ動作をスキップする段階と、をさらに具備することを特徴とする請求項３５に記載の動的メモリ管理回路の動作方法。
  38. モジュールボードと、
    前記モジュールボード上に装着され、多数の領域を有するメモリセル・アレイを含む一つ以上の第１半導体チップと、
    前記モジュールボード上に装着され、前記第１半導体チップのメモリセル・アレイの多数の領域それぞれに係わる動作パラメータを保存する保存回路を含み、前記動作パラメータを参照し、メモリセル・アレイを前記領域別に制御する第２半導体チップと、を具備するメモリモジュール。
  39. 前記メモリセル・アレイの領域それぞれは、ページ単位であることを特徴とすることを特徴とする請求項３８に記載のメモリモジュール。
  40. 前記動作パラメータは、前記メモリセル・アレイの多数の領域それぞれのリフレッシュの遂行に係わる第１情報を含み、
    前記第２半導体チップは、前記多数の領域に対するリフレッシュ動作を選択的に行うために、前記第１情報を参照してリフレッシュ・アドレスを生じさせるリフレッシュ管理部をさらに含むことを特徴とすることを特徴とする請求項３８に記載のメモリモジュール。
  41. 前記リフレッシュ管理部は、
    所定のリフレッシュ周期値によって、前記メモリセル・アレイの領域に対するリフレッシュ動作を行い、
    前記領域を順次にリフレッシュする間、一部の領域にデータのライトまたはリードが行われた場合、前記一部の領域について、リフレッシュ動作がスキップされるように制御することを特徴とすることを特徴とする請求項４０に記載のメモリモジュール。
  42. 前記リフレッシュ管理部は、
    その内部に前記第１情報と比較される第１マスターフラグを保存し、
    前記第１マスターフラグと前記第１情報との比較結果が第１状態である領域については、リフレッシュ動作が行われるように制御し、前記第１マスターフラグと前記第１情報との比較結果が第２状態である領域については、リフレッシュ動作がスキップされるように制御することを特徴とすることを特徴とする請求項４１に記載のメモリモジュール。
  43. 前記動作パラメータは、前記メモリセル・アレイの多数の領域それぞれのリフレッシュの周期に係わる第２情報を含み、
    前記リフレッシュ管理部は、前記多数の領域に対するリフレッシュ動作を選択的に行うために、前記第２情報をさらに参照し、前記リフレッシュ・アドレスを生じさせることを特徴とすることを特徴とする請求項４０に記載のメモリモジュール。
  44. 前記リフレッシュ管理部は、
    その内部に前記第２情報と比較される第２マスターフラグをさらに保存し、
    前記第２マスターフラグと前記第２情報との比較結果によって、相対的に長いリフレッシュ周期を有する一つ以上の領域について、リフレッシュ動作がスキップされるように制御することを特徴とすることを特徴とする請求項４３に記載のメモリモジュール。
  45. 前記動作パラメータは、前記メモリセル・アレイの多数の領域それぞれにエラービットが存在するか否かを示す情報を含み、
    前記第２半導体チップは、前記エラービットの存在を示す情報を参照し、エラービットが発生した領域について選択的にモニタリングを行うスクラバをさらに含むことを特徴とすることを特徴とする請求項３８に記載のメモリモジュール。
  46. 前記動作パラメータは、前記領域に訂正が不可能なエラーが発生したか否かを示す第１情報と、訂正不可能なエラーが発生した領域を代替するためのリダンダント領域のアドレスを示す第２情報と、を含み、
    前記第２半導体チップは、前記第１情報及び第２情報を参照し、エラーが発生した領域のアドレスをリダンダント領域のアドレスに交換するアドレス交換制御部をさらに含むことを特徴とすることを特徴とする請求項３８に記載のメモリモジュール。
  47. 前記動作パラメータは、前記メモリセル・アレイの多数の領域の動作電圧レベルに係わる情報を含み、
    前記第２半導体チップは、前記動作電圧のレベルに係わる情報を参照し、メモリセル・アレイの領域それぞれに対するリフレッシュ動作を制御することを特徴とすることを特徴とする請求項３８に記載のメモリモジュール。
  48. 前記動作パラメータは、前記メモリセル・アレイの多数の領域それぞれに発生したエラービットの数を示す情報を含み、
    前記第２半導体チップは、前記エラービットの数を示す情報を参照し、互いに異なるビット数を有するＥＣＣパリティを生じさせるエラー訂正部を含むことを特徴とすることを特徴とする請求項３８に記載のメモリモジュール。
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