JP2017157214A - インモジュール機能を遂行するメモリモジュール - Google Patents

インモジュール機能を遂行するメモリモジュール Download PDF

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Abstract

【課題】リフレッシュ機能、ＥＣＣ機能、スクラビング、及びウェアレベリング管理機能を含むインモジュール機能を遂行する。【解決手段】メモリモジュール101は、メモリチップ105からなるメモリアレイ、インターフェイス及びコントローラ104を備え、メモリアレイのフィードバック状態情報をホスト装置102にインターフェイスするために標準ＤＩＭＭピンアウト構成から用途変更された複数のコネクションを含み、リフレッシュ動作、エラー訂正動作、メモリスクラビング動作、及びウェアレベリングコントロール動作を制御し、インターフェイスを通じてホスト装置からコマンドを受信し、受信されたコマンドに応答して、コマンドが受信される時にコントローラによって制御される動作に関連するインターフェイスを通じてホスト装置にフィードバック状態情報を提供する。【選択図】図１

Description

本発明は、メモリシステムに関し、より詳しくはインモジュール機能を遂行するメモリモジュールに関する。
メモリのＲＡＳ（Ｒｅｌｉａｂｉｌｉｔｙ Ａｖａｉｌａｂｉｌｉｔｙ Ｓｅｒｖｉｃｅａｂｉｌｉｔｙ）機能は、従来、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及び／又はメモリコントローラ（ＭＣ：Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）によってシステムレベルで遂行されるか又は管理されてきた。一部の構成では、ＣＰＵとメモリコントローラとはホストシステムの分離された要素で構成される。他の構成では、ＣＰＵとメモリコントローラとは一体に集積された形態で構成される。本明細書で使用する略語「ＣＰＵ／ＭＣ」は、ＣＰＵ及び／又はメモリコントローラ（ＭＣ）を意味する。例えば、ＣＰＵ／ＭＣは、従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のリフレッシュ動作を遂行するために、システムメモリのＤＲＡＭにリフレッシュコマンドを伝送してきた。また、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）を使用するエラー訂正は、従来、個別のメモリ位置を読み出し、ＥＣＣを使用してデータを訂正し、そして訂正されたデータを再書込みするＣＰＵ／ＭＣによって遂行されてきた。
従来、ＣＰＵ／ＭＣによって遂行されるメモリの他のＲＡＳ機能は、システムメモリの「スクラビング（ｓｃｒｕｂｂｉｎｇ）」である。ＣＰＵ／ＭＣは、システムメモリ内で周期的にシステムメモリの領域を読み出し、（ＥＣＣを使用して）エラーを訂正し、そして訂正されたデータを再びシステムメモリの該当領域に書き込む。従来、ＣＰＵ／ＭＣによって遂行されるさらに他のＲＡＳ機能は、ウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）管理である。例えば、不揮発性メモリ内のウェア（ｗｅａｒ）水準を均等に調節するために、ＣＰＵ／ＭＣは書込み及び読出しコマンドを利用してメモリページを交換（ｓｗａｐ）するように書込みカウント（ｗｒｉｔｅ−ｃｏｕｎｔ）テーブル及びリマップ（ｒｅｍａｐ）テーブルを利用して不揮発性メモリのメモリページをリマッピング（ｒｅｍａｐｐｉｎｇ）する。
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、インモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及びインモジュールウェアレベリング管理機能を含むインモジュール機能を遂行するメモリモジュールを提供することにある。
上記目的を達成するためになされた本発明の一態様によるメモリモジュールは、メモリアレイと、前記メモリアレイをホスト装置にインターフェイス（ｉｎｔｅｒｆａｃｅ）するためにメモリアレイに連結されたインターフェイスと、前記メモリアレイ及び前記インターフェイスに連結されたコントローラと、を備え、前記インターフェイスは、前記メモリアレイのフィードバック状態情報を前記ホスト装置にインターフェイスするために標準のＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）ピンアウト（ｐｉｎ ｏｕｔ）構成から用途変更された複数のコネクション（ｃｏｎｎｅｃｔｉｏｎ）を含み、前記コントローラは、前記メモリアレイの少なくとも１つのリフレッシュ動作を制御し、前記メモリアレイのエラー訂正動作を制御し、前記メモリアレイのメモリスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を制御し、前記メモリアレイのウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）コントロール動作を制御し、前記インターフェイスを通じて前記ホスト装置からコマンド（ｃｏｍｍａｎｄ）を受信し、前記受信されたコマンドに応答してコマンドが受信される時に前記コントローラによって制御される動作に関連する前記インターフェイスを通じて前記ホスト装置にフィードバック状態情報を提供することを特徴とする。
上記目的を達成するためになされた本発明の他の態様によるメモリモジュールは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｒｏｙ）及びＮＶＲＡＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含むメモリセルのアレイを含み、ＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）で構成されたメモリアレイと、前記メモリアレイに連結されたコントローラと、を備え、前記コントローラは、前記メモリアレイの少なくとも１つのリフレッシュ動作を制御し、前記メモリアレイのエラー訂正動作を制御し、前記メモリアレイのメモリスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を制御し、前記メモリアレイのウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）コントロール動作を制御し、前記コントローラによって制御される動作と関連されたホスト装置にインターフェイスを通じてフィードバック状態情報を提供し、前記インターフェイスは、標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを含むことを特徴とする。
上記目的を達成するためになされた本発明のさらに他の態様によるメモリモジュールは、メモリセルのアレイを含むメモリアレイと、インターフェイスと、前記メモリアレイ及び前記インターフェイスに連結されたコントローラと、を備え、前記メモリアレイは、前記メモリアレイの動作状態をホスト装置にインターフェイスするように標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを含むＤＩＭＭで構成され、前記インターフェイスは、前記メモリアレイを前記ホスト装置にインターフェイス（ｉｎｔｅｒｆａｃｅ）するために前記ＤＩＭＭの複数のコネクションを含んで前記メモリアレイに連結され、前記コントローラは、前記メモリアレイの少なくとも１つのリフレッシュ動作を制御し、前記メモリアレイのエラー訂正動作を制御し、前記メモリアレイのメモリスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を制御し、前記メモリアレイのウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）コントロール動作を制御することを特徴とする。
本発明によれば、メモリモジュールは、インモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及びインモジュールウェアレベリング管理機能を支援することができる。また、インモジュールＲＡＳ機能を使用してシステムの安定性及び性能を向上させ、電力消耗を減少させる効果を奏する。
本発明の一実施形態によるメモリモジュールを含むシステムの機能ブロック図である。 本発明の一実施形態による選択されたピンがＲＡＳフィードバック状態情報を伝送するように用途変更されたメモリチャンネル内のメモリモジュールコネクターのピンアウト（ｐｉｎｏｕｔ）を示す図である。 本発明の一実施形態によるメモリモジュールがインモジュール（ｉｎ−ｍｏｄｕｌｅ）リフレッシュ動作を遂行するように動作調整（ｃｏｏｒｄｉｎａｔｉｏｎ）を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンス（ｓｅｑｕｅｎｃｅ）を示す図である。 本発明の他の実施形態によるメモリモジュールがインモジュールリフレッシュ機能を遂行するように動作調整を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンスを示す図である。 本発明の一実施形態によるメモリモジュールがインモジュールＥＣＣ動作を遂行するように動作調整を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンスを示す図である。 本発明の他の実施形態によるメモリがインモジュールＥＣＣ動作を遂行し、その結果、エラー訂正失敗が発生するように動作調整を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンスを示す図である。 本発明の一実施形態によるメモリモジュールがインモジュールスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。 本発明の他の実施形態によるメモリモジュールがインモジュールスクラビングを遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。 本発明のその他の実施形態によるメモリモジュールがインモジュールスクラビングを遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。 本発明の一実施形態によるメモリモジュールがインモジュールウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）を遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。 本発明の他の実施形態によるメモリモジュールがインモジュールウェアレベリングを遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。 本発明の一実施形態によるＤＱ（データ）バスを通じてＲＡＳフィードバック状態メッセージが伝送されるＣＰＵ／ＭＣとメモリモジュールとの間のインターフェイスを示す図である。 本発明の一実施形態によるＤＱバスを通じてＲＡＳフィードバック状態メッセージが伝送される方法を示すフローチャートである。 本発明の一実施形態によるＲＡＳフィードバック状態メッセージを読み出すようにＭＲＳコマンドを利用してメモリモジュールを構成する方法を示すフローチャートである。 本発明の一実施形態によるＤＱバスがフィードバック状態情報を伝送するために使用される場合のＲＡＳフィードバック状態メッセージの配列を示す図である。 本発明の一実施形態によるＤ＿ＲＤＹ信号として使用されるＡＬＥＲＴ＿ｎピンを示す信号図である。 本発明の他の実施形態による選択されたピンがＤ＿ＲＤＹ信号と関連された状態情報（例えば、キャッシュ情報等）を伝送するように用途が変更されたメモリチャンネル内のメモリモジュールコネクターのピンアウトを示す図である。 本発明の一実施形態によるＴＢ（Ｔｒａｎｓａｃｔｉｏｎ Ｂｕｒｓｔ）命令を示す信号フローチャートである。 本発明の一実施形態によるＴＳ（Ｔｒａｎｓａｃｔｉｏｎ Ｓｔａｔｕｓ）メッセージを示す信号フローチャートである。 本発明の一実施形態によるＲＳ（Ｒｅａｄ Ｓｔａｔｕｓ）リターンメッセージの配列を示す図である。 本発明の一実施形態によるインモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか、又は支援し、動作調整をホスト装置に提供するメモリモジュールを含む電子装置を示すブロック図である。 本発明の一実施形態によるインモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか、又は支援し、動作調整をホスト装置に提供するメモリモジュールを含むメモリシステムを示すブロック図である。
本明細書に記載の発明は、インモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか又は支援し、動作調整をホスト装置に提供するメモリモジュールに関する。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。但し、当業者には本明細書に開示された様相（ａｓｐｅｃｔ）をこのような特定の細部事項が無くても実施可能である。なお、広く公知された方法、手続、構成要素、及び回路は、本明細書に開示された発明を曖昧にしないよう詳細には説明しない。
本明細書に記載された「一実施形態」又は「１つの実施形態」を参照することは、特定の特徴、構造、又は機能が本明細書に記載された少なくとも１つの実施形態に含まれた実施形態に関連して説明されることを意味する。したがって、本明細書にわたって多様な部分に記載された「一実施形態内の」、「１つの実施形態内の」、又は「一実施形態を参照して」等の句節（又は、類似の意味を内包する他の句節）は、必ず全て同一の実施形態を指すものではない。
本明細書で使用される「例示的な」という単語は、「例（ｅｘａｍｐｌｅ、ｉｎｓｔａｎｃｅ）又は図示（ｉｌｌｕｓｔｒａｔｉｏｎ）として提供される」ということを意味する。また、特定の特徴、構造、又は機能は、１つ又は１つ以上の実施形態で任意の適切な方式に組み合せることができる。明細書上の文脈にしたがって、単数用語は対応する複数形態を含み、複数用語は該当する単数形態を含む。さらに、本明細書に図示され記載される構成要素ダイヤグラムを含む多様な図面は単なる例示的な目的のものであり、スケールに合うように図示されたものではない。同様に、多様な波形（ｗａｖｅｆｏｒｍ）とタイミング図とは単なる例示的な目的で図示される。
本明細書で使用される「第１」、「第２」等の用語は、先行する名詞に対するラベル（ｌａｂｅｌ）として使用され、順序が明示的に定義されない限り、何らかの形態（即ち、空間的、時間的、論理的等）の順序を暗示するものではない。その上で、同一の参照番号は、同一又は類似する機能を有する部品、構成要素、ブロック、回路、ユニット、又はモジュールに関連する２つ以上の図面にわたって使用される。但し、このような使用は、単に図示の単純化と説明の簡易化のためである。該当する構成、その構成要素、又はユニットの構造的な細部事項が、全ての実施形態で同一ではない。また、このような使用は、共通に参照されるパーツ／モジュールが本明細書に開示された特定の実施形態を具現する唯一の方法を意味するものではない。
本明細書で使用される「モジュール（ｍｏｄｕｌｅ）」という用語は、個別的又は集合的により大きいシステムの一部として具現される回路を意味する。例えば、より大きいシステムの一部は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、１つ以上の集積回路として具現された回路を含むアセンブリ（ａｓｓｅｍｂｌｙ）、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）等を含む。但し、より大きいシステムの例は、これに制限されるものではない。本明細書で使用される「中央処理ユニット」、「ＣＰＵ」、「メモリコントローラ」、「ＭＣ」、及び「ＣＰＵ／ＭＣ」の用語及び略語（ａｃｒｏｎｙｍｓ）は、ＣＰＵ及び／又はＭＣのホストシステム機能を提供する１つ以上の装置を意味する。また、「中央処理ユニット」、「ＣＰＵ」、「メモリコントローラ」、「ＭＣ」、及び「ＣＰＵ／ＭＣ」の用語及び略語は、文脈にしたがって交替されて使用される。
本明細書に記載された発明は、インモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか又は支援し、動作調整をホスト装置に提供するメモリモジュールに関する。一実施形態として、インモジュールＲＡＳ機能を使用してシステムの信頼性、性能、電力消耗、システムヘルス（ｓｙｓｔｅｍ ｈｅａｌｔｈ）を向上させ、又は維持するために、本明細書に開示されたメモリモジュールは、メモリモジュールとＣＰＵ／ＭＣとの間の調整を提供する。他の実施形態として、インモジュールＲＡＳ機能を提供するメモリモジュールは、ＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ）で具現される。さらに他の実施形態として、本明細書に開示された発明によるメモリモジュールは、初期化（ｉｎｉｔｉａｌｉｚａｔｉｏｎ）の時に選択的に構成可能な調整オプションを提供する。また、例えば、システム性能及び／又はシステム電力消耗を最適化するために、本明細書に開示された発明によるメモリモジュールは、ホストＣＰＵ／ＭＣによって使用され、選択可能な報告（ｒｅｐｏｒｔ）メカニズムのコンテンツ（ｃｏｎｔｅｎｔ）を提供する。
図１は、本発明の一実施形態によるメモリモジュールを含むシステムの機能ブロック図である。システム１００は、メモリモジュール１０１以外に、ホストシステムのＣＰＵ１０２を含む。ホストシステムのＣＰＵ１０２は、ＣＰＵ１０２と一体のメモリコントローラ１０３を含む。なお、メモリコントローラ（以下、ＭＣと略記）１０３はＣＰＵ１０２から分離されてもよい。
メモリモジュール１０１は、ＳＤＤＲ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）と互換性のあるＮＶＤＩＭＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）で具現される。他の実施形態として、メモリモジュール１０１は、ＳＤＤＲ４（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＤＲ４）と互換性のあるＮＶＤＩＭＭで具現される。さらに他の実施形態として、メモリモジュール１０１は、ＤＩＭＭとは異なる構成で具現される。
メモリモジュール１０１とＣＰＵ１０２／ＭＣ１０３とは、インターフェイスによって動作中に互いに通信可能に連結される。当該インターフェイスを通じて、ＣＰＵ１０２／ＭＣ１０３は、コマンド及びアドレス（ＣＭＤ／ＡＤＤＲ）とデータ（Ｄａｔａ）とをメモリモジュール１０１に伝送し、メモリモジュール１０１は、データとＲＡＳフィードバック状態情報（又はメッセージ）とをＣＰＵ１０２／ＭＣ１０３に伝送する。ＲＡＳフィードバック状態情報は、ＣＰＵ１０２／ＭＣ１０３の動作と共にメモリモジュール１０１によって提供されるＲＡＳ機能を調整するために使用される。
メモリモジュール１０１は、インモジュールコントローラ１０４と複数のメモリチップ１０５とを含む。一実施形態として、複数のメモリチップ１０５は、不揮発性メモリチップで構成される。本実施形態で、複数のメモリチップ１０５の各々は、不揮発性メモリセルのアレイを含むように構成される。他の実施形態として、複数のメモリチップ１０５は、ＤＲＡＭメモリチップで構成され、複数のメモリチップ１０５の各々は、ＤＲＡＭメモリセルのアレイを含むように構成される。さらに他の実施形態では、複数のメモリチップ１０５は、１つ以上の不揮発性メモリセルアレイ（例えば、ＮＶＲＡＭ（Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））及び１つ以上のＤＲＡＭメモリセルアレイの組み合せで構成される。その他の実施形態として、１つ以上の複数のメモリチップ１０５は、１つ以上のＤＲＡＭ−ＦＰＧＡｓ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ）を含むように構成される。
インモジュールコントローラ１０４は、ＣＰＵ１０２／ＭＣ１０３からコマンド及びアドレス情報を受信して処理し、コマンド及びアドレス情報を複数のメモリチップ１０５に提供する。データはＣＰＵ１０２／ＭＣ１０３及び複数のメモリチップ１０５の間で両方向（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌｌｙ）に提供される。一実施形態では、データパス（ｄａｔａ ｐａｔｈ）は、インモジュールコントローラ１０４を通過する。他の実施形態では、データはインモジュールコントローラ１０４を含まないパスを通過する。
インモジュールコントローラ１０４は、１つ以上のインモジュールＲＡＳ機能（例えば、インモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング機能、及び／又はインモジュールウェアレベリング機能等）を提供するように構成される。インモジュールコントローラ１０４は、リフレッシュロジック（ＲＬ：Ｒｅｆｒｅｓｈ Ｌｏｇｉｃ）１０６、１つ以上のタイマー１０７、１つ以上のカウンター１０８、１つ以上のレジスター１０９、及び／又は他の機能的構成要素１１０を含む。例えば、他の機能的構成要素１１０は、インモジュールコントローラ１０４が１つ以上のインモジュールＲＡＳ機能を提供するためのテーブル、ドライバー、メモリアレイ、及びロジック等を含む。但し、他の機能的構成要素１１０の例はこれに制限されない。一実施形態として、インモジュールコントローラ１０４は、インモジュールＲＡＳ機能に関するＲＡＳフィードバック状態情報をＣＰＵ１０２／ＭＣ１０３に提供するように構成される。ＲＡＳフィードバック状態情報は、メモリモジュール１０１とＣＰＵ１０２／ＭＣ１０３との動作を調整する。他の実施形態として、メモリモジュール１０１は、図１２〜図１５を参照して説明するデータパスにしたがってＲＡＳフィードバック状態情報を提供するように構成される。
メモリモジュール１０１がＮＶＤＩＭＭで構成された実施形態において、メモリモジュール１０１は、メモリモジュール１０１によって提供されたインモジュールＲＡＳ機能に関連するＲＡＳフィードバック状態情報を伝送するように用途が変更されたコネクター上のピン（又は、コネクション（ｃｏｎｎｅｃｔｉｏｎ））を含む。例えば、一実施形態として、メモリモジュールコネクターの５個のピンは、ＲＡＳフィードバック状態情報を伝送するように用途が変更される。他の実施形態として、メモリモジュールコネクターの８個のピンは、ＲＡＳフィードバック状態情報を伝送するように用途が変更される。さらに他の実施形態では、用途が変更されたコネクターピンの数は、上述の実施形態によるメモリモジュールコネクターの５個又は８個のピンとは異なる。本明細書で使用される「用途を変更する」及び「用途変更された」の用語は、コネクターピンの信号方向及び機能が該当ピンに対して従前に設定された機能及び信号方向から変更されたことを意味する。
図２は、本発明の一実施形態による選択されたピンがＲＡＳフィードバック状態情報を伝送するように用途変更されたメモリチャンネル内のメモリモジュールコネクターのピンアウト（ｐｉｎｏｕｔ）を示す図である。より具体的に、図２は、メモリチャンネル２００の２つのメモリモジュール（２０１、２０２）の例示的なピンアウトを示す。図２に示す実施形態で、２つのメモリモジュール（２０１、２０２）のメモリモジュールコネクターの５個のピンは、メモリコントローラ２０３にＲＡＳフィードバック状態情報を伝送するように用途変更されている。図２ではメモリコントローラ２０３を図示したが、メモリコントローラ２０３は、ＣＰＵ及び／又は内装メモリコントローラを含むＣＰＵによって代替されることは容易に理解される。
図２に点線で示したように、５個の例示的なコネクターピン（ＯＤＴ［１］、ＣＫＥ［１］、ＣＳ＿ｎ［１］、ＣＫ＿Ｎ［１］、及びＣＫ＿Ｐ［１］）は、メモリコントローラ２０３にＲＡＳフィードバック状態情報を伝送するように用途変更された。８個のコネクターピンがＲＡＳフィードバック状態情報をメモリコントローラに伝送するように用途変更された実施形態では、例示的なコネクターピンは（ＯＤＴ［１］、ＣＫＥ［１］、ＣＳ＿ｎ［１］、ＣＫ＿Ｎ［１］、ＣＫ＿Ｐ［１］、ＲＦＵ［１４４］（図示せず）、ＲＦＵ［２０５］（図示せず）、及びＲＦＵ［２０７］（図示せず））を含む。本発明の実施形態において、メモリモジュールの他のコネクターピンがメモリコントローラにＲＡＳフィードバック状態情報を伝送するように用途変更されることは容易に理解される。用途変更されたコネクターピンに対する追加的な細部事項は全体的に本明細書の参考に引用された米国仮出願（出願番号：ＵＳ６２／３０３，３４９）を参照して提供される。
ＲＡＳフィードバック状態情報が伝送されるサイクルの数は、特定メモリモジュールによって決定され、及び／又はメモリモジュールの初期化時点でＣＰＵ／ＭＣによって選択的に構成される。伝送されるＲＡＳフィードバック状態情報の具体的な構成は、ＲＡＳフィードバック状態情報が伝送されるサイクルの数にしたがって変更される。例えば、一実施形態で、図２に示すように５個のコネクターピンが用途変更された場合、ＲＡＳフィードバック状態情報は３サイクルを通じて伝送される。この場合、ＲＡＳフィードバック状態情報は、１５ビットの情報を含む。８個のコネクターピンが用途変更された他の実施形態で、ＲＡＳフィードバック状態情報は、１６ビットの情報を含み、ＲＡＳフィードバック状態情報を伝送するために２サイクルを使用する。サイクル数及び／又はＲＡＳフィードバック状態情報を伝達するビット数は、本明細書に記載された実施形態に制限されない。
ＲＡＳフィードバック状態情報は、ＣＰＵ／ＭＣに無効（ｉｎｖａｌｉｄ）アクセスにを通知してメモリモジュールとＣＰＵ／ＭＣとの間の動作を調整するために使用され、及び／又は記録された（ｌｏｇｇｅｄ）統計を報告するために使用される。さらに、ＲＡＳフィードバック状態情報は、原因（ｒｅａｓｏｎ）のカテゴリー、アドレス、及びヒントに関連した情報を含む。これは表２、表４〜表７を参照して詳細に説明される。
表１は、用途変更された５個のコネクターピンを含む第１実施例に対する一部の情報と、用途変更された８個のコネクターピンを含む第２実施例に対する対照的な情報を示す。用途変更されたコネクターピンに対する追加的な細部事項は、本明細書の参考に引用された上述の米国仮出願（出願番号：ＵＳ６２／３０３，３４９）を参照して提供される。
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図３は、本発明の一実施形態によるメモリモジュールがインモジュール（ｉｎ−ｍｏｄｕｌｅ）リフレッシュ動作を遂行するように動作調整（ｃｏｏｒｄｉｎａｔｉｏｎ）を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンス（ｓｅｑｕｅｎｃｅ）を示す図である。
図４は、本発明の他の実施形態によるメモリモジュールがインモジュールリフレッシュ動作を遂行するように動作調整を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンスを示す図である。
本実施形態で、図３及び図４の各々の信号シーケンスは、メモリモジュールの初期化時点で選択可能である。図３の信号シーケンス３００において、インモジュールリフレッシュ動作はメモリコントローラに対して透過的である。これはメモリモジュールがリフレッシュ動作を完了するために活性化（ａｃｔｉｖａｔｅ）命令を無視するためである。メモリコントローラの観点で、活性化命令を完了し、メモリコントローラが読出し又は書込み命令を発行（ｉｓｓｕｅ）するのにより長い時間が掛かるだけである。
図４の信号シーケンス３１０で、インモジュールリフレッシュ動作は、メモリコントローラから受信した活性化命令に応答してリフレッシュ動作が進行中であることを示すフィードバック状態メッセージを提供する。応答において、メモリコントローラは、活性化命令が完了されるのを待つ間に、他の要請及び／又は動作及び／又はコンテキスト（ｃｏｎｔｅｘｔ）のスイッチをスケジュールする。一実施形態として、メモリコントローラは、セットアップ命令を伝送する。インモジュールリフレッシュ動作中に活性化命令に応答してセットアップ命令はインモジュールコントローラを選択的に信号シーケンス３００及び信号シーケンス３１０の中の１つが選択されるモードに配置する。一実施形態で、インモジュールリフレッシュ動作に関連したフィードバック状態メッセージの特定コンテンツはメモリモジュールの初期化時点で選択可能である。
図３で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図３の３０１時点で、メモリモジュールがインモジュールリフレッシュ動作を遂行することを示した。３０２時点で、メモリコントローラは活性化命令ＡＣＴをメモリモジュールに提供する。メモリモジュールがインモジュールリフレッシュ動作を遂行する間、活性化命令は無視され、リフレッシュ動作は中断されない。３０３時点で、メモリモジュールはインモジュールリフレッシュ動作を完了する。３０４時点で、メモリモジュールはメモリモジュールが読出し命令ＲＤに対して準備されたことのＲＡＳフィードバック状態メッセージを伝送する。３０５時点で、メモリコントローラは読出し命令をメモリモジュールに伝送する。３０６時点で、メモリモジュールはこれに応答して受信された読出し命令に対応されるデータを出力する。
図４で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分にはメモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図４の３１１時点で、メモリモジュールはインモジュールリフレッシュ動作を遂行する。３１２時点で、メモリコントローラは活性化命令ＡＣＴをメモリモジュールに伝送する。３１３時点で、メモリモジュールはメモリモジュールがリフレッシュ動作を遂行し、メモリコントローラに対してリフレッシュ動作が完了された後に再試行することを表示するＲＡＳフィードバック状態メッセージを伝送する。メモリモジュールの動作を調整するために、メモリコントローラはリフレッシュ動作が完了する時まで他の要請及び／又は動作及び／又はコンテキスト（ｃｏｎｔｅｘｔ）のスイッチをスケジュールすることができる。ＲＡＳフィードバック状態メッセージはリフレッシュ動作が進行されるメモリのランク／バンクの識別（ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と関連された情報を含む。３１４時点で、メモリモジュールはインモジュールリフレッシュ動作を完了する。３１５時点で、メモリモジュールはリフレッシュ動作が完了したことのＲＡＳフィードバック状態メッセージを伝送する。ＲＡＳフィードバック状態メッセージはリフレッシュ動作が完了されたメモリのランク／バンクの識別と関連された情報を含むことができる。３１６時点で、メモリコントローラは活性化命令ＡＣＴをメモリモジュールに伝送する。３１７時点で、メモリモジュールはメモリモジュールが読出し命令に対して準備されたことのＲＡＳフィードバック状態メッセージを伝送する。３１８時点で、メモリコントローラは読出し命令ＲＤをメモリモジュールに伝送する。３１９時点で、メモリモジュールはこれに応答して受信された読出し命令に対応されるデータを出力する。
図５は、本発明の一実施形態によるメモリモジュールがインモジュールＥＣＣ動作を遂行するように動作調整を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンスを示す図である。
図６は、本発明の他の実施形態によるメモリがインモジュールＥＣＣ動作を遂行し、その結果、エラー訂正失敗が発生するように動作調整を提供するためのメモリコントローラとメモリモジュールとの間の信号シーケンスを示す図である。
図５の信号シーケンス４００で、インモジュールエラー訂正動作がメモリモジュールによって遂行される。図６の信号シーケンス４１０で、インモジュールエラー訂正動作がメモリモジュールによって再び遂行される。但し、図６の信号シーケンス４１０では、エラー訂正失敗が発生し、フィードバック状態メッセージはエラーが感知されたが、訂正されなかったことを示す。一実施形態で、インモジュールエラー訂正動作に関連されたフィードバック状態メッセージの特定コンテンツはメモリモジュールの初期化時点で選択可能である。
図５で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図５の４０１時点で、メモリコントローラは活性化命令ＡＣＴをメモリモジュールに提供する。４０２時点で、メモリモジュールはこれに応答してＥＣＣ動作が遂行され、読出し命令ＲＤに対して準備されたことを示すＲＡＳフィードバック状態メッセージを伝送する。ＲＡＳフィードバック状態メッセージはエラーが訂正されたメモリ位置に対する住所情報を含むことができる。メモリコントローラはエラー訂正イベントを記録することができる。４０３時点で、メモリコントローラは読出し命令を伝送する。４０４時点で、メモリモジュールは読出し命令に対応するデータを出力する。このような信号シーケンスで、ＥＣＣがメモリモジュールによって遂行される間に、ＣＰＵ／ＭＣは一般的な方法に読出し及び書込み命令を発行する。
図６で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図６の４１１時点で、メモリコントローラはメモリモジュールに活性化命令ＡＣＴを伝送する。４１２時点で、メモリモジュールはこれに応答してＥＣＣ動作が失敗し、エラーが訂正されなかったことを表示するＲＡＳフィードバック状態メッセージを伝送する。追加的に、ＲＡＳフィードバック状態メッセージはエラーが発生したが、訂正されない位置を識別するアドレス情報を含む。４１３時点で、メモリコントローラ（又は、ＣＰＵ）はエラーを記録し、及び／又は適切な措置を遂行することができる。このような信号シーケンスで、ＥＣＣがメモリモジュールによって遂行される間に、ＣＰＵ／ＭＣは一般的な方法に読出し及び書込み命令を発行する。メモリモジュールの試行は、エラーを訂正するのに失敗したが、エラーが感知されたことと感知されたエラーのアドレスとを示し、ＣＰＵ／ＭＣが適切な措置を遂行することを示す。
図７は、本発明の一実施形態によるメモリモジュールがインモジュールスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。
図８は、本発明の他の実施形態によるメモリモジュールがインモジュールスクラビング動作を遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。
図９は、本発明のその他の実施形態によるメモリモジュールがインモジュールスクラビング動作を遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。
本実施形態で、図７〜図９の信号シーケンスの各々は、メモリモジュールの初期化時点で選択可能である。図７の信号シーケンス５００で、図示されたインモジュールスクラビング動作はメモリモジュールがスクラビング動作が進行中であり、そしてスクラビング動作が完了される時を示すフィードバック状態メッセージを提供する基本動作を示す。図８の信号シーケンス５１０で、インモジュールスクラビング動作はスクラビング動作が進行中であることを示すフィードバック状態メッセージを含む。スクラビング動作は一般アクセスによって中断される。スクラビング動作はスクラビング動作が中断された位置で再開され、スクラビング動作が進行中であることを示すＲＡＳフィードバック状態メッセージが伝送される。
図９の信号シーケンス５２０で、インモジュールスクラビング動作は一般アクセスより高い優先順位を有する。スクラビング動作が進行中であることを示すフィードバック状態メッセージに応答して、活性化命令が完了されるのを待つ間にメモリコントローラは他の要請及び／又は動作及び／又はコンテキストのスイッチをスケジュールする。一実施形態として、インモジュールスクラビング動作に関連されたフィードバック状態ッセージの特定コンテンツもまたメモリモジュールの初期化時点で選択可能である。
図７で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図７の５０１時点で、メモリモジュールはスクラビング動作が遂行されていることを示すＲＡＳフィードバックメッセージをメモリコントローラに伝送する。スクラビング動作中に、メモリモジュールは周期的にメモリの領域からデータを読み出し、ＥＣＣを利用して何らかのエラーを訂正し、訂正されたデータをメモリの該当領域に再書込みする。
このような信号シーケンスの実施形態に対して、スクラビング動作は優先順位を有し、スクラビング動作が遂行される間にメモリコントローラはスクラビングイベントを記録する。メモリコントローラは、スクラビング動作の中で他の要請及び／又は動作及び／又はコンテキストのスイッチをスケジュールする。５０２時点で、メモリモジュールは、スクラビング動作が完了したことのＲＡＳフィードバックメッセージをメモリコントローラに伝送する。仮にＲＡＳフィードバックメッセージがスクラビング動作が完了し、１つ以上のエラーが検出されたが、訂正されなかったことをまた表示し、ＲＡＳフィードバックメッセージがエラーが検出された各々の住所を示す場合、メモリコントローラは適切な措置を遂行する。
図８で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図８の５１１時点で、メモリモジュールはスクラビング動作が遂行されていることを示すＲＡＳフィードバックメッセージをメモリコントローラに伝送する。５１２時点で、メモリコントローラはスクラビング動作を中断する活性化命令をメモリモジュールに伝送する。５１３時点で、メモリモジュールはメモリモジュールが読出し命令ＲＤに対して準備されたことのＲＡＳフィードバック状態メッセージを伝送する。５１４時点で、メモリコントローラは読出し命令をメモリモジュールに伝送する。５１５時点で、メモリモジュールはこれに応答して受信された読出し命令に対応するデータを出力する。５１６時点で、メモリモジュールはスクラビング動作が中断された位置でスクラビング動作を再開し、スクラビング動作が進行中であることを示すＲＡＳフィードバック状態メッセージをメモリコントローラに伝送する。５１２時点及び５１３時点に示すように、メモリコントローラはスクラビング動作を再び中断することができる。５１７時点で、メモリモジュールはスクラビング動作が完了したことのＲＡＳフィードバックメッセージをメモリコントローラに伝送する。仮にＲＡＳフィードバックメッセージがスクラビング動作が完了され、１つ以上のエラーが検出されたが、訂正されなかったことを表示し、ＲＡＳフィードバックメッセージがエラーが検出された各々の住所を示す場合、メモリコントローラは適切な措置を遂行する。
図９で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図９の５２１時点で、メモリモジュールはスクラビング動作が遂行中であることを示すＲＡＳフィードバックメッセージをメモリコントローラに伝送する。
このような信号シーケンスの実施形態で、スクラビング動作は優先順位を有し、スクラビング動作が遂行される間にメモリコントローラはスクラビングイベントを記録することができ、他の要請及び／又は動作及び／又はコンテキストのスイッチをスケジュールする。５２２時点で、メモリコントローラは活性化命令ＡＣＴをメモリモジュールに伝送する。５２３時点で、メモリモジュールはスクラビング動作が遂行中であるＲＡＳフィードバック状態メッセージをメモリコントローラに伝送する。ＲＡＳフィードバック状態メッセージはスクラビング動作が完了される前の時間長さ（Ｌａｔｅｎｃｙ）を示す情報を含む。メモリコントローラは表示されたレイテンシに基づいて待つか、又はコンテキストスイッチをする。５２４時点で、メモリモジュールは、スクラビング動作が完了したことのＲＡＳフィードバックメッセージをメモリコントローラに伝送する。仮にＲＡＳフィードバックメッセージがスクラビング動作が完了され、１つ以上のエラーが検出されたが、訂正されなかったことを表示し、ＲＡＳフィードバックメッセージがエラーが検出された各々の住所を示す場合、メモリコントローラは適切な措置を遂行する。５２５時点で、メモリコントローラは、活性化命令ＡＣＴをメモリモジュールに伝送する。５２６時点で、メモリモジュールは、メモリモジュールが読出し命令に対して準備されたことのＲＡＳフィードバック状態メッセージを伝送する。５２７時点で、メモリコントローラは読出し命令ＲＤをメモリモジュールに伝送する。５２８時点で、メモリモジュールはこれに応答して受信された読出し命令に対応するデータを出力する。
図１０は、本発明の一実施形態によるメモリモジュールがインモジュールウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）を遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。
図１１は、本発明の他の実施形態によるメモリモジュールがインモジュールウェアレベリングを遂行するように動作調整を提供するためのメモリモジュールとメモリコントローラとの間の信号シーケンスを示す図である。
本実施形態で、図１０及び図１１の信号シーケンスの各々は、メモリモジュールの初期化時点で選択可能である。図１０の信号シーケンス６００で、図示されたインモジュールウェアレベリング動作は一般アクセスより高い優先順位を有する。メモリモジュールは、ウェアレベリング動作が進行中であることを示すフィードバック状態メッセージを伝送し、メモリコントローラは活性化命令が完了されることを待つ間に他の要請及び／又は動作及び／又はコンテキストのスイッチをスケジュールする。
図１１の信号シーケンス６１０で、インモジュールウェアレベリング動作は、活性化命令に応答してウェアレベリング動作が進行中にあることを示すフィードバック状態メッセージを提供する。しかし、ウェアレベリング動作は優先順位を有し、ウェアレベリング動作は中断されない。フィードバック状態に応答して、メモリコントローラは活性化命令が完了されることを待つ間に他の要請及び／又は動作及び／又はコンテキストのスイッチをスケジュールする。フィードバック状態メッセージは、ウェアレベリング動作が完了される時にメモリモジュールによって伝送され、メモリコントローラは正常アクセスを開始する。一実施形態として、インモジュールウェアレベリング動作に関連されたフィードバック状態ッセージの特定コンテンツはメモリモジュールの初期化時点で選択可能である。
図１０で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図１０の６０１時点で、メモリモジュールはウェアレベリング動作が遂行中であることを示すＲＡＳフィードバックメッセージをメモリコントローラに伝送する。ウェアレベリング動作中に、例えばメモリモジュールは不揮発性メモリ内のウェア（ｗｅａｒ）水準を均等に調節するためにメモリページを交換するように書込みカウント（ｗｒｉｔｅ−ｃｏｕｎｔ）テーブル及びリマップ（ｒｅｍａｐ）テーブルを利用して不揮発性メモリのメモリページをリマッピング（ｒｅｍａｐｐｉｎｇ）する。このような信号シーケンスの実施形態に対して、ウェアレベリング動作は優先順位を有する。ウェアレベリング動作が遂行中に、メモリコントローラはウェアレベリングイベントを記録する。追加的に、メモリコントローラは他の要請及び／又は動作をスケジュールする。６０２時点で、メモリモジュールはウェアレベリング動作が完了したことのＲＡＳフィードバックメッセージをメモリコントローラに伝送する。
図１１で、同図の上の部分には、メモリコントローラＭＣからメモリモジュールＭＭに伝送される信号又はメッセージを示す。一方、下の部分には、メモリモジュールからメモリコントローラに伝送される信号又はメッセージを示す。図１１の６１１時点で、メモリモジュールはウェアレベリング動作が遂行中であることを示すＲＡＳフィードバック状態メッセージをメモリコントローラに伝送する。このような信号シーケンスの実施形態に対して、ウェアレベリング動作は優先順位を有し、ウェアレベリング動作が遂行される間にメモリコントローラはウェアレベリングイベントを記録することができ、他の要請及び／又は動作及び／又はコンテキストのスイッチをスケジュールすることができる。６１２時点で、メモリコントローラは活性化命令をメモリモジュールに伝送する。
６１３時点で、メモリモジュールはウェアレベリング動作が遂行中であり、ウェアレベリング動作が完了された後に再試行することを示すＲＡＳフィードバック状態メッセージをメモリコントローラに伝送する。ＲＡＳフィードバック状態メッセージはウェアレベリング動作が完了される前の時間長さ（Ｌａｔｅｎｃｙ）を示す情報を含む。メモリコントローラは表示されたレイテンシに基づいて待つか、又はコンテキストスイッチをする。このような信号シーケンスの６１４時点で、メモリモジュールはウェアレベリング動作が完了したことのＲＡＳフィードバックメッセージをメモリコントローラに伝送する。６１５時点で、メモリコントローラは活性化命令をメモリモジュールに伝送する。６１６時点で、メモリモジュールはメモリモジュールが読出し命令に対して準備されたことのＲＡＳフィードバック状態メッセージを伝送する。６１７時点で、メモリコントローラは読出し命令ＲＤをメモリモジュールに伝送する。６１８時点で、メモリモジュールはこれに応答して受信された読出し命令に対応するデータを出力する。
表２は、ＣＰＵ／ＭＣ（例えば、ホスト）によって遂行される潜在的な対応動作と共にＲＡＳフィードバック状態メッセージ内に含まれる例示的な情報を示す。
Figure 2017157214
５個のコネクターピンが用途変更された実施形態を再び参照すると、５個の用途変更されたコネクターピンによって伝達され、４サイクルを使用する例示的なＲＡＳフィードバック状態メッセージが表３に示すように整理される。
Figure 2017157214
表３に示すＲＡＳフィードバック状態メッセージの例で、「Ｓｙｎｃ」は、ＲＡＳ状態メッセージが新しいフィードバックパケット（ｐａｃｋｅｔ）であることを示す。「ＴＩＤ」は、アドレスと同様であるトランザクション（ｔｒａｎｓａｃｔｉｏｎ）ＩＤ（ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を示す。パリティー（ｐａｒｉｔｙ）は、ＲＡＳフィードバック状態メッセージを保護するのに使用される情報を示す。表３のＲＡＳフィードバック状態メッセージに対して用途変更された５個のピンのＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）は便宜的に定義される。
表４〜表７は、ＲＡＳフィードバック状態メッセージに含まれる情報の追加的な例を示す。
Figure 2017157214
Figure 2017157214
Figure 2017157214
Figure 2017157214
図１２は、本発明の一実施形態によるＤＱ（データ）バスを通じてＲＡＳフィードバック状態メッセージが伝送されるＣＰＵ／ＭＣとメモリモジュールとの間のインターフェイスを示す図である。図１３は、本発明の実施形態によるＤＱバスを通じてＲＡＳフィードバック状態メッセージが伝送される方法を示すフローチャートである。
この代替的な（ａｌｔｅｒｎａｔｉｖｅ）実施形態では、図１３に示すフローチャート８００のＳ８０１段階で、用途変更された第１のコネクターピンは、フィードバック信号Ｄ＿ＲＤＹを伝送するように使用される。図１２に示すインターフェイス７００において、フィードバック信号Ｄ＿ＲＤＹは、ＣＰＵ／ＭＣ７０１から注意（ａｔｔｅｎｔｉｏｎ）を要請するためにメモリモジュール７０２によって使用される。ＣＰＵ／ＭＣ７０１がフィードバック信号Ｄ＿ＲＤＹを受信した後、Ｓ８０２段階でＣＰＵ／ＭＣ７０１は、用途変更された第２のコネクターピン上で信号Ｄ＿ＳＥＮＤを伝送して、Ｓ８０３段階でメモリモジュール７０２からＲＡＳフィードバック状態情報を引き出す。３つの用途変更されたピンがＴＩＤを伝送するために使用される。この代替的な（ａｌｔｅｒｎａｔｉｖｅ）実施形態で、ＲＡＳフィードバック状態メッセージは、ＤＱバスを通じて伝送される。ＤＱバスの相対的な（ｒｅｌａｔｉｖｅ）サイズは、多数の情報ビットがメモリモジュールからＣＰＵ／ＭＣに伝送されるようにする。
他の実施形態で、ホスト（例えば、システムＣＰＵ／ＭＣ）は、特別なＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）命令を送信して事前にメモリモジュールのＲＡＳフィードバック状態情報を要請する。
図１４は、本発明の一実施形態によるＲＡＳフィードバック状態メッセージを読み出すようにＭＲＳコマンドを利用してメモリモジュールを構成する方法を示すフローチャートである。
ＭＲＳ命令は、一般的にＤＤＲ４ ＤＩＭＭに対して定義されている。但し、本発明の実施形態によれば、ＭＲＳ命令内の使用されないビットは、メモリモジュールが特別なモードに進入するように信号を送るか、又はトリガー（ｔｒｉｇｇｅｒ）する。ここで、特別なモードはＭＰＲ読出しモードと呼称され、ＭＰＲ読出しモードはまた一般的にＤＤＲ４ ＤＩＭＭに対して定義される。図１４に示すフローチャート９００のＳ９０１段階で、ホストはＭＲＳ（ＭＲ３）命令をメモリモジュールに伝送する。Ｓ９０２段階で、ホストは読出し命令ＲＤをメモリモジュールに伝送する。Ｓ９０３段階で、メモリモジュールは一般データの代わりに無効（Ｉｎｖａｌｉｄ）＋ログ（Ｌｏｇ）メッセージを返還（ｒｅｔｕｒｎ）する。Ｓ９０４段階で、ＣＰＵ／ＭＣホストはメモリモジュールが特別なＭＰＲモードを終了するように信号を送るか、又はトリガー（ｔｒｉｇｇｅｒ）するように構成された他のＭＲＳ命令を発行する。
図１５は、本発明の一実施形態によるＤＱバスがフィードバック状態情報を伝送するために使用される場合のＲＡＳフィードバック状態メッセージの配列を示す図である。図１５のフィードバック状態情報１０００に示すように、８個の６４ビットのワード（ＷＤ０〜ＷＤ７）は、ＤＱバス上でメモリモジュールからの出力であり、これは１００１で表示される。４つの３ビットワードは、メモリモジュールから出力されたＴＩＤ＋無効（Ｉｎｖａｌｉｄ）メッセージであり、これは１００２で表示される。３ビットワードは、用途変更されたコネクターピンを通じて伝送される。
最初の２つの６４ビットワード（ＷＤ０、ＷＤ１）のビット［６：０］は、各々無効理由（Ｉｎｖａｌｉｄ Ｒｅａｓｏｎ）コード及び再試行時間（Ｒｅｔｒｙ Ｔｉｍｅ）コードを含む。無効理由コードのビット［５］は、エラーが発生したか否かを示す。無効理由コードのビット［４］は、移動（ｍｉｇｒａｔｉｏｎ）が発生したか否かを示す。無効理由コードのビット［３］は、ガーベッジコレクションＧＣ動作が発生したか否かを示す。無効理由コードのビット［２］は、ウェアレベリングＷＬ動作が発生したか否かを示す。無効理由コードのビット［１］は、リフレッシュ動作が発生したか否かを示す。無効理由コードのビット［０］は、ミス（ｍｉｓｓ）が発生したか否かを示す。
再試行時間のビット［５：２］は、二進（ｂｉｎａｒｙ）基本（ｂａｓｅ）乗数（ｍｕｌｔｉｐｌｉｅｒ）を示し、再試行時間のビット［１：０］は、基本乗数によって乗じる時間の単位を示す。本実施形態で、二進「００」の単位コードが１００ｎｓの基本時間を示す。二進「０１」の単位コードが１ｕｓの基本時間を示す。二進「１０」の単位コードが１０ｕｓの基本時間を示す。二進「１１」の単位コードが１００ｕｓの基本時間を示す。例えば、再試図時間コードのビット［５：２］が、二進「０１００」（即ち、十進数４）であり、単位コードを二進「００」である場合、再試行時間コードが４００ｎｓの再試行時間を示す。
他の実施形態で、既存のコネクターピンＡＬＥＲＴ＿ｎにタイミング定義を追加してメモリモジュールがＮＶＤＩＭＭ−Ｐモードにある場合、コネクターピンＡＬＥＲＴ＿ｎは、信号Ｄ＿ＲＤＹとして使用される。従来のＤＤＲ４仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）で、信号ＡＬＥＲＴ＿ｎは２つタイプのエラー（書込みＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）エラー、ＣＡ（Ｃｏｍｍａｎｄ Ａｄｄｒｅｓｓ）パリティーエラー）の発生をシグナリング（ｓｉｇｎａｌｉｎｇ）するために使用される。このような２つのエラーは、信号ＡＬＥＲＴ＿ｎのパルス幅によって区別される。例えば、書込みＣＲＣエラーが発生した場合、ＤＤＲ４−２４００仕様のメモリモジュールは、信号ＡＬＥＲＴ＿ｎを大略６〜１０クロックサイクルの間にロジックローに出力する。ＣＡパリティーエラーが発生した場合、ＤＤＲ４−２４００仕様のメモリモジュールは、信号ＡＬＥＲＴ＿ｎを大略７２〜１４４クロックサイクルの間にロジックローに出力する。本発明の実施形態によれば、信号ＡＬＥＲＴ＿ｎの大略２サイクルと３サイクルとの間の短いパルス幅は、信号Ｄ＿ＲＤＹを示すように使用される。したがって、信号ＡＬＥＲＴ＿ｎは、書込みＣＲＣ及びＣＡパリティー発生に対するＤＤＲ４−２４００仕様にしたがう機能を遂行する。一実施形態として、信号ＡＬＥＲＴ＿ｎが信号Ｄ＿ＲＤＹに対して使用される場合、信号Ｄ＿ＲＤＹは、常に最も低い優先順位を有し、したがって書込みＣＲＣ又はＣＡパリティーの発生の検出が保障される。
表８は、本発明の一実施形態によるＤＲＡＭ ＤＩＭＭモード及びＮＶＤＩＭＭ−Ｐモードのメモリモジュールに対するコネクターピンを示す。表８に示すように、メモリモジュールがＤＲＡＭ ＤＩＭＭモードである場合、ＡＬＥＲＴ＿ｎ＊ピン（ピン２０８）はメモリコントローラの観点で伝送（Ｔｘ）及び受信（Ｒｘ）機能を提供するように広く公知された方法に動作する。また、信号ＣＳ＿ｎ［１］（ピン８９）、信号ＯＤＴ［１］（ピン９１）、信号ＣＫＥ［１］（ピン２０３）は、メモリコントローラの観点で伝送機能を提供するように広く公知された方法に動作する。メモリモジュールがＮＶＤＩＭＭ−Ｐモードである場合、ピン２０８は、信号ＡＬＥＲＴ＿ｎ／Ｄ＿ＲＤＹとして定義され、メモリコントローラの観点で伝送（Ｔｘ）及び受信（Ｒｘ）機能の全てを提供する。ピン８９、９１、２０３は、ＭＳＣ［２：０］として定義される。ピン８９、９１、２０３は、メモリコントローラの観点で受信機能を提供する。一実施形態として、信号ＡＬＥＲＴ＿ｎ／Ｄ＿ＲＤＹ及びＭＳＧ［２：０］は、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）方式に動作する。他の実施形態で、信号ＡＬＥＲＴ＿ｎ／Ｄ＿ＲＤＹ及びＭＳＧ［２：０］は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式に動作する。
Figure 2017157214
表９は、本発明の一実施形態によるＮＶＤＩＭＭ−ＰモードでＡＬＥＲＴ＿ｎコネクターピンがＤ＿ＲＤＹ信号に使用される場合、コネクターピンＡＬＥＲＴ＿ｎに対するタイミング及びメッセージ定義を示す。ＮＶＤＩＭＭ−Ｐモードで、コネクターピンＡＬＥＲＴ＿ｎのパルス幅は、信号Ｄ＿ＲＤＹに対して約２サイクル及び３サイクルの間に定義される。約６サイクル及び約１０サイクルの間のパルス幅に対して、コネクターピンＡＬＥＲＴ＿ｎは、書込みＣＲＣエラーの発生に定義される。また、約７２サイクル及び約１４４サイクルの間のパルス幅に対してコネクターピンＡＬＥＲＴ＿ｎは、ＣＡパリティーエラーの発生として定義される。
Figure 2017157214
本実施形態で、信号Ｄ＿ＲＤＹとして使用される前にコネクターピンＡＬＥＲＴ＿ｎは、最小限１つのサイクルの間にロジックハイを出力しなければならない。追加的に、各々の信号Ｄ＿ＲＤＹの後にコネクターピンＡＬＥＲＴ＿ｎは、最小限１つのサイクルの間にロジックハイを出力してホストシステムによって認識されるようにしなければならない。
図１６は、本発明の一実施形態によるＤ＿ＲＤＹ信号として使用されるＡＬＥＲＴ＿ｎピンのための信号図である。図１６の信号図で、信号流れはメモリモジュール１１０２からメモリコントローラ１１０１に向かうことを示す。
図１７は、本発明の他の実施形態による選択されたピンがＤ＿ＲＤＹ信号と関連された状態情報（例えば、キャッシュ情報等）を伝送するように用途が変更されたメモリチャンネル内のメモリモジュールコネクターのピンアウトを示す図である。但し、状態情報の例はこれに制限されない。特に、図１７は、メモリチャンネル１２００の１つのメモリモジュール１２０１の例示的なピンアウトの実施形態を示す。メモリチャンネル１２００のメモリモジュールの３つのピンは、状態情報（例えば、キャッシュ情報等）をメモリコントローラ（図示せず）又はＭＣ（図示せず）又は一体形のメモリコントローラ（図示せず）を含むＣＰＵ（図示せず）に伝送するように用途が変更された。
図１７に示すように、３つの例示的なコネクターピン（ＯＤＴ［１］、ＣＫＥ［１］、ＣＳ＿ｎ［１］）は、キャッシュ状態情報をメモリコントローラに伝送するように用途変更された。本発明の一実施形態によるメモリモジュールの他のコネクターピンがキャッシュ状態情報をメモリコントローラに伝送するように用途変更されることは容易に理解される。他の実施形態で、例示的なコネクターピン（ＯＤＴ［１］、ＣＫＥ［１］）は、各々ＭＳＧ［０］及びＭＳＧ［１］としてキャッシュ状態情報を伝送するのに使用され、これによりメッセージは２ビットの幅になる。但し、メッセージはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）を可能にするメッセージストロボ信号ＭＳＧ＿Ｓを含む。
本実施形態で、専用ピンは、Ｄ＿ＳＥＮＤに対して使用されない。代わりに、Ｄ＿ＳＥＮＤに対する定義されないＤＤＲ４命令が使用され、これはＴＢ（Ｔｒａｎｓａｃｔｉｏｎ Ｂｕｒｓｔ）命令と称される。ＴＢ（Ｔｒａｎｓａｃｔｉｏｎ Ｂｕｒｓｔ）命令は、既存のコマンド及びアドレスピンを使用して同一の機能を提供するためにトランザクションデータバースト（ｔｒａｎｓａｃｔｉｏｎ ｄａｔａ ｂｕｒｓｔ）を開始する。ＴＢ命令は、ＮＶＭダイレクト（ｄｉｒｅｃｔ）モード及びＤＲＡＭ＋ＮＶＭキャッシュモードで動作する。表１０は、ＴＢ命令の定義を示す。
Figure 2017157214
図１８は、本発明の一実施形態によるＴＢ（Ｔｒａｎｓａｃｔｉｏｎ Ｂｕｒｓｔ）命令を示す信号フローチャートである。図１８のフローチャート１３００に示すように、１３０３時点で、ホスト１３０１はＣＡバス上で２つのＴＲＤコマンドをメモリモジュール１３０２に伝送する。１３０４時点で、メモリモジュール１３０２はこれに応答して２つの読出しがパッチ（ｆｅｔｃｈ）される準備になったことを表示する。以後、１３０５時点で、ホスト１３０１は、２つのデータを出力する２つのバースト（ｂｕｒｓｔ）１３０６を形成するようにメモリモジュール１３０２に指示するＴＢコマンドを伝送する。添付される各々のデータは、有効（Ｖ：Ｖａｌｉｄ）ビットと該当ＩＤ（ＲＩＤ）とを含む。仮にホストが信号Ｄ＿ＲＤＹを受信しない場合、ホストはＴＢコマンドを発行しない。ＴＢコマンドとデータの返還との間の時間は固定され、一実施形態でこの時間は「ｔＳＮＤ」と同一である。
図１９は、本発明の一実施形態による読出し状態（ＲＳ：Ｒｅａｄ Ｓｔａｔｕｓ）メッセージを示す信号フローチャートである。図１２〜図１４に示した実施形態と同様に、図１９の信号フローチャート１４００に示すように、ホスト１４０１は事前にメモリモジュールから読出し状態情報を読み出し、又はメモリモジュール１４０２は事前にｔＳＮＤメッセージを利用してホスト１４０１から注意（ａｔｔｅｎｔｉｏｎ）を要請し、状態情報をホスト１４０１に伝送する。１４０３時点で、ホスト１４０１がメモリモジュール１４０２の状態を読出しを望む場合、ホスト１４０１はＲＳ命令を伝送する。メモリモジュール１４０２がホスト１４０１からの注意を望む場合、メモリモジュール１４０２は信号Ｄ＿ＲＤＹ（図１４で図示せず）を伝送する。そして、１４０４時点で、ホスト１４０１は状態情報を読出すためにＴＢコマンドをメモリモジュール１４０２に伝送する。
本実施形態で、ＲＡＳフィードバック状態情報の定義は、図１２〜図１４を参照して説明したことと同一である。ＲＡＳフィードバック状態情報に加えて、状態情報メッセージはまたＷＣ（ＷｒｉｔｅＣｒｅｄｉｔ）及び書込みＩＤ（Ｗｒｉｔｅ ＩＤ）情報を含む。これにより、メモリモジュールは書込み状態に対する情報を返還する。例えば、書込み状態に対する情報は、ＷＩＤチェックによって書込み（ｗｒｉｔｅ）が成功したか否か、又ＷＣをチェックして追加的な書込みデータを収容できる程度の充分な空間があるか否か等を含む。一実施形態として、ＣＲＣはパケット無欠性（ｉｎｔｅｇｒｉｔｙ）保護のために使用される。
ホスト１４０１は、「ＭＳＧ［０］、ｃｙｃｌｅ１」を読み出して一般データパケットと状態パケットとを区分する。即ち、「ＭＳＧ［０］」ビットがロジック「０」である場合、ホスト１４０１はパケットを一般データにデコーディング（ｄｅｃｏｄｉｎｇ）する。仮に「ＭＳＧ［０］」ビットがロジック「１」である場合、ホスト１４０１はパケットを状態パケットにデコーディングする。
本実施形態で、読出し状態（ＲＳ：Ｒｅａｄ Ｓｔａｔｕｓ）メッセージは、表１１に示すように定義される。
Figure 2017157214
表１２は、本発明の一実施形態による例示的な読出し状態パケットの定義を示す。
Figure 2017157214
本実施形態で、読出し状態（ＲＳ）コマンドは、メモリモジュールの状態を読出しために使用される。メモリモジュールの状態は、ＷＣ（Ｗｒｉｔｅ Ｃｒｅｄｉｔ）とメモリモジュール応答情報とを含む。読出し状態コマンドは、ＮＶＭダイレクトモードとＤＲＡＭ＋ＮＶＭキャッシュモードで使用可能である。図２０は、本発明の一実施形態によるＲＳ（Ｒｅａｄ Ｓｔａｔｕｓ）リターンメッセージの配列を示す図である。
図２１は、本発明の一実施形態によるインモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか、又は支援し、動作調整をホスト装置に提供するメモリモジュールを含む電子装置を示すブロック図である。
電子装置１６００は、コンピューティング装置、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ラップトップ（ｌａｐｔｏｐ）コンピュータ、モバイルコンピュータ、ウェブタブレット（ｔａｂｌｅｔ）、無線フォン、スマートフォン、デジタルミュージックプレーヤー、又は有線や無線電子装置で使用される。但し、これに制限されるものではない。電子装置１６００は、バス１６５０を通じてそれぞれ連結されたコントローラ１６１０、入出力装置１６２０、メモリ装置１６３０、及び無線インターフェイス１６４０を含む。例えば、入出力装置１６２０は、キーパッド、キーボード、ディスプレイ、又はタッチスクリーンディスプレーを含む。但し、入出力装置１６２０の例はこれに制限されない。例えば、コントローラ１６１０は、少なくとも１つのマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、少なくとも１つのデジタルシグナルプロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、少なくとも１つのマイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）等を含む。メモリ装置１６３０は、コントローラ１６１０によって使用されるコマンドコードやユーザーデータを格納するように構成される。本実施形態で、メモリ装置１６３０は、本発明の一実施形態によるインモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか、又は支援し、動作調整をホスト装置に提供するメモリモジュールを含む。
電子装置１６００は、ＲＦ信号を利用して無線通信ネットワークからデータを受信するか、又は無線通信ネットワークにデータを伝送するように構成された無線インターフェイス１６４０を利用する。例えば、無線インターフェイス１６４０は、アンテナ、無線送受信機等を含む。電子装置１６００は、通信システムの通信インターフェイスプロトコルとして使用される。例えば、通信インターフェイスプロトコルは、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、ＮＡＤＣ（Ｎｏｒｔｈ Ａｍｅｒｉｃａｎ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、Ｅ−ＴＤＭＡ（Ｅｘｔｅｎｄｅｄ Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＷＣＤＭＡ（登録商標）（Ｗｉｄｅｂａｎｄ ＣＤＭＡ）、ＣＤＭＡ２０００（登録商標）、Ｗｉ−Ｆｉ（登録商標）、Ｍｕｎｉ Ｗｉ−Ｆｉ（Ｍｕｎｉｃｉｐａｌ Ｗｉ−Ｆｉ）、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、ＤＥＣＴ（登録商標）（Ｄｉｇｉｔａｌ Ｅｎｈａｎｃｅｄ Ｃｏｒｄｌｅｓｓ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、Ｗｉｒｅｌｅｓｓ ＵＳＢ（登録商標）（Ｗｉｒｅｌｅｓｓ Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、Ｆｌａｓｈ ＯＦＤＭ（Ｆａｓｔ ｌｏｗ−ｌａｔｅｎｃｙ ａｃｃｅｓｓ ｗｉｔｈ ｓｅａｍｌｅｓｓ ｈａｎｄｏｆｆ Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）、ＩＥＥＥ ８０２．２０、ＧＰＲＳ（Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ）、ｉＢｕｒｓｔ（登録商標）、ＷｉＢｒｏ（登録商標）（Ｗｉｒｅｌｅｓｓ Ｂｒｏａｄｂａｎｄ）、ＷｉＭＡＸ（登録商標）、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ、ＵＭＴＳ ＴＤＤ（Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｅｒｖｉｃｅ−Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）、ＨＳＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）、ＥＶＤＯ（Ｅｖｏｌｕｔｉｏｎ Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ）、ＬＴＥ−Ａｄｖａｎｃｅｄ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ−Ａｄｖａｎｃｅｄ）、ＭＭＤＳ（Ｍｕｌｔｉｃｈａｎｎｅｌ Ｍｕｌｔｉｐｏｉｎｔ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｓｅｒｖｉｃｅ）等を含む。但し、通信インターフェイスプロトコルの例はこれに制限されない。
図２２は、本発明の一実施形態によるインモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか、或いは支援し、動作調整をホスト装置に提供するメモリモジュールを含むメモリシステムを示すブロック図である。
メモリシステム１７００は、大量のデータを格納するためのメモリ装置１７１０及びメモリコントローラ１７２０を含む。ホスト１７３０の読出し／書込み要請に応答して、メモリコントローラ１７２０は、メモリ装置１７１０に格納されたデータを読み出すか、又はメモリ装置１７１０にデータを書き込むようにメモリ装置１７１０を制御する。メモリコントローラ１７２０は、ホスト１７３０（例えば、モバイル装置又はコンピュータシステム）から提供されたアドレスをメモリ装置１７１０の物理アドレスにマッピングするためのアドレスマッピングテーブルを含む。メモリ装置１７１０は、本発明の一実施形態によるインモジュールリフレッシュ機能、インモジュールＥＣＣ機能、インモジュールスクラビング、及び／又はインモジュールウェアレベリング管理を制御するか、又は支援し、動作調整をホスト装置に提供するメモリモジュールを含む。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ システム
１０１、２０１、２０２、７０２、１１０２、１２０１、１３０２、１４０２ メモリモジュール（ＭＭ）
１０２ ＣＰＵ
１０３、２０３、１１０１、１７２０ メモリコントローラ（ＭＣ）
１０４ インモジュールコントローラ
１０５ メモリチップ
１０６ リフレッシュロジック（ＲＬ）
１０７ タイマー
１０８ カウンター
１０９ レジスター
１１０ 機能的構成要素
２００、１２００ メモリチャンネル
７００ インターフェイス
７０１ ＣＰＵ／ＭＣ
１０００ フィードバック状態情報
１３０１、１４０１、１７３０ ホスト
１６００ 電子装置
１６１０ コントローラ
１６２０ 入出力装置
１６３０ メモリ装置
１６４０ 無線インターフェイス
１６５０ バス
１７００ メモリシステム
１７１０ メモリ装置

Claims (20)

  1. メモリアレイと、
    前記メモリアレイをホスト装置にインターフェイス（ｉｎｔｅｒｆａｃｅ）するために前記メモリアレイに連結されたインターフェイスと、
    前記メモリアレイ及び前記インターフェイスに連結されたコントローラと、を備え、
    前記インターフェイスは、前記メモリアレイのフィードバック状態情報を前記ホスト装置にインターフェイスするために標準のＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）ピンアウト（ｐｉｎ ｏｕｔ）構成から用途変更された複数のコネクション（ｃｏｎｎｅｃｔｉｏｎ）を含み、
    前記コントローラは、前記メモリアレイの少なくとも１つのリフレッシュ動作を制御し、前記メモリアレイのエラー訂正動作を制御し、前記メモリアレイのメモリスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を制御し、前記メモリアレイのウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）コントロール動作を制御し、そして前記インターフェイスを通じて前記ホスト装置からコマンド（ｃｏｍｍａｎｄ）を受信し、前記受信されたコマンドに応答して、前記コマンドが受信される時に前記コントローラによって制御される動作に関連する前記インターフェイスを通じて前記ホスト装置にフィードバック状態情報を提供することを特徴とするメモリモジュール。
  2. 前記コントローラは、前記メモリアレイの前記リフレッシュ動作を制御し、前記メモリアレイの前記リフレッシュ動作の間、前記リフレッシュ動作が遂行中であることを示すフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１に記載のメモリモジュール。
  3. 前記コントローラは、前記メモリアレイの前記リフレッシュ動作を制御し、前記メモリアレイの前記リフレッシュ動作の間、フィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御し、
    前記フィードバック状態情報は、ランク識別（Ｒａｎｋ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）及びバンク識別（Ｂａｎｋ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）が現在リフレッシュ動作中であることを示し、前記リフレッシュ動作が完了すると、前記ホスト装置に完了したことを知らせることを特徴とする請求項１に記載のメモリモジュール。
  4. 前記コントローラは、前記メモリアレイの前記エラー訂正動作を制御し、前記エラー訂正動作の結果に関連するフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１に記載のメモリモジュール。
  5. 前記コントローラは、前記エラー訂正動作の結果が失敗（ｆａｉｌｕｒｅ）である場合に措置を遂行するように、前記ホスト装置に指示するフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項４に記載のメモリモジュール。
  6. 前記コントローラは、前記メモリアレイの前記スクラビング動作を制御し、前記スクラビング動作が遂行中であることを示すフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１に記載のメモリモジュール。
  7. 前記メモリアレイは、複数の不揮発性メモリセルを含み、
    前記コントローラは、前記メモリアレイの前記ウェアレベリング動作を制御し、前記ウェアレベリング動作が遂行中であることを示すフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１に記載のメモリモジュール。
  8. 前記メモリアレイは、複数の不揮発性メモリセルを含み、
    前記コントローラは、前記メモリアレイの前記ウェアレベリング動作を制御し、フィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御し、
    前記フィードバック状態情報は、前記ウェアレベリング動作が遂行中であることを示し、前記ウェアレベリング動作のレイテンシ（Ｌａｔｅｎｃｙ）等級を前記ホスト装置に示すことを特徴とする請求項１に記載のメモリモジュール。
  9. ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｒｏｙ）及びＮＶＲＡＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含むメモリセルのアレイを含み、ＤＩＭＭ（Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）で構成されたメモリアレイと、
    前記メモリアレイに連結されたコントローラと、を備え、
    前記コントローラは、前記メモリアレイの少なくとも１つのリフレッシュ動作を制御し、前記メモリアレイのエラー訂正動作を制御し、前記メモリアレイのメモリスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を制御し、前記メモリアレイのウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）コントロール動作を制御し、前記コントローラによって制御される動作に関連する前記ホスト装置にインターフェイスを通じてフィードバック状態情報を提供し、
    前記インターフェイスは、標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを含むことを特徴とするメモリモジュール。
  10. 前記コントローラは、前記メモリアレイの前記リフレッシュ動作を制御し、前記リフレッシュ動作が発生したことのフィードバック状態情報を前記ホスト装置に提供することを特徴とする請求項９に記載のメモリモジュール。
  11. 前記コントローラは、前記メモリアレイの前記エラー訂正動作を制御し、前記エラー訂正動作が完了したこと及び前記エラー訂正動作の結果を示すフィードバック状態情報を前記ホスト装置に提供することを特徴とする請求項９に記載のメモリモジュール。
  12. 前記コントローラは、前記メモリアレイの前記スクラビング動作を制御し、前記スクラビング動作が発生したことを示すフィードバック状態情報を前記ホスト装置に提供することを特徴とする請求項９に記載のメモリモジュール。
  13. 前記メモリアレイは、複数の不揮発性メモリセルを含み、
    前記コントローラは、前記メモリアレイの前記ウェアレベリング動作を制御し、フィードバック状態情報を前記ホスト装置に提供し、
    前記フィードバック状態情報は、前記ウェアレベリング動作が遂行中であることを示し、前記ウェアレベリング動作のレイテンシ（Ｌａｔｅｎｃｙ）等級を前記ホスト装置に示すことを特徴とする請求項９に記載のメモリモジュール。
  14. 前記ＤＩＭＭは、前記メモリアレイの動作状態を前記ホスト装置にインターフェイスするように標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを含むことを特徴とする請求項９に記載のメモリモジュール。
  15. メモリセルのアレイを含むメモリアレイと、
    インターフェイスと、
    前記メモリアレイ及び前記インターフェイスに連結されたコントローラと、を備え、
    前記メモリアレイは、前記メモリアレイの動作状態をホスト装置にインターフェイスするように標準のＤＩＭＭピンアウト構成で用途変更された複数のコネクションを含むＤＩＭＭで構成され、
    前記インターフェイスは、前記メモリアレイを前記ホスト装置にインターフェイス（ｉｎｔｅｒｆａｃｅ）するために前記ＤＩＭＭの複数のコネクションを含んで前記メモリアレイに連結され、
    前記コントローラは、前記メモリアレイの少なくとも１つのリフレッシュ動作を制御し、前記メモリアレイのエラー訂正動作を制御し、前記メモリアレイのメモリスクラビング（ｓｃｒｕｂｂｉｎｇ）動作を制御し、前記メモリアレイのウェアレベリング（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）コントロール動作を制御することを特徴とするメモリモジュール。
  16. 前記コントローラは、前記メモリアレイの前記リフレッシュ動作を制御し、前記メモリアレイの前記リフレッシュ動作の間、前記リフレッシュ動作が遂行中であることを示すフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１５に記載のメモリモジュール。
  17. 前記コントローラは、前記メモリアレイの前記エラー訂正動作を制御し、前記エラー訂正動作の結果を示すフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１５に記載のメモリモジュール。
  18. 前記コントローラは、前記エラー訂正動作の結果が失敗（ｆａｉｌｕｒｅ）である場合に措置を遂行するように、前記ホスト装置に指示するフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１７に記載のメモリモジュール。
  19. 前記コントローラは、前記メモリアレイの前記スクラビング動作を制御し、前記スクラビング動作が遂行中であることを示すフィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御することを特徴とする請求項１５に記載のメモリモジュール。
  20. 前記メモリアレイは、複数の不揮発性メモリセルを含み、
    前記コントローラは、前記メモリアレイの前記ウェアレベリング動作を制御し、フィードバック状態情報を前記ホスト装置に提供するように前記インターフェイスを制御し、
    前記フィードバック状態情報は、前記ウェアレベリング動作が遂行中であることを示し、前記ウェアレベリング動作のレイテンシ（Ｌａｔｅｎｃｙ）等級を前記ホスト装置に示すことを特徴とする請求項１５に記載のメモリモジュール。
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