JP2015153439A - 半導体記憶装置及びその制御方法 - Google Patents

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Abstract

【課題】メモリ回路に供給する電源電圧を低下させるとともに、消費電力を低下させることができる半導体記憶装置を提供する。
【解決手段】リフレッシュ機能を有するメモリコアのメモリセルに対してデータの書き込みを行った際に、供給される電圧が所要の電圧以下の状態であることを電圧監視回路が検出した場合に、レジスタ回路にフラグを設定するとともに、書き込みを行ったアドレスを保持し、レジスタ回路に設定されたフラグに応じて、保持されているアドレスに対するリフレッシュ動作による再書き込みをメモリコアに実行させるようにして、供給する電圧を低下させても、メモリデータの保持寿命を確保して動作の高速化を可能にし、処理能力を低下させることなく消費電力を低下させることができるようにする。
【選択図】図１

Description

本発明は、半導体記憶装置及びその制御方法に関する。
モバイル機器等のバッテリー駆動するシステムは、ＬＳＩ（Large Scale Integration）等の回路の最低動作電圧が低いほどバッテリー寿命が延びるため、システム設計者から回路に対して低電圧での駆動が求められている。メモリＬＳＩ（メモリ回路）においても低電圧での駆動が要求され、動作マージンの改善が必要となってきている。一般的には、デジタル回路であるＣＰＵ（Central Processing Unit）等のプロセッサとアナログ回路が多いメモリＬＳＩとの駆動電圧を比較すると、メモリＬＳＩの方がチップ内部に搭載するアナログ回路の動作電圧を下げるのが困難であるため、低電圧での動作マージンが低い。
例えば、ＦｅＲＡＭ（Ferro-electric Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）のような破壊読み出し型のメモリ回路の場合、以下のようにメモリデータの保持特性等の悪化を招く。ＦｅＲＡＭの場合、セルキャパシタのヒステリシスループを回すことでデータの読み出し及び記憶書き込みを行うが、低電圧での動作環境では、図１１（Ａ）に示すように分極量が少なくなって０／１データの分極量の差が小さくなり、読み出しマージンの悪化やデータ保持寿命が短くなる。また、ＤＲＡＭの場合、低電圧での動作環境では、図１１（Ｂ）に示すようにセルキャパシタに蓄えられる電荷量が減少してしまい、読み出しマージンの悪化やデータ保持寿命が短くなる。
アナログ回路の動作電圧を下げるためにトランジスタの閾値を下げる方法があるが、トランジスタの閾値を下げるとオフ状態でのリーク電流の増加によりスタンバイ電流が増加し、バッテリー駆動するシステムには適さない。他にも、図１２に示すように、メモリＬＳＩに昇圧回路を内蔵して、供給される電圧が所要の電圧以下にならないように制御する方法がある。
図１２において、メモリ回路４０１は、ＣＰＵ４０２からのアクセス要求に従ってメモリデータの格納や読み出しを行う。また、バッテリー４０３は、メモリ回路４０１やＣＰＵ４０２に動作電圧を供給する。バッテリー４０３の出力は、例えば０．９Ｖ〜１．５Ｖであり、ＣＰＵ４０２はこの動作電圧での駆動が可能である。一方、メモリ回路４０１の動作電圧は、例えば１．８Ｖ〜３．０Ｖであり、ＣＰＵ４０２の動作電圧に対して高い電圧レベルとなっている。メモリ回路４０１は、昇圧回路４０４により例えば２倍の昇圧を行って得られた電圧を動作電圧として用いる。図１２に示したシステムでは、昇圧回路４０４の制御とＣＰＵ４０２からのメモリアクセスに関連性が無いため、常に昇圧回路４０４を駆動している必要があり、低消費電力化の阻害要因になる。
また、メモリ回路を有するシステムにおいて、メモリ回路に供給される電源電圧が低下した場合に、書き込みを中断したアドレス等を記憶して動作を中断し、電源が復帰した後に、中断したアドレスから書き込みを再開したりする技術が提案されている（例えば、特許文献１〜４参照）。
特開２０１０−９１６５号公報 特開２０１１−２０４０２６号公報 特開平８−６３４０５号公報 特開２００５−３２２２９３号公報
メモリ回路を有する図１２に示したような従来のシステムは、メモリ回路に供給する電源電圧を低下させても、常に昇圧回路を駆動していることが低消費電力化の阻害要因になり、バッテリー寿命が低下してしまう。本発明の目的は、メモリ回路に供給する電源電圧を低下させるとともに、消費電力を低下させることができる半導体記憶装置を提供することにある。
半導体記憶装置の一態様は、供給される電圧を監視する電圧監視回路と、複数のメモリセルを有し、リフレッシュ機能を有するメモリコアと、メモリセルに対してデータの書き込みを行った際に、供給される電圧が所要の電圧以下の状態であることを検出した場合に、フラグが設定されるとともに、書き込みを行ったアドレスを保持するレジスタ回路と、レジスタ回路に設定されるフラグに応じて、保持されているアドレスに対するリフレッシュ動作による再書き込みをメモリコアに実行させる制御回路とを有する。
開示の半導体記憶装置は、供給される電圧が低い状態でデータの書き込みを行った際に、フラグを設定するとともにアドレスを保持してリフレッシュ動作を行う。これにより、供給する電圧を低下させても、メモリデータの保持寿命を確保して動作の高速化が可能になり、処理能力を低下させることなく消費電力を低下させることができる。
第１の実施形態における半導体記憶装置の構成例を示す図である。 本実施形態における電圧監視回路の例を示す図である。 本実施形態におけるレジスタ回路の例を示す図である。 本実施形態におけるアクセス制御回路の例を示す図である。 第１の実施形態における半導体記憶装置の動作例を示すタイミングチャートである。 本実施形態におけるメモリコアの例を示す図である。 本実施形態におけるメモリの再書き込み動作を説明するための図である。 本実施形態における再書き込みシーケンスの例を示す図である。 第２の実施形態における半導体記憶装置の構成例を示す図である。 第２の実施形態における半導体記憶装置の動作例を示すタイミングチャートである。 メモリセルにおける動作マージンを説明するための図である。 従来例を示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
前述した図１２に示したようなシステムでは、メモリ回路における昇圧回路の制御とＣＰＵからのメモリアクセスに関連性が無いため、常に昇圧回路を駆動している必要があり、低消費電力化の阻害要因になっていた。これに対して、ＣＰＵが昇圧回路の駆動タイミングを制御して、通常は昇圧回路を駆動せず、メモリアクセスを行うときに昇圧回路を駆動することで低消費電力化を図る方法がある。
しかし、この方法では、ＣＰＵによる昇圧回路の駆動開始からメモリ回路が動作可能な電圧を得られるまで、メモリアクセスを待機しなければならない。したがって、メモリアクセスを行わない期間の電流は減らせるが、メモリアクセスするまでの時間が長くなり、システムの処理能力が悪化してしまう。以下に説明する実施形態では、システムの処理能力を低下させるようなこともなく、消費電力を低下させることを可能にする。
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における半導体記憶装置の構成例を示す図である。図１に示すように、第１の実施形態における半導体記憶装置としてのメモリ回路１０は、メモリコア１１、昇圧回路１２、電圧監視回路１３、コマンドデコーダ１４、レジスタ回路１５、アクセス制御回路１６、及びリフレッシュ制御回路１７を有する。
メモリコア１１は、それぞれデータを記憶する複数のメモリセルを有する。例えば、メモリセルの各々は、セルキャパシタを有するＦｅＲＡＭ（Ferro-electric Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）のメモリセルである。メモリコア１１は、リフレッシュ機能を有しており、メモリセルからデータをビット線等のデータ線に読み出し、読み出したデータをそのメモリセルに書き込む機能を有する。
昇圧回路１２は、バッテリー３０から供給される電源電圧Ｖｄｄ（例えば、０．９Ｖ〜１．５Ｖ）を昇圧して、メモリコア１１が動作可能な電圧を生成してメモリ回路１０の内部に電圧Ｖｄｄｉ（例えば、１．８Ｖ〜３．０Ｖ）を出力する。電圧監視回路１３は、昇圧回路１２から供給される電源の電圧Ｖｄｄｉを監視し、電圧Ｖｄｄｉに応じて信号ｖｄｅｔを出力する。電圧監視回路１３は、昇圧回路１２から供給される電源の電圧Ｖｄｄｉが所要の電圧（メモリコア１１が動作する場合に必要な電圧）以下である場合には信号ｖｄｅｔをネゲートし、電圧Ｖｄｄｉが所要の電圧より高い場合には信号ｖｄｅｔをアサートする。
図２は、電圧監視回路１３の例を示す図である。図２（Ａ）は、電圧監視回路１３の構成例を示している。比較器１０１は、第１の入力ノード（正側入力端）ｎ０１に、電圧Ｖｄｄｉと基準電位Ｖｓｓとの間に接続された電流源１０２及び抵抗１０３との接続点の電位が入力され、第２の入力ノード（負側入力端）ｎ０２に、電圧Ｖｄｄｉと基準電位Ｖｓｓとの間に接続された抵抗１０４及び抵抗１０５との接続点の電位が入力される。
電圧監視回路１３は、電流源１０２による出力電流をｊ０、抵抗１０３の抵抗値をｒ２、抵抗１０４、１０５の抵抗値をｒ０、ｒ１とすると、（ｊ０×ｒ２）がｒ１×Ｖｄｄｉ／（ｒ０＋ｒ１）以下である場合、信号ｖｄｅｔをローレベルにネゲートする。本実施形態において電圧監視回路１３は、出力電流ｊ０、抵抗値ｒ０、ｒ１、ｒ２を適宜調整することにより、図２（Ｂ）に示すように電圧Ｖｄｄｉが１．８Ｖ以下である場合、信号ｖｄｅｔをローレベルにネゲートし、電圧Ｖｄｄｉが１．８Ｖより高い場合、信号ｖｄｅｔをハイレベルにアサートするものとする。
コマンドデコーダ１４は、ＣＰＵ２０からのアクセス要求に係る信号をデコードし、デコード結果に応じた信号を出力する。コマンドデコーダ１４は、例えばＣＰＵ２０から供給される書き込み（ライト）信号ＷＲ（ＣＭＤ）やアドレス信号ＡＤＤ［ｎ：０］が入力されるとともに、ＣＰＵ２０との間でデータ信号ＤＱを入出力する。コマンドデコーダ１４は、ＣＰＵ２０から書き込み（ライト）信号ＷＲ（ＣＭＤ）が入力されたとき、書き込み信号ｐｗｒを出力するとともに、そのアドレスをアドレス信号ｐａｄとして出力する。なお、ＣＰＵ２０は、本実施形態におけるメモリ回路１０を含むシステムの図示しない各機能部（各回路）を制御する。
レジスタ回路１５は、フラグレジスタ１５Ａ及びアドレスレジスタ１５Ｂの２つの記憶領域を有し、昇圧回路１２から供給される電源の電圧Ｖｄｄｉが所要の電圧以下での書き込みが行われたことを記録する。フラグレジスタ１５Ａには、電圧Ｖｄｄｉが所要の電圧以下での書き込みが行われたことを記憶し、アドレスレジスタ１５Ｂには、電圧Ｖｄｄｉが所要の電圧以下での書き込みが行われたときのアドレスｐａｄを記憶する。なお、これらの動作は、電圧監視回路１３から出力される信号ｖｄｅｔに基づいて行う。また、レジスタ回路１５は、リフレッシュ制御回路１７から出力される信号ｒｅｆｂに応じて記憶している情報を無効化する。
図３は、レジスタ回路１５の例を示す図である。図３（Ａ）は、レジスタ回路１５の構成例を示している。パルス生成部１１１は、コマンドデコーダ１４から入力される信号ｐｗｒがアサートされたときに信号ｐｗｒｐをパルス状にアサートする。フラグレジスタ１５Ａは、信号ｐｗｒｐがアサートされているときに、信号ｖｄｅｔがネゲートされている場合、リフレッシュフラグをセット（設定）し、信号ｒｅｆｂがアサートされた後にネゲートされたときにリフレッシュフラグをリセット（解除）する。また、フラグレジスタ１５Ａは、リフレッシュフラグがセットされているとき、信号ｒｅｆａ及びｒｆｌａｇをアサートする。
アドレスレジスタ１５Ｂ−０〜１５−ｎは、信号ｒｆｌａｇに応じて、コマンドデコーダ１４から入力されるアドレス信号ｐａｄ［ｉ］（ｉ＝０〜ｎ）を保持する。アドレスレジスタ１５Ｂは、信号ｒｆｌａｇがアサートされている場合、アドレス信号ｐａｄ［ｉ］をアドレス信号ａｄａ［ｉ］として出力するともに保持し、信号ｒｆｌａｇがネゲートされている場合、アドレス信号ｐａｄ［ｉ］をアドレス信号ａｄａ［ｉ］として出力する。
レジスタ回路１５は、図３（Ｂ）に示すように信号ｖｄｅｔがネゲートされている状態で、信号ｐｗｒがアサートされると、フラグレジスタ１５Ａにリフレッシュフラグを設定し信号ｒｅｆａ及びｒｆｌａｇをアサートする。さらに、信号ｒｆｌａｇがアサートされることで、アドレスレジスタ１５Ｂにアドレス信号ｐａｄをアドレス信号ａｄａとして保持する。そして、信号ｒｅｆｂがネゲートされると、信号ｒｅｆａ及びｒｆｌａｇをネゲートする。
アクセス制御回路１６は、メモリコア１１に対するアクセスの制御を行う。アクセス制御回路１６は、例えばコマンドデコーダ１４からの信号ｐｗｒやリフレッシュ制御回路１７からの信号ｒｅｆｂに応じたメモリコア１１へのアクセスを行う。アクセス制御回路１６は、図４（Ａ）に示すようにラッチ部１２１を有し、図４（Ｂ）に示すように信号ｐｗｒ又は信号ｒｅｆｂがアサートされているとき、それをラッチしてメモリコア１１に対する内部書き込み信号ｗｒｂをハイレベルにアサートする。
リフレッシュ制御回路１７は、信号ｒｅｆａに応じてメモリコア１１でのリフレッシュ動作を実行させる。リフレッシュ制御回路１７は、信号ｒｅｆａがハイレベルにアサートされ、かつ内部書き込み信号ｗｒｂがハイレベルにアサートされているときに、信号ｒｅｆａを取り込む。また、リフレッシュ制御回路１７は、信号ｒｅｆａがハイレベルにアサートされ、かつ内部書き込み信号ｗｒｂがローレベルにネゲートされているときに、信号ｒｅｆｂをハイレベルにアサートし、所定の時間が経過した後に信号ｒｅｆｂをローレベルにネゲートする。リフレッシュ制御回路１７による信号ｒｅｆｂのネゲートは、例えばリフレッシュ制御回路１７内に遅延回路を設けることで、信号ｒｅｆｂを自己リセットすれば良い。
図５は、第１の実施形態における半導体記憶装置の動作例を示すタイミングチャートである。ＣＰＵ２０からコマンド信号ＣＭＤによりデータ書き込み（ＷＲ）が要求されると、コマンドデコーダ１４が信号ｐｗｒをアサートすることで、アクセス制御回路１６は、信号ｗｒｂをアサートしてメモリコア１１に対する書き込みを行う。
このとき、図５に示すように、昇圧回路１２から供給される電圧ｖｄｄｉが、メモリコア１１が動作する場合に必要な電圧（ここでは、１．８Ｖ）以下である場合、レジスタ回路１５のフラグレジスタ１５Ａにリフレッシュフラグがセットされ、信号ｒｅｆａがアサートされる。また、信号ｗｒｂがアサートされているので、リフレッシュ制御回路１７がアサートされた信号ｒｅｆａを取り込んで保持する。このようにして、メモリコア１１に対して供給される電圧Ｖｄｄｉが所要の電圧（メモリコア１１が動作する場合に必要な電圧）以下であっても、メモリコア１１に対するデータの書き込みを行う。
ＣＰＵ２０からのコマンド信号ＣＭＤによるメモリコア１１に対するデータの書き込みが完了すると、コマンドデコーダ１４が信号ｐｗｒをネゲートする。信号ｒｅｆａがアサートされている状態で、信号ｐｗｒがネゲートされると、リフレッシュ制御回路１７は、信号ｒｅｆｂをアサートする。
これにより、アクセス制御回路１６が、信号ｗｒｂをアサートしメモリコア１１に対するリフレッシュ動作を行う。すなわち、レジスタ回路１５のアドレスレジスタ１５Ａに保持されているアドレスａｄａに対して、メモリコア１１における内部的な読み出し及び書き込みを行い、データの再書き込みを行う。そして、所定の時間（メモリコア１１に対するリフレッシュ動作が終了するよりも長い時間）が経過すると、リフレッシュ制御回路１７が信号ｒｅｆｂをネゲートすることで、レジスタ回路１５のフラグレジスタ１５Ａのリフレッシュフラグがリセットされ、信号ｒｅｆａがネゲートされる。
このようにして、メモリコア１１に対して供給される電圧Ｖｄｄｉが所要の電圧以下に書き込まれたデータが、メモリコア１１におけるリフレッシュ動作により再書き込みが行われ、データの保持寿命を確保することができる。
ここで、ＦｅＲＡＭのメモリセルである場合のメモリコア１１の構成の概略を図６に示す。図６において、ワード線デコーダ（ＷＤＥＣ）によりワード線ＷＬ０〜ＷＬｎ及びプレート線ＰＬ０〜ＰＬｎのそれぞれが選択的に駆動され、ビット線ＢＬ０〜ＢＬｎ、ｂＢＬ０〜ｂＢＬｎに読み出された電位がセンスアンプ（Ｓｅｎｓｅ ａｍｐ）によりセンスされる。
図７（Ａ）に示すようなメモリセルにおいて、例えば、図７（Ｂ）に示すようにワード線デコーダ（ＷＤＥＣ）によりワード線ＷＬｊ（ｊ＝０〜ｎ）及びプレート線ＰＬｊに所定の電位を与えることで選択されたメモリセルに記憶されたデータに応じた電位がビット線ＢＬｉ、ｂＢＬｉ（ｉ＝０〜ｎ）に読み出される。そして、ビット線ＢＬｉ、ｂＢＬｉに読み出された電位がセンスアンプによりセンスされ、ビット線ＢＬｉ、ｂＢＬｉの電位が増幅された後、ワード線ＷＬｊ及びプレート線ＰＬｊを順次所定の電位にすることで、メモリセルに対する再書き込みを行う。このようにして前述したリフレッシュ動作を行う。なお、メモリコア１１の構成がＤＲＡＭのメモリセルである場合にも、同様に読み出し後に再書き込みを行うことでリフレッシュ動作が実現可能である。
本実施形態における再書き込みシーケンスの一例を示す図である。なお、図８には、メモリコア１１の構成がＤＲＡＭのメモリセルである場合を一例として示している。ＣＰＵ２０からメモリ回路１０に対する読み出し（Ｒｅａｄ）又は書き込み（Ｗｒｉｔｅ）の要求が発生し（３０１）、セルフリフレッシュコマンドがエントリされる（３０２）。そして、電圧監視回路が供給される電源電圧Ｖｄｄｉを監視し（３０３）、電源電圧Ｖｄｄｉが所要の電圧より高い場合には対象のメモリセルへのアクセスを行う（３０４）。
一方、電源電圧Ｖｄｄｉが所要の電圧以下である場合には、レジスタ回路は、リセットフラグをセットするとともにアドレスを保持する（必要に応じてデータを保持しても良い）（３０５）。その後、レジスタ回路１５に保持されたアドレスに対する再書き込みが実行可能であるか否かが判断され（３０６）、可能になるとアクセス制御回路は、レジスタ回路１５に保持されたアドレスに対する再書き込みを実行する（３０７）。
第１の実施形態によれば、供給される電源電圧Ｖｄｄｉが低い状態でメモリコア１１への書き込みを行った際に、メモリ回路１０内でフラグを設定するとともにアドレスを保持し、電源が所要の電圧より高くなった後にそのアドレスに対するリフレッシュ動作を行う。これにより、メモリ回路に供給する電源電圧を低下させても、メモリデータの保持寿命を確保して動作の高速化が可能になり、処理能力を低下させることなく消費電力を低下させることができる。本実施形態においては、メモリコア動作の１回分の期間を外部からのコマンドによる動作サイクルとリフレッシュ動作に係る動作サイクルとが含まれるように、リフレッシュ動作をコマンドサイクル内に包含させることで、前述したリフレッシュ動作が発生した場合に確実にリフレッシュ動作を実現することができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
前述した第１の実施形態では、データの再書き込みを行うリフレッシュ動作を１つのコマンドサイクル内に包含するようにしているが、コマンドサイクル内に常にリフレッシュ動作を行うための時間を含むこととなるため、１つのコマンドサイクルが長くなり、処理能力の低下を招く。そこで、以下に説明する第２の実施形態では、コマンドサイクル内に常にリフレッシュ動作を行うための時間を含むようには制御せずに、リフレッシュ動作を行う場合にメモリ回路へのアクセスを待機させるようにする。
図９は、本発明の第２の実施形態による半導体記憶装置の構成例を示す図である。この図９において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第２の実施形態における半導体記憶装置としてのメモリ回路１０は、メモリコア１１、昇圧回路１２、電圧監視回路１３、コマンドデコーダ１４、レジスタ回路１５、アクセス制御回路１６、及びリフレッシュ制御回路１７に加え、さらにホールドバッファ１８を有する。
ホールドバッファ１８は、リフレッシュ制御回路１７から出力される信号ｒｅｆｂを受ける。ホールドバッファ１８は、信号ｒｅｆｂがハイレベルにアサートされているとき、出力する信号ＨＯＬＤをアサートして外部からのメモリ回路１０に対するアクセスを待機させ、信号ｒｅｆｂがローレベルにネゲートされると信号ＨＯＬＤをネゲートする。
図１０は、第２の実施形態における半導体記憶装置の動作例を示すタイミングチャートである。リフレッシュ制御回路１７から出力される信号ｒｅｆｂに応じてホールドバッファ１８から出力される信号ＨＯＬＤが制御される。すなわち、リフレッシュ制御回路１７から出力される信号ｒｅｆｂがアサートされると、ホールドバッファ１８から出力される信号ＨＯＬＤがアサートされ、リフレッシュ制御回路１７から出力される信号ｒｅｆｂがネゲートされると、ホールドバッファ１８から出力される信号ＨＯＬＤがネゲートされる。
第２の実施形態によれば、第１の実施形態と同様に、メモリ回路に供給する電源電圧を低下させても、メモリデータの保持寿命を確保して動作の高速化が可能になり、処理能力を低下させることなく消費電力を低下させることができる。また、供給される電源電圧Ｖｄｄｉが低い状態でメモリコア１１への書き込みを行った際のリフレッシュ動作を行う場合、信号ＨＯＬＤを出力して外部からのアクセスを待機させることで、コマンドサイクルを短縮することができ、処理能力を向上させることができる。
なお、前述した第１及び第２の実施形態においては、メモリ回路１０内に昇圧回路１２を設けるようにしているが、メモリ回路１０の外部に昇圧回路を設けるようにしても良い。
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０ メモリ回路
１１ メモリコア
１２ 昇圧回路
１３ 電圧監視回路
１４ コマンドデコーダ
１５ レジスタ回路
１５Ａ フラグレジスタ
１５Ｂ アドレスレジスタ
１６ アクセス制御回路
１７ リフレッシュ制御回路
１８ ホールドバッファ
２０ ＣＰＵ
３０ バッテリー

Claims (6)

  1. 供給される電圧を監視する電圧監視回路と、
    複数のメモリセルを有し、リフレッシュ機能を有するメモリコアと、
    前記メモリコアのメモリセルに対してデータの書き込みを行った際に、前記供給される電圧が所要の電圧以下の状態であることを前記電圧監視回路により検出した場合に、フラグが設定されるとともに、書き込みを行ったアドレスを保持するレジスタ回路と、
    前記レジスタ回路に設定されるフラグに応じて、前記レジスタ回路に保持されているアドレスに対するリフレッシュ動作による再書き込みを前記メモリコアに実行させる制御回路とを有することを特徴とする半導体記憶装置。
  2. 前記制御回路は、前記レジスタ回路に設定されたフラグに応じた前記リフレッシュ動作による再書き込みを実行させた後に、前記レジスタ回路に設定された前記フラグをリセットすることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記メモリセルに対するデータの書き込みサイクルに、前記レジスタ回路に設定されたフラグに応じた前記リフレッシュ動作による再書き込みに係る期間を包含することを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記レジスタ回路に前記フラグが設定された場合に、前記メモリコアに対するアクセスを待機させる信号を出力することを特徴とする請求項１又は２記載の半導体記憶装置。
  5. 前記メモリセルはキャパシタを有し、前記キャパシタは強誘電体キャパシタであることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
  6. 複数のメモリセルを有するリフレッシュ機能を有するメモリコアに供給される電圧を電圧監視回路により監視し、
    前記メモリコアのメモリセルに対してデータの書き込みを行った際に、前記供給される電圧が所要の電圧以下の状態であることを検出した場合に、レジスタ回路に、フラグを設定するとともに書き込みを行ったアドレスを保持し、
    前記レジスタ回路に設定されるフラグに応じて、前記レジスタ回路に保持されているアドレスに対するリフレッシュ動作による再書き込みを前記メモリコアに実行させることを特徴とする半導体記憶装置の制御方法。
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