JP2013069759A - 半導体装置 - Google Patents

Abstract

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。
【選択図】 図３

Description

本発明の実施形態は、半導体装置に関する。

近年、半導体装置において、構造の微細化及び動作の高速化が進んできている。それに伴い、半導体装置と制御部との間でデータの送受信を行う際、半導体装置と制御部との間におけるインピーダンスの不整合による信号の反射が問題になる。

特開２０１０-１３０５０４号公報

高品質な半導体装置を提供する。

実施形態の半導体装置は、半導体基板上に設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた第１の電極、前記第１の電極上に設けられた第２の絶縁膜、及び前記第２の絶縁膜上に設けられた第２の電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、少なくとも外部からのデータを受信し、前記記憶部に前記データを供給する端子と、前記半導体基板上に設けられた前記第１の絶縁膜と、前記第１の絶縁膜上に設けられた前記第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ、一端が前記第１のトランジスタの電流経路の他端に接続され、他端が前記端子に接続される第１の抵抗素子、一端が前記端子及び前記第１の抵抗素子の他端に接続される第２の抵抗素子及び、前記第１のトランジスタと同一の前記ゲート構造を有し、電流経路の一端が前記第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される前記第１導電型とは異なる第２導電型の第２のトランジスタを含む第１の回路と、を備える。

図１は、第１の実施形態に係るメモリシステムの基本的な構成を概略的に示したブロック図である。 図２は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示すブロック図である。 図３は、第１の実施形態に係るデータ入出力端子、及び終端回路の基本的な回路を模式的に示す回路図である。 図４は、メモリセル、ｐ型トランジスタ、及びｎ型トランジスタの基本的な構造を模式的に示した、断面図である。 図５は、ｐ型トランジスタ及びｎ型トランジスタの電流―電圧特性を示したグラフである。 図６（ａ）、（ｂ）は、比較例に係る終端回路の構成を示した回路図である。 図７は、ＩＯピンの電流―ＩＯピンの電圧に対する終端回路の終端特性（終端抵抗）を示したグラフである。 図８は、第２の実施形態に係る終端回路の基本的な回路を模式的に示す回路図である。 図９は、第４の実施形態に係るデータ入出力バッファの基本的な構成について模式的に示した回路図である。

以下、実施形態の詳細を図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施形態）
＜１．１ 構成＞
＜１．１．１ メモリシステムの構成＞
図１を用いて、第１の実施形態に係る半導体装置の構成について説明する。図１は、第１の実施形態に係るメモリシステムの基本的な構成を概略的に示したブロック図である。

図１に示すように、メモリシステム１は、メモリ１０、及びコントローラ１００を備えている。

メモリ１０は、不揮発性の半導体メモリであり、例えばＮＡＮＤ型フラッシュメモリである。尚、メモリ１０は、それぞれが同一の回路構成のフラッシュメモリである複数のメモリチップ（不図示）を備えることも可能である。ここで、メモリ１０は、任意のメモリチップを用いることができ、より具体的には、例えば、あらゆるタイプのＮＡＮＤ型フラッシュメモリチップが用いられることが可能である。尚、図１では、メモリ１０は４個配置されているが、４個に限らず、適宜変更可能である。また、本実施形態では、不揮発性の半導体メモリとして、ＮＡＮＤ型フラッシュメモリを用いているが、必ずしもこれに限らない。

コントローラ１００は、例えばホスト機器２００からのコマンドに基づいて、各メモリ１０の制御や、データの送受信等を行う。コントローラ１００は、後述するメモリ１０内に形成されたデータ入力端子（複数のＩＯピン）等を介して、メモリ１０と接続される。

＜１．１．２ ＮＡＮＤ型フラッシュメモリの全体構成＞
図２を用いて、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の構成を概略的に説明する。図２は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の基本的な構成を模式的に示すブロック図である。

図２に示すように、ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１と、ビット線制御回路１２と、カラムデコーダ１３と、データ入出力バッファ１４と、データ入出力端子１５と、終端回路１６と、ロウデコーダ１７と、制御回路１８と、制御信号入力端子１９と、ソース線制御回路２０と、を備える。

メモリセルアレイ１１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＲＣとを含む。このメモリセルアレイ１１は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセル等とも称す）ＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルＭＣは、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。

メモリセルアレイ１１上の所定の領域であるＲＯＭ ｆｕｓｅ領域１１ａは、メモリ１０の初期化等に必要な各種の初期設定値を格納している。メモリ１０の電源投入（パワーオン）時に、ＲＯＭ ｆｕｓｅ領域１１ａ内に格納されている各種の初期設定値は、制御回路１８によって、自動的に読み出される。ＲＯＭ ｆｕｓｅ領域１１ａ内に格納されている各種の初期設定値は、書き込み電圧や消去電圧を設定するためものであり、各種の初期設定値が自動的に読み出されることにより、制御回路１８によって、メモリ１０の初期設定動作が行われる。

ビット線制御回路１２は、メモリセルアレイ１１内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータ記憶回路（図示せず）等を有している。ビット線制御回路１２は、ビット線ＢＬを介してメモリセルアレイ１１中のメモリセルＭＣのデータを読み出したり、ビット線ＢＬを介して該メモリセルＭＣの状態を検出したり、ビット線ＢＬを介して該メモリセルＭＣに書き込み制御電圧を印加して該メモリセルＭＣに書き込みを行う。

カラムデコーダ１３は、ビット線制御回路１２内のデータ記憶回路を選択し、このデータ記憶回路に読み出されたメモリセルＭＣのデータを、データ入出力バッファ１４を介してデータ入出力端子１５から外部（コントローラ１００）へ出力する。

データ入出力バッファ１４は、データ入出力端子１５からデータを受信し、カラムデコーダ１３によって選択された該データ記憶回路に記憶される。また、データ入出力バッファ１４は、データ入出力端子１５を介して外部にデータを出力する。

データ入出力端子１５は、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスを受信する。

終端回路１６は、データ入出力端子１５と外部（コントローラ１００）との間で生じるデータ等の信号の反射を終端させる回路である。

ロウデコーダ１７は、データの読み出し動作、書き込み動作、或いは消去動作時に、何れかのブロックＢＬＫを選択し、残りのブロックＢＬＫを非選択とする。つまり、ロウデコーダ１７は、メモリセルアレイ１１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。

ソース線制御回路２０は、ソース線ＳＲＣの電圧を制御する。

制御回路１８は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ロウデコーダ１７、及びソース線制御回路２０を制御する。制御回路１８には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路１８は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ロウデコーダ１７、及びソース線制御回路２０に供給する。

制御回路１８は、外部から制御信号入力端子１９を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子１５からデータ入出力バッファ１４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路１８は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１１の各部に供給する。

＜１．１．３ 終端回路の回路構成＞
図３を用いて、第１の実施形態に係るデータ入出力端子１５、及び終端回路１６の回路を概略的に説明する。図３は、第１の実施形態に係るデータ入出力端子１５、及び終端回路１６の基本的な回路を模式的に示す回路図である。

図３に示すように、データ入出力端子１５は、複数の入出力ピン（ＩＯピンとも称す）１５ａを複数個備えている。ＩＯピン１５ａは、外部（図示しないコントローラ１００）と、データ入出力バッファ１４と、終端回路１６とを接続している。

終端回路１６は、ｐ型トランジスタ（ｐＭＯＳトランジスタ、またはスイッチトランジスタ等とも称す）１６ａと、抵抗素子１６ｂと、抵抗素子１６ｃと、ｎ型トランジスタ（ｎＭＯＳトランジスタ、またはスイッチトランジスタ等とも称す）１６ｄとを備える回路を、ＩＯピン１５ａ毎に備えている（図示せず）。

ｐ型トランジスタ１６ａは、電流経路の一端に電源ＶＣＣＱが印加され、ゲートに信号ＯＤＴＥＮＢｎが印加される。
抵抗素子１６ｂは、一端がトランジスタ１６ａの電流経路の他端に接続され、他端がＩＯピン１５ａに接続される。
抵抗素子１６ｃは、一端がＩＯピン１５ａ及び抵抗素子１６ｂの他端に接続される。
ｎ型トランジスタ１６ｄは、電流経路の一端が抵抗素子１６ｃの他端に接続され、電流経路の他端に接地電位ＶＳＳＱが印加され、ゲートに信号ＯＤＴＥＮＢが印加される。
尚、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄを区別しない場合には、単にスイッチトランジスタと称することがある。また、信号ＯＤＴＥＮＢｎは、信号ＯＤＴＥＮＢの反転信号である。そして、信号ＯＤＴＥＮＢｎ及び信号ＯＤＴＥＮＢは、制御回路１８から与えられるものである。

トランジスタ１６ａ、１６ｄ、及び抵抗素子１６ｂ、１６ｃを、メモリチップ（メモリ１０）上に備える該回路は、ＯＤＴ(On-Die Termination)回路等とも呼ばれている。また、ＩＯピン１５ａと電源ＶＣＣＱとを繋ぐ抵抗（トランジスタ１６ａ及び抵抗素子１６ｂ）をプルアップ回路、ＩＯピン１５ａと接地電位ＶＳＳＱとを繋ぐ抵抗（トランジスタ１６ｄ及び抵抗素子１６ｃ）をプルダウン回路と呼ぶことがある。

トランジスタ１６ａがオンした場合、トランジスタ１６ａの電流経路にはオン抵抗が生じ、抵抗値はＲｏｎ＿ｐとなる。また、トランジスタ１６ｄがオンした場合、トランジスタ１６ｄの電流経路にも同様にオン抵抗が生じ、抵抗値はＲｏｎ＿ｎとなる。また抵抗素子１６ｂの抵抗値はＲｐｕｐ、抵抗素子１６ｃの抵抗値はＲｐｄｎである。

次に、図４を用いて、メモリセルＭＣ、ｐ型トランジスタ１６ａ、及びｎ型トランジスタ１６ｄの基本的な構造について概略的に説明する。図４は、メモリセルＭＣ、ｐ型トランジスタ１６ａ、及びｎ型トランジスタ１６ｄの基本的な構造を模式的に示した、第１の方向（例えばビット線方向）に沿った断面図である。

図４に示すように、半導体基板は、半導体基板の表面領域にｐ型の不純物が拡散されることで形成されたｐウェル（半導体基板とも称す）１１０ａと、ｐウェル１１０ａの表面領域にｎ型の不純物が拡散されることで形成され、互いに分離しているソース領域及びドレイン領域（ｎ^＋の不純物拡散領域）１１０ｂと、ソース領域及びドレイン領域１１０ｂに挟まれたチャネル領域とを備えている。そして、チャネル領域上方、且つｐウェル１１０ａ上には、絶縁材料によって形成されるトンネル絶縁膜１１１と、電荷を保持することが可能な材料によって形成される電荷蓄積膜１１２と、絶縁材料によって形成されるゲート絶縁膜１１３と、導電材料によって形成される制御ゲート電極１１４とが順に積層されたメモリセルＭＣが形成されている。

また、図４に示すように、半導体基板は、半導体基板の表面領域にｎ型の不純物が拡散されることで形成されたｎウェル（半導体基板とも称す）１１０ｃと、ｎウェル１１０ｃの表面領域にｐ型の不純物が拡散されることで形成され、互いに分離しているソース領域及びドレイン領域（ｐ^＋の不純物拡散領域）１１０ｄと、ソース領域及びドレイン領域１１０ｄに挟まれたチャネル領域とを備えている。そして、チャネル領域上方、且つｎウェル１１０ｃ上には、絶縁材料によって形成されるゲート絶縁膜１１１と、電極膜１１２と絶縁膜１１３と、導電材料によって形成されるゲート電極１１４とが順に積層されたｐ型トランジスタ１６ａが形成されている。

更に、図４に示すように、半導体基板は、例えば半導体基板の表面領域にｐ型の不純物が拡散されることで形成されたｐウェル（半導体基板とも称す）１１０ｅと、互いに分離しているソース領域及びドレイン領域１１０ｆと、ソース領域及びドレイン領域１１０ｆに挟まれたチャネル領域とを備えている。そして、チャネル領域上方、且つｐウェル１１０ｅ上には、ゲート絶縁膜１１１と、電極膜１１２と、絶縁膜１１３と、ゲート電極１１４とが順に積層されたｎ型トランジスタ１６ｄが形成されている。

そして、メモリセルＭＣ、ｐ型トランジスタ１６ａ、及びｎ型トランジスタ１６ｄのゲート構造を覆うように、層間絶縁膜１１５が形成されている。

尚、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄのゲート絶縁膜１１１と、メモリセルＭＣのトンネル絶縁膜１１１との膜厚は同じである。そのため、ｐ型トランジスタ１６ａは、低電圧用のトランジスタ（ＬＶＰ−Ｔｒ）、ｎ型トランジスタは、低電圧用のトランジスタ（ＬＶＮ−Ｔｒ）等とも呼ばれる。また、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄは、例えば絶縁膜１１３の一部が除去され、電極膜１１２と、ゲート電極１１４とが電気的に接続されている。

＜１．１．４ スイッチトランジスタの特性＞
次に、図５を用いて、ｐ型トランジスタ及びｎ型トランジスタの電流―電圧（｜ＩＤＳ｜―｜ＶＤＳ｜）特性（抵抗特性とも称す）について説明する。図５は、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄの電流―電圧特性を示したグラフである。横軸が電圧、縦軸が電流である。また、横軸の数値は、具体的な電圧そのものを示すものではない。

図５に示すように、同一条件（構造等）を有するｐ型トランジスタと、ｎ型トランジスタとは、それぞれ電流―電圧特性が異なっている。このため、同一条件を有するｐ型トランジスタ１６ａの抵抗値Ｒｏｎ＿ｐ及びｎ型トランジスタ１６ｄの抵抗値Ｒｏｎ＿ｎは異なる事（Ｒｏｎ＿ｐ≠Ｒｏｎ＿ｎ）ということがわかる。

例えば、ｐ型トランジスタ１６ａにおいて、一定の電圧（図中の２）を超えると、線形性が崩れてしまうことがわかる。そのため、本実施形態では、例えば電圧ＶＤＳｐ＝２・ｘ（ｘは任意の計数）［Ｖ］まで、ｐ型トランジスタ１６ａが線形性を保てると定義する。尚、スイッチトランジスタ電流―電圧特性における線形性の定義に関しては、上述した電圧は一例であり、任意に変更可能である。

次に、ｎ型トランジスタ１６ｄにおいて、一定の電圧（図中の１）を超えると、線形性が崩れてしまうことがわかる。そのため、本実施形態では、例えば電圧ＶＤＳｎ＝１・ｘ（ｘは任意の計数）［Ｖ］まで、ｎ型トランジスタ１６ｄが線形性を保てると定義する。

＜１．１．５ 抵抗素子の抵抗値の設定＞
本例の終端回路１６では、プルアップ回路の抵抗値Ｒｐｕｐ＿ｔｏｔａｌと、プルダウン回路の抵抗値Ｒｐｄｎ＿ｔｏｔａｌとが等しくなる（Ｒｐｕｐ＿ｔｏｔａｌ＝Ｒｐｄｎ＿ｔｏｔａｌ）ように、ｐ型トランジスタ１６ａの抵抗値及び抵抗素子１６ｂの抵抗値と、ｎ型トランジスタ１６ｄの抵抗値及び抵抗素子１６ｃの抵抗値とが調整される。尚、本明細書では、製造ばらつき等に起因するばらつきは、誤差範囲内とする。そのため、Ｒｐｕｐ＿ｔｏｔａｌと、Ｒｐｄｎ＿ｔｏｔａｌとが多少ばらついていても、互いの値は等しいと解する。

また、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄの線形性を保つために、ＩＯピン１５ａの電圧が最大の場合でも、抵抗素子１６ｂ及び１６ｃの抵抗値はｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄの線形性が崩れる電圧ＶＤＳｐ及びＶＤＳｎを超えないように、設定される。

例えば、電圧ＶＣＣＱから、ＩＯピン１５ａの電圧Ｖｐｉｎの最小値Ｖｐｉｎｍｉｎを減算し、更に、ｐ型トランジスタ１６ａが線形性を保てる電圧ＶＤＳｐを減算した電圧Ｖｐｕｐ（Ｖｐｕｐ＝ＶＣＣＱ−Ｖｐｉｎｍｉｎ−｜ＶＤＳｐ｜）が、抵抗素子１６ｂに印加された場合でも、ｐ型トランジスタ１６ａと抵抗素子１６ｂとの間で同様の電流Ｉｐｕが流れるように、抵抗素子１６ｂの抵抗値Ｒｐｕｐを調整する。そして、プルアップ回路の抵抗値は、ｐ型トランジスタ１６ａの抵抗値Ｒｏｎ＿ｐと、抵抗素子１６ｂの抵抗値Ｒｐｕｐとを加算したものとなる（Ｒｏｎ＿ｐ＋Ｒｐｕｐ＝Ｒｐｕｐ＿ｔｏｔａｌ）。

また、ＩＯピン１５ａの電圧Ｖｐｉｎの最大値Ｖｐｉｎｍａｘから、ｎ型トランジスタ１６ｄが線形性を保てる電圧ＶＤＳｎを減算した電圧Ｖｐｄｎ（Ｖｐｄｎ＝Ｖｐｉｎｍａｘ−｜ＶＤＳｎ｜）が、抵抗素子１６ｃに印加された場合でも、ｎ型トランジスタ１６ｄと抵抗素子１６ｃとの間で同様の電流Ｉｐｄが流れるように、抵抗素子１６ｃの抵抗値Ｒｐｄｎを調整する。そして、プルダウン回路の抵抗値は、ｎ型トランジスタ１６ｄの抵抗値Ｒｏｎ＿ｎと、抵抗素子１６ｃの抵抗値Ｒｐｄｎとを加算したものとなる（Ｒｏｎ＿ｎ＋Ｒｐｄｎ＝Ｒｐｄｎ＿ｔｏｔａｌ）。

尚、Ｒｐｕｐ＿ｔｏｔａｌ＝Ｒｐｄｎ＿ｔｏｔａｌ、且つＲｏｎ＿ｐ≠Ｒｏｎ＿ｎなので、Ｒｐｕｐ≠Ｒｐｄｎとなる。

このように、第１の実施形態に係る終端回路１６において、抵抗素子１６ｂ及び抵抗素子１６ｃの抵抗値は、上述したような条件を満たすように設定される。

＜１．２ 終端回路の動作＞
次に、図３を用いて、第１の実施形態に係る終端回路１６の動作について説明する。

この終端回路１６は、外部（コントローラ１００）からＩＯピン１５ａにデータが入力される際に、コントローラ１００から入力されたデータが、ＩＯピン１５ａに近接する回路において反射し、コントローラ１００に送信されないように、反射波を吸収するものである。そのため、コントローラ１００から、メモリ１０にデータが供給される際に、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄがそれぞれオンされるような、ＯＤＴＥＮＢｎ及びＯＤＴＥＮＢが、ｐ型トランジスタ１６ａ、及びｎ型トランジスタ１６ｄのゲートに印加される。

このため、ＩＯピン１５ａの電圧が最小の値Ｖｐｉｎｍｉｎ及び最大の値Ｖｐｉｎｍａｘであっても、上述で説明したように、抵抗素子１６ｂ、１６ｃの抵抗値を調整しているので、ｐ型トランジスタ１６ａ、及びｎ型トランジスタ１６ｄは、電流―電圧特性における線形性を保つことができる。

＜１．３ 第１の実施形態の作用効果＞
上述した実施形態の半導体装置（メモリ）１０によれば、半導体基板１１０ａ上に設けられた第１の絶縁膜１１１、第１の絶縁膜１１１上に設けられた第１の電極１１２、第１の電極１１２上に設けられた第２の絶縁膜１１３、及び第２の絶縁膜１１３上に設けられた第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部（コントローラ）１００からのデータを受信し、記憶部（メモリセルアレイ）１１にデータを供給する端子１５と、を有している。また、半導体装置１０は、半導体基板１１０ｃ上に設けられた第１の絶縁膜１１１と、第１の絶縁膜１１１上に設けられた第１及び第２の電極１１２、１１４とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型（ｐ型）の第１のトランジスタ１６ａ、一端が第１のトランジスタ１６ａの電流経路の他端に接続され、他端が端子１５に接続される第１の抵抗素子１６ｂ、一端が端子１５及び第１の抵抗素子１６ｂの他端に接続される第２の抵抗素子１６ｃ及び、半導体基板１１０ｅ上に設けられ、前記第１のトランジスタ１６ａと同一のゲート構造を有し、電流経路の一端が第２の抵抗素子１６ｃの他端に接続され、電流経路の他端に第２の電圧が印加される第１導電型とは異なる第２導電型（ｎ型）の第２のトランジスタ１６ｄを含む第１の回路１６を備える。ところで、第１のトランジスタ１６ａの抵抗値Ｒｏｎ＿ｐと、第２のトランジスタ１６ｄの抵抗値Ｒｏｎ＿ｎとは異なり、第１の抵抗素子１６ｂの抵抗値Ｒｐｕｐと、第２の抵抗素子１６ｃの抵抗値Ｒｐｄｎとは異なる。更に第１のトランジスタ１６ａの抵抗値Ｒｏｎ＿ｐと、第１の抵抗素子１６ｂの抵抗値Ｒｐｕｐとの合計Ｒｐｕｐ＿ｔｏｔａｌは、第２のトランジスタ１６ｄの抵抗値Ｒｏｎ＿ｎと、第２の抵抗素子１６ｃの抵抗値Ｒｐｄｎとの合計Ｒｐｄｎ＿ｎと等しい。

そのため、終端回路１６は必要最低限の構成を有し、ＩＯピン１５ａにおける寄生容量を抑制しつつ、終端回路１６の終端抵抗を均一にすることができる。具体的には以下の通りである。

ここで、比較例を用いて、第１の実施形態に係る効果について、より具体的に説明する。図６（ａ）、（ｂ）は、比較例に係る終端回路の構成を示した回路図である。

図６（ａ）に示すように、比較例に係る終端回路は、一端に電源ＶＣＣＱが印加され、他端にＩＯピン１５ａが接続される抵抗素子１６ｅと、一端にＩＯピン１５ａが接続され、他端に接地電位ＶＳＳＱが印加される抵抗素子１６ｆとを備えている。しかし、この終端回路では、終端回路１６を動作させる必要の無い場合でも、オンしてしまい、消費電力が大きくなってしまうという問題がある。

そこで、図６（ｂ）に示すように、比較例に係る他の終端回路は、上述した問題を解決するために、電流経路の一端に電源ＶＣＣＱが印加され、電流経路の他端に抵抗素子１６ｅの一端が接続され、ゲートにＯＤＴＥＮＢｎが印加されるｐ型トランジスタ１６ｇと、電流経路の一端が抵抗素子１６ｆの他端に接続され、電流経路の他端に接地電位ＶＳＳＱが印加され、ゲートにＯＤＴＥＮＢが印加されるｎ型トランジスタ１６ｈと、を更に備える。そこで、ｐ型トランジスタ１６ｇの抵抗値Ｒｏｎと、ｎ型トランジスタ１６ｈの抵抗値Ｒｏｎは同じであり、抵抗素子１６ｅの抵抗値Ｒと、抵抗素子１６ｆの抵抗値Ｒとは同じである。

また、ＩＯピン１５ａと電源ＶＣＣＱとを繋ぐ抵抗をプルアップ回路、ＩＯピン１５ａと接地電位ＶＳＳＱとを繋ぐ抵抗をプルダウン回路と呼ぶことがある。

次に、図７を用いて、第１の実施形態及び比較例に係る終端回路の終端特性について説明する。図７は、ＩＯピン１５ａの電流―ＩＯピン１５ａの電圧に対する終端回路の終端特性（終端抵抗）を示したグラフである。横軸がＩＯピン１５ａの電圧、縦軸がＩＯピン１５ａの電流である。

終端回路を構成する抵抗はＩＯピン１５ａの電圧に依らず一定になることが好ましいが、ｐ型トランジスタ及びｎ型トランジスタのオン抵抗（Ｒｏｎ）はＩＯピン１５ａの電圧に対して一定ではない（図５参照）。そのため、図７に示すように、スイッチトランジスタ１６ｇ、１６ｈの抵抗値Ｒｏｎが、抵抗素子１６ｅ、１６ｆの抵抗値Ｒよりも非常に大きい（Ｒｏｎ＞＞Ｒ）場合、ＩＯピン１５ａの電圧に依存して終端回路の終端抵抗が変化するため、特性が悪化してしまう（図中の波線部参照）。しかし、スイッチトランジスタ１６ｇ、１６ｈの抵抗値Ｒｏｎが、抵抗素子１６ｅ、１６ｆの抵抗値Ｒよりも小さい（Ｒ＞Ｒｏｎ）場合、終端回路の終端抵抗の線形性は良く、全電圧範囲で終端抵抗が均一になる。

プルアップ回路及びプルダウン回路において、常に各抵抗値がＲ＞Ｒｏｎの関係を満たすように設定される場合、トランジスタ１６ｇ、１６ｈのサイズが大きくなってしまい、ＩＯピンの寄生容量が大きくなるという問題がある。

そこで、第１の実施形態に係る終端回路１６では、ｐ型トランジスタ１６ａの抵抗値Ｒｏｎ＿ｐと、ｎ型トランジスタ１６ｄの抵抗値Ｒｏｎ＿ｎとの差に応じて、抵抗素子１６ｂの抵抗値Ｒｐｕｐと抵抗素子１６ｃの抵抗値Ｒｐｄｎとは異なる。更に言えば、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄの電流―電圧特性が線形性を保てるように、抵抗素子１６ｂ及び１６ｃの抵抗値を調整している。第１の実施形態に係る終端回路１６における終端特性は、図７のＲ１に示す通りである。第１の実施形態に係る終端回路１６において、必ずしも抵抗素子１６ｂの抵抗値Ｒｐｕｐがｐ型トランジスタ１６ａの抵抗値Ｒｏｎ＿ｐよりも大きいわけではない。また、抵抗素子１６ｃの抵抗値Ｒｐｄｎ及びｎ型トランジスタ１６ａの抵抗値Ｒｏｎ＿ｎに関しても同様である。そのため、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄのサイズ増大を抑制することができる。

その結果、ＩＯピン１５ａにおける寄生容量を抑制しつつ、終端回路１６の終端抵抗を均一にすることができる。

また、本実施形態では、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄは、メモリセルＭＣと同様のゲート構造を有している。これは、半導体装置の製造工程の削減の観点により、メモリセルＭＣと、ｐ型トランジスタ１６ａと、ｎ型トランジスタ１６ｄとを同時に形成しているためである。

しかしながら、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄは、メモリセルＭＣと同様の膜厚のゲート絶縁膜１１１を有している。そのため、ゲート絶縁膜１１１を有していないトランジスタの抵抗特性に比べて、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄの抵抗特性は良くない。

しかし、第１の実施形態で説明したように、抵抗素子の抵抗値を調整することで、良好に終端回路１６を動作させることができる。

このため、第１の実施形態によれば、半導体装置の製造プロセスの工程数を増加させることなく、高性能な終端回路１６を形成することが可能となる。

（第２の実施形態）
次に、第２の実施形態に係る半導体装置ついて説明する。第２の実施形態では、プルアップ回路において、それぞれ抵抗値の異なる複数のトランジスタを並列に配置し、プルダウン回路において、それぞれ抵抗値の異なる複数のトランジスタを並列に配置する点で第１の実施形態と異なる。尚、第２の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜２．１ 終端回路の回路構成＞
図８を用いて、第２の実施形態に係る終端回路１６の回路を概略的に説明する。図８は、第２の実施形態に係る終端回路１６の基本的な回路を模式的に示す回路図である。

図８に示すように、終端回路１６は、プルアップ回路１６１と、プルダウン回路１６２とを有している。

プルアップ回路１６１は、電流経路の一端にＶＣＣＱが印加され、電流経路の他端に抵抗素子１６ｂが接続され、サイズがそれぞれ異なり、並列に接続される複数のｐ型トランジスタ１６ａ０〜１６ａ４と、他端がＩＯピン１５ａに接続される抵抗素子１６ｂとを備える。具体的には、ｐ型トランジスタ１６ａ０、１６ａ１、１６ａ２、１６ａ３、１６ａ４のサイズ比は、それぞれ、１：２：４：８：１６である。また、ｐ型トランジスタ１６ａ０、１６ａ１、１６ａ２、１６ａ３、１６ａ４に印加される信号ＯＤＴＥＮＢｎは、それぞれ、ＯＤＴＥＮＢｎ＜０＞、ＯＤＴＥＮＢｎ＜１＞、ＯＤＴＥＮＢｎ＜２＞、ＯＤＴＥＮＢｎ＜３＞、ＯＤＴＥＮＢｎ＜４＞である。

プルダウン回路１６２は、電流経路の一端に抵抗素子１６ｃが接続され、電流経路の他端に接地電位ＶＳＳＱが印加され、サイズがそれぞれ異なり、並列に接続される複数のｎ型トランジスタ１６ｄ０〜１６ｄ４と、抵抗素子１６ｃとを備える。具体的には、ｎ型トランジスタ１６ｄ０、１６ｄ１、１６ｄ２、１６ｄ３、１６ｄ４のサイズ比は、それぞれ、１：２：４：８：１６である。尚、ｐ型トランジスタ１６ａ０と、ｎ型トランジスタ１６ｄ０とのサイズは同一である必要はない。つまり、ｐ型トランジスタ１６ａ０〜１６ａ４のサイズ比と、ｎ型トランジスタ１６ｄ０〜１６ｄ４のサイズ比とは互いに独立であってよい。ｎ型トランジスタ１６ｄ０、１６ｄ１、１６ｄ２、１６ｄ３、１６ｄ４のゲートに印加される信号ＯＤＴＥＮＢは、それぞれ、ＯＤＴＥＮＢ＜０＞、ＯＤＴＥＮＢ＜１＞、ＯＤＴＥＮＢ＜２＞、ＯＤＴＥＮＢ＜３＞、ＯＤＴＥＮＢ＜４＞である。

尚、ｐ型トランジスタ１６ａ０〜１６ａ４を区別しない場合には、ｐ型トランジスタ１６ａと称す。また、ｎ型トランジスタ１６ｄ０〜１６ｄ４を区別しない場合には、ｎ型トランジスタ１６ｄと称す。また、ｐ型トランジスタ１６ａ、及びｎ型トランジスタ１６ｂのサイズ比は、２の乗数になっているが、必ずしもこれに限らない。また、ｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄはそれぞれ５個あるが、必ずしもこれに限らない。また、サイズの一例としては、例えばゲート幅であり、電流駆動力が上述したような比率になるものであれば良い。

＜２．２ 動作＞
次に、ｐ型トランジスタ及びｎ型トランジスタを選択する方法について説明する。
例えば、出荷前にメモリ（チップ）１０毎にテストを行い、終端回路１６の終端抵抗の線形性が最も良くなるように、ｐ型トランジスタ１６ａ０〜１６ａ４の中から一つを選択し、同様にｎ型トランジスタ１６ｄ０〜１６ｄ４の中から一つを選択する。その際、ｐ型トランジスタ１６ａ０〜１６ａ４に対応する信号ＯＤＴＥＮＢｎ＜０＞〜＜４＞、及びｎ型トランジスタ１６ｄ０〜１６ｄ４に対応するＯＤＴＥＮＢ＜０＞〜＜４＞を適宜制御する。最適なｐ型トランジスタ１６ａ及び最適なｎ型トランジスタ１６ｄが選択された後は、上述した第１の実施形態で説明した動作と同様に動作する。

＜２．３ 効果＞
上述した実施形態によれば、半導体装置１０は、半導体基板１１０ｃ上に設けられた第１の絶縁膜１１１と、第１の絶縁膜１１１上に設けられた第１及び第２の電極１１２、１１４とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加され、ゲート構造のサイズがそれぞれ異なる複数の第１導電型の第１のトランジスタ１６ａ０〜１６ａ４、一端が第１のトランジスタ１６ａ０〜１６ａ４の電流経路の他端に接続され、他端が端子１５に接続される第１の抵抗素子１６ｂ、一端が端子１５及び第１の抵抗素子１６ｂの他端に接続される第２の抵抗素子１６ｃ及び、半導体基板１１０ｅ上に設けられ、第１のトランジスタ１６ａ０〜１６ａ４と同一構造のゲート構造を有し、電流経路の一端が第２の抵抗素子１６ｃの他端に接続され、電流経路の他端に第２の電圧が印加され、ゲート構造のサイズがそれぞれ異なる複数の第２導電型の第２のトランジスタ１６ｄ０〜１６ｄ４を含む第１の回路１６を備えている。

このように、様々なサイズのｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄを用意することで、ｐ型トランジスタ１６ａ、ｎ型トランジスタ１６ｄ、及び抵抗素子１６ｂ、１６ｃが製造ばらつきによって設計とは異なるサイズになった場合でも、適宜最適な抵抗値を有するｐ型トランジスタ１６ａ及びｎ型トランジスタ１６ｄをそれぞれ選択することができる。そのため、より正確に終端回路１６の終端抵抗を均一にすることができる。

（第３の実施形態）
次に、第３の実施形態に係る半導体装置ついて説明する。第３の実施形態では、メモリセルアレイ１１に、終端回路１６のトランジスタ情報を記憶する点で第２の実施形態と異なる。尚、第３の実施形態において、上述した第２の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜３．１ 第３の実施形態に係る動作＞
第３の実施形態に係る制御部１８は、第２の実施形態で説明した終端回路１６の終端抵抗のテストの後、選択された信号ＯＤＴＥＮＢｎ＜０＞〜＜４＞、及びＯＤＴＥＮＢ＜０＞〜＜４＞（以下、トランジスタ選択情報等と呼ぶ）を、ＲＯＭ ｆｕｓｅ領域１１ａに記憶する。

これにより、メモリ１０の電源投入（パワーオン）時等の初期動作時に、ＲＯＭ ｆｕｓｅ領域１１ａ内に格納されている信号ＯＤＴＥＮＢｎ＜０＞〜＜４＞、及びＯＤＴＥＮＢ＜０＞〜＜４＞が読み出され、第２の実施形態で説明した終端回路１６を、精度良く動作させることが可能となる。尚、第２の実施形態で説明した終端回路１６の終端抵抗のテストが行われる場合、適宜ＲＯＭ ｆｕｓｅ領域１１ａに記憶されたトランジスタ選択情報を更新することが可能である。

を適宜制御する。

＜３．２ 第３の実施形態に係る作用効果＞
上述した実施形態によれば、メモリセルアレイ１１は、第１のトランジスタ１６ａ０〜１６ａ４のゲートに印加される第１の信号ＯＤＴＥＮＢｎ＜０＞〜＜４＞と、第２のトランジスタ１６ｄ０〜１６ｄ４のゲートに印加される第２の信号ＯＤＴＥＮＢ＜０＞〜＜４＞と、を格納する。

このように、メモリセルアレイ１１内に、トランジスタ選択情報を格納することで、より早く終端回路１６を動作させることができる。

（第４の実施形態）
次に、第４の実施形態に係る半導体装置ついて説明する。第４の実施形態では、データ出力バッファに終端回路を組み込む点で第１の実施形態と異なる。尚、第４の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜４．１ データ入出力バッファ１４の構成＞
図９を用いて、第４の実施形態に係るデータ入出力バッファ１４について説明する。図９は、第４の実施形態に係るデータ入出力バッファ１４の基本的な構成について模式的に示した回路図である。

図９に示すように、データ入出力バッファ１４は、データ入力バッファ１４１と、データ出力バッファ１４２とを備えている。

データ入力バッファ１４１は、例えば外部（コントローラ１００）から供給されたデータを、データ入出力端子１５を介して受信する。

データ出力バッファ１４２は、“Ｌ”データまた“Ｈ”データを外部に出力する場合、データ出力バッファとして機能し、データ入力バッファ１４１がデータを受信する場合、終端回路として機能する。

具体的には、データ出力バッファ１４２は、ｐ型トランジスタ１４ａと、抵抗素子１４ｂと、抵抗素子１４ｃと、ｎ型トランジスタ１４ｄと、ＮＯＲ回路１４ｆと、ＮＯＲ回路１４ｅと、ＮＡＮＤ回路１４ｈと、ＮＡＮＤ回路１４ｇと、を備える回路を、ＩＯピン１５ａ毎に備えている（図示せず）。

ｐ型トランジスタ１４ａは、電流経路の一端に電源ＶＣＣＱが印加される。
抵抗素子１４ｂは、一端にｐ型トランジスタ１４ａの電流経路の他端が接続され、他端にＩＯピン１５ａが接続される。
抵抗素子１４ｃは、一端にＩＯピン１５ａ及び抵抗素子１４ｂの他端が接続される。
ｎ型トランジスタ１４ｄは、電流経路の一端に抵抗素子１４ｃの他端が接続され、電流経路の他端に接地電位ＶＳＳＱが印加される。
ＮＯＲ回路１４ｆは、第１の入力端子に信号ＢＵＦＥＮＢｎが入力され、第２の入力端子に信号ＩＯ＿ｐｒｅが入力され、ＮＯＲ回路１４ｅの第２の入力端子にＮＯＲ演算結果を出力する。
ＮＯＲ回路１４ｅは、第１の入力端子に信号ＯＤＴＥＮＢが入力され、第２の入力端子にＮＯＲ回路１４ｆの出力が入力され、ｐ型トランジスタ１４ａのゲートにＮＯＲ演算結果を出力する。
ＮＡＮＤ回路１４ｈは、第１の入力端子に信号ＢＵＦＥＮＢが入力され、第２の入力端子に信号ＩＯ＿ｐｒｅが入力され、ＮＡＮＤ回路１４ｇの第２の入力端子にＮＡＮＤ演算結果を出力する。
ＮＡＮＤ回路１４ｇは、第１の入力端子に信号ＯＤＴＥＮＢｎが入力され、第２の入力端子にＮＡＮＤ回路１４ｈの出力が入力され、ｎ型トランジスタ１４ｄのゲートにＮＡＮＤ演算結果を出力する。
尚、信号ＢＵＦＥＮＢｎは、信号ＢＵＦＥＮＢの反転信号であり、信号ＯＤＴＥＮＢｎは、信号ＯＤＴＥＮＢの反転信号であり、制御回路１８によって供給される。

＜４．２ 動作＞
＜４．２．１ データを外部からメモリ１０に入力する場合＞
ｐ型トランジスタ１４ａをオン状態に保つように、各信号を制御する。具体的には、信号ＯＤＴＥＮＢは“Ｈ”である。また、ｎ型トランジスタ１４ｄをオン状態に保つように、各信号を制御する。具体的には、信号ＯＤＴＥＮＢｎは“Ｌ”である。

＜４．２．２ “Ｌ”データをデータ出力バッファから外部に出力する場合＞
ｐ型トランジスタ１４ａをオフ状態に保つように、各信号を制御する。具体的には、信号ＢＵＦＥＮＢｎは“Ｌ”、信号ＩＯ＿ｐｒｅは“Ｈ”、信号ＯＤＴＥＮＢは“Ｌ”である。また、ｎ型トランジスタ１４ｄをオン状態に保つように、各信号を制御する。具体的には、信号ＢＵＦＥＮＢは“Ｈ”、信号ＯＤＴＥＮＢｎは“Ｈ”である。

＜４．２．３ “Ｈ”データをデータ出力バッファから外部に出力する場合＞
ｐ型トランジスタ１４ａをオン状態に保つように、各信号を制御する。具体的には、信号ＢＵＦＥＮＢｎは“Ｌ”、信号ＩＯ＿ｐｒｅは“Ｌ”、信号ＯＤＴＥＮＢは“Ｌ”である。また、ｎ型トランジスタ１４ｄをオフ状態に保つように、各信号を制御する。具体的には、信号ＢＵＦＥＮＢは“Ｈ”、信号ＯＤＴＥＮＢｎは“Ｈ”である。

＜４．３ 効果＞
上述した実施形態によれば、端子１５が、データを記憶部１１に供給する場合、第１のトランジスタ１６ａ及び第２のトランジスタ１６ｄはオン状態になり、第１の回路１６が、端子１５にデータを出力する場合、記第１のトランジスタ１６ａ及び第２のトランジスタ１６ｄのいずれか一方がオン状態になり、他方がオフ状態になる。

このように、データ出力バッファ及び終端回路の機能を含有する回路を有することができる。このため、終端回路と、出力バッファとを作りわける場合と比べて、より少ない回路構成で、終端回路を実現することが可能となる。また、出力バッファとして動作する場合においても、抵抗素子１４ｂ及び１４ｃによって、ノイズが軽減される。そのため、より、高品質なメモリシステム１を提供することが可能である。

＜変形例等＞
尚、上述した各抵抗素子は、メタル配線(Ｗ、Ｃｕ、Ａｌ等)、ゲート材料(シリサイド)、またはフローティングゲート材料(ポリシリコン)等を用いることで形成することも可能である。終端回路が動作する際は、電流が流れ続けているので、上述した各抵抗素子としては、エレクトロマイグレーションに強い材料、例えばＷが好ましい。

また、プルアップ回路において、抵抗素子とトランジスタとの場所は入れ替えてもかまわない。同様に、プルダウン回路において、抵抗素子とトランジスタとの場所は入れ替えてもかまわない。

また、各実施形態で説明したメモリシステム１は、同様の動作をする半導体記憶装置であれば、メモリカード、メモリデバイスまたは内部メモリ等にも適用可能であり、上述した各実施形態と同様の作用効果を奏することができる。

また、第２及び第３の実施形態に係るｐ型トランジスタ及びｎ型トランジスタの構成は、第４の実施形態に係るｐ型トランジスタ及びｎ型トランジスタの構成に組み合わせても良い。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム、 １０…メモリ
１１…メモリセルアレイ、 １１ａ…ＲＯＭ ｆｕｓｅ領域
１２…ビット線制御回路、 １３…カラムデコーダ、 １４…データ入出力バッファ
１４ａ…ｐ型トランジスタ、 １４ｂ…抵抗素子、 １４ｃ…抵抗素子
１４ｄ…ｎ型トランジスタ、 １４ｆ…ＮＯＲ回路、 １４ｅ…ＮＯＲ回路
１４ｈ…ＮＡＮＤ回路、 １４ｇ…ＮＡＮＤ回路
１５…データ入出力端子、 １５ａ…入出力ピン
１６…終端回路、 １６ａ…ｐ型トランジスタ、 １６ｂ…抵抗素子
１６ｃ…抵抗素子、 １６ｄ…ｎ型トランジスタ、
１６ａ０〜１６ａ４…ｐ型トランジスタ、 １６ｄ０〜１６ｄ４…ｎ型トランジスタ
１７…ロウデコーダ、 １８…制御回路、 １９…制御信号入力端子
２０…ソース線制御回路、 １００…コントローラ
１４１…データ入力バッファ、 １４２…データ出力バッファ
１６１…プルアップ回路、 １６２…プルダウン回路
２００…ホスト機器。

Claims (5)

1. 半導体基板上に設けられた第１の絶縁膜、前記第１の絶縁膜上に設けられた第１の電極、前記第１の電極上に設けられた第２の絶縁膜、及び前記第２の絶縁膜上に設けられた第２の電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、
   少なくとも外部からのデータを受信し、前記記憶部に前記データを供給する端子と、
   前記半導体基板上に設けられた前記第１の絶縁膜と、前記第１の絶縁膜上に設けられた前記第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ、
   一端が前記第１のトランジスタの電流経路の他端に接続され、他端が前記端子に接続される第１の抵抗素子、
   一端が前記端子及び前記第１の抵抗素子の他端に接続される第２の抵抗素子及び、
   前記第１のトランジスタと同一の前記ゲート構造を有し、電流経路の一端が前記第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される前記第１導電型とは異なる第２導電型の第２のトランジスタ
   を含む第１の回路と、
   を備えることを特徴とする半導体装置。
2. 前記第１のトランジスタの抵抗値と、
   前記第２のトランジスタの抵抗値とは異なり、
   前記第１の抵抗素子の抵抗値と、
   前記第２の抵抗素子の抵抗値とは異なり、
   前記第１のトランジスタの抵抗値と、前記第１の抵抗素子の抵抗値との合計は、前記第２のトランジスタの抵抗値と、前記第２の抵抗素子の抵抗値との合計と等しいことを特徴とする請求項１に記載の半導体装置。
3. 半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の電極と、前記第１の電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２の電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、
   少なくとも外部からのデータを受信し、前記記憶部に前記データを供給する端子と、
   前記半導体基板上に設けられた前記第１の絶縁膜と、前記第１の絶縁膜上に設けられた前記第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加され、サイズがそれぞれ異なる複数の第１導電型の第１のトランジスタ、
   一端が前記第１のトランジスタの電流経路の他端に接続され、他端が前記端子に接続される第１の抵抗素子、
   一端が前記端子及び前記第１の抵抗素子の他端に接続される第２の抵抗素子及び、
   前記第１のトランジスタと同一の前記ゲート構造を有し、電流経路の一端が前記第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加され、サイズがそれぞれ異なる複数の前記第１導電型とは異なる第２導電型の第２のトランジスタ
   を含む第１の回路と、
   を備えることを特徴とする半導体装置。
4. 前記記憶部は、
   前記第１のトランジスタのゲートに印加される第１の信号と、
   前記第２のトランジスタのゲートに印加される第２の信号と、
   を記憶することを特徴とする請求項３に記載の半導体装置。
5. 前記端子が、データを前記記憶部に供給する場合、
   前記第１のトランジスタ及び前記第２のトランジスタはオン状態になり、
   前記第１の回路が、前記端子にデータを出力する場合、
   前記第１のトランジスタ及び前記第２のトランジスタのいずれか一方がオン状態になり、他方がオフ状態になることを特徴とする、請求項１乃至４のいずれか一項に記載の半導体装置。

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