JPH07154271A

JPH07154271A - データ訂正装置

Info

Publication number: JPH07154271A
Application number: JP5300441A
Authority: JP
Inventors: Tsunehiko Moriuchi; 恒彦森内
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-11-30
Filing date: 1993-11-30
Publication date: 1995-06-16
Anticipated expiration: 2016-04-25
Also published as: US5586127A; JP3160448B2

Abstract

(57)【要約】【目的】本発明は動作速度の高速化を図り得るデータ訂
正装置を提供することを目的とする。【構成】読み出しデータを復号化して転送する復号化装
置５５と、復号化データを格納する記憶装置５７と、復
号化データからＥＣＣシンドロームを生成するシンドロ
ーム生成装置５６と、前記ＥＣＣシンドロームに含まれ
る誤データの位置及び誤データの数値を検出して転送す
る誤データ検出装置５８と、記憶装置５７内の誤データ
を訂正するデータ訂正装置５９と、各装置を制御する制
御装置６０とからデータ訂正装置が構成される。シンド
ローム生成装置５６からダイレクトパスＰを介して誤デ
ータ検出装置５８に転送データが出力され、誤データ検
出装置５８からダイレクトパスＰを介してデータ訂正装
置５９に転送データが出力され、転送データには、該転
送データを識別するための識別情報が付加される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、光ディスクシステム
等において、読み出しデータ中に含まれる誤データを訂
正するためのデータ訂正装置に関するものである。

【０００２】近年、光ディスクに関する技術の進歩にと
もない、光ディスクシステムとホストプロセッサとの間
のデータ転送レートが益々高速化されている。このた
め、光ディスクシステムに搭載されるデータ訂正装置の
動作を高速化することが要請されている。

【０００３】

【従来の技術】光ディスクシステムにおける従来のデー
タ訂正装置を図１３に従って説明する。フォーマッタ回
路１には光ディスクのデータ読み出し装置からインター
フェース回路を介して読み出しデータが入力される。

【０００４】光ディスクに記録されているデータは、リ
ードソロモン符号化方式に基づいて符号化されたもので
ある。前記フォーマッタ回路１はデータ読み出し装置か
ら符号化された読み出しデータが入力されると、その読
み出しデータを復号し、その復号データをバッファメモ
リ制御回路２及びシンドローム・ジェネレータ回路３に
出力する。

【０００５】シンドローム・ジェネレータ回路３はマイ
クロプロセッサ４の制御に基づいて動作し、前記復号デ
ータが入力されると、リードソロモン符号の復号に基づ
くシンドロームを生成する。また、シンドローム・ジェ
ネレータ回路３にはステータスレジスタ３ａが内蔵さ
れ、そのステータスレジスタ３ａには前記フォーマッタ
回路１から２セクタ分の復号データがシンドローム・ジ
ェネレータ回路３に出力され、１セクタ分のＥＣＣシン
ドローム生成が完了すると、「１」のフラグ設定され
る。

【０００６】そして、前記マイクロプロセッサ４は、前
記シンドローム・ジェネレータ回路３のステータスレジ
スタ３ａに「１」のフラグ設定されると、同シンドロー
ム・ジェネレータ回路３で生成されたシンドロームを読
み出してリデューサ回路５に書き込む。

【０００７】前記リデューサ回路５は前記マイクロプロ
セッサ４の制御に基づいて動作し、前記シンドローム・
ジェネレータ回路３で生成されたシンドロームに基づい
て、リードソロモン符号の復号に基づく誤り位置多項式
及び誤り数値多項式の係数を演算する。

【０００８】前記リデューサ回路５にはステータスレジ
スタ５ａが内蔵され、前記シンドローム・ジェネレータ
回路３から出力されたシンドロームに基づく同リデュー
サ回路５の演算動作が終了すると、同ステータスレジス
タ５ａに「１」のフラグが設定される。

【０００９】そして、前記マイクロプロセッサ４はステ
ータスレジスタ５ａに「１」のフラグが設定されると、
前記リデューサ回路５で演算された誤り位置多項式及び
誤り数値多項式の係数を同リデューサ回路５から読み出
し、チェーンサーチ回路６に書き込む。

【００１０】前記チェーンサーチ回路６は前記マイクロ
プロセッサ４の制御に基づいて動作し、前記リデューサ
回路５から出力された誤り位置多項式及び誤り数値多項
式の係数に基づいて復号データの誤り数値及び誤り位置
を演算する。また、チェーンサーチ回路６はエラー訂正
コードであるＣＲＣ（Cylic Redundancy Check）シンド
ロームを演算する。

【００１１】前記チェーンサーチ回路６にはステータス
レジスタ６ａが内蔵され、前記リデューサ回路５から出
力された誤り位置多項式及び誤り数値多項式の係数に基
づく同チェーンサーチ回路６の演算動作及び前記ＣＲＣ
シンドロームの演算動作が終了すると、同ステータスレ
ジスタ６ａに「１」のフラグが設定される。

【００１２】そして、前記マイクロプロセッサ４はステ
ータスレジスタ６ａに「１」のフラグが設定されると、
前記チェーンサーチ回路６で演算された誤り数値及び誤
り位置を同チェーンサーチ回路６から読み出す。

【００１３】前記バッファメモリ制御回路２は前記マイ
クロプロセッサ４の制御に基づいて動作し、前記フォー
マッタ回路１から出力される復号データをバッファメモ
リ７に格納する。

【００１４】また、前記バッファメモリ制御回路２は前
記マイクロプロセッサ４の制御に基づいてバッファメモ
リ７に格納されているデータを読み出し、同マイクロプ
ロセッサ４に出力する。

【００１５】このように構成されたデータ訂正装置の動
作を図１４に従って説明する。データ読み出し装置から
フォーマッタ回路１に読み出しデータが入力されると、
フォーマッタ回路１は読み出しデータを復号してバッフ
ァメモリ制御回路２及びシンドローム・ジェネレータ回
路３に出力する。

【００１６】バッファメモリ制御回路２は入力された復
号データをバッファメモリ７に格納する。マイクロプロ
セッサ４はシンドローム・ジェネレータ回路３のステー
タスレジスタ３ａに設定されたフラグが「１」となっ
て、１セクタ分の復号データが同シンドローム・ジェネ
レータ回路３に格納されたことを検知すると（ステップ
１）、同シンドローム・ジェネレータ回路３で生成され
たシンドロームを読み出し（ステップ２）、リデューサ
回路５に書き込む（ステップ３）。

【００１７】次いで、マイクロプロセッサ４はリデュー
サ回路５を起動し、同リデューサ回路５にシンドローム
・ジェネレータ回路３から出力されたシンドロームに基
づいて誤り位置多項式及び誤り数値多項式の係数を演算
させる（ステップ４）。

【００１８】次いで、マイクロプロセッサ４はリデュー
サ回路５のステータスレジスタ５ａに設定されたフラグ
が「１」となって、同リデューサ回路５の演算が終了し
たことを検知すると（ステップ５）、同リデューサ回路
５で演算された誤り位置多項式及び誤り数値多項式の係
数を読み出す（ステップ６）。

【００１９】次いで、マイクロプロセッサ４は読み出し
た係数をチェーンサーチ回路６に書き込み（ステップ
７）、同チェーンサーチ回路６を起動する（ステップ
８）。そして、マイクロプロセッサ４はチェーンサーチ
回路６のステータスレジスタ６ａに設定されたフラグが
「１」となって、同チェーンサーチ回路６の演算が終了
したことを検知すると（ステップ９）、同チェーンサー
チ回路６で演算された誤り位置情報及び誤り数値情報を
読み出す（ステップ１０）。

【００２０】次いで、マイクロプロセッサ４は読み出し
た誤り位置情報に基づいて、バッファメモリ７上におい
て誤りのあるアドレスを演算し（ステップ１１）、バッ
ファメモリ制御回路２に読み出し命令を出力して、バッ
ファメモリ７の当該アドレスに格納されている誤データ
を読み出す（ステップ１２）。

【００２１】そして、読み出し動作が終了すると（ステ
ップ１３）、読み出された復号データを前記誤り数値情
報に基づいて訂正し（ステップ１４）、訂正したデータ
をバッファメモリ制御回路２を介してバッファメモリ７
に書き込む（ステップ１５）。

【００２２】また、上記ステップ１０〜１５の動作と並
行して、マイクロプロセッサ４によりＣＲＣシンドロー
ムの演算も行われる。以上の動作により１セクタ分の復
号データの訂正動作が終了する。

【００２３】

【発明が解決しようとする課題】ところが、上記のよう
なデータ訂正装置による訂正動作では、マイクロプロセ
ッサ４がシンドローム・ジェネレータ回路３、リデュー
サ回路５及びチェーンサーチ回路６のステータスレジス
タ３ａ，５ａ，６ａのフラグを常時監視し、各フラグに
「１」が設定されると次のステップに移行する。

【００２４】従って、マイクロプロセッサ４で各ステー
タスレジスタ３ａ，５ａ，６ａのフラグを読み出してそ
の設定値を検出し、その検出結果に基づいて次の動作の
開始を指令するため、各回路での演算動作の終了から次
の動作の開始までに要する時間が長くなるという問題点
がある。

【００２５】また、マイクロプロセッサ４で各ステータ
スレジスタ３ａ，５ａ，６ａのフラグを常時監視する必
要があるため、その監視動作に要するマイクロプロセッ
サ４の占有時間が長くなり、同マイクロプロセッサ４に
よる他のデータ処理速度が低下するという問題点があ
る。

【００２６】また、バッファメモリ７内の復号データの
訂正動作を行うときには、マイクロプロセッサ４により
バッファメモリ制御回路２を介してバッファメモリ７に
アクセスしているので、そのアクセスに要するマイクロ
プロセッサ４の占有時間が長くなり、同マイクロプロセ
ッサ４による他のデータ処理速度が低下するという問題
点がある。

【００２７】また、チェーンサーチ回路６内で生成され
るＣＲＣシンドロームは、マイクロプロセッサ４により
読み出されて所定の演算が行われ、ＣＲＣチェックデー
タが演算される。

【００２８】従って、ＣＲＣシンドロームに基づく演算
動作によっても、マイクロプロセッサ４の占有時間が長
くなり、同マイクロプロセッサ４による他のデータ処理
速度が低下するという問題点がある。

【００２９】この発明の目的は、データ訂正装置の動作
を制御するマイクロプロセッサと、同データ訂正装置を
構成する各回路とのアクセスに要する時間を短縮し、か
つ各回路の制御によるマイクロプロセッサの占有時間を
短縮して、動作速度の高速化を図り得るデータ訂正装置
を提供することにある。

【００３０】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、記録媒体に符号化して記録された
データを復号化して転送する復号化装置５５と、前記復
号化装置５５から転送された復号化データを格納する記
憶装置５７と、前記復号化装置５５から転送された復号
化データからＥＣＣシンドロームを生成するシンドロー
ム生成装置５６と、前記ＥＣＣシンドロームに含まれる
誤データの位置及び誤データの数値を検出して転送する
誤データ検出装置５８と、前記誤データ検出装置５８か
ら転送される転送データに基づいて前記記憶装置５７内
の誤データを訂正するデータ訂正装置５９と、前記各装
置を制御する制御装置６０とからデータ訂正装置が構成
される。前記シンドローム生成装置５６からダイレクト
パスＰを介して前記誤データ検出装置５８に転送データ
が出力され、前記誤データ検出装置５８からダイレクト
パスＰを介して前記データ訂正装置５９に転送データが
出力され、前記シンドローム生成装置５６及び前記誤デ
ータ検出装置５８から次段の装置に転送する転送データ
には、該転送データを識別するための識別情報が付加さ
れる。

【００３１】また、図４に示すように前記誤データ検出
装置は、前記シンドローム・ジェネレータ回路２３から
転送される転送データに基づいて、誤り位置多項式と、
誤り数値多項式を生成して転送するリデューサ回路２４
と、前記リデューサ回路２４から転送される転送データ
に基づいて、誤り位置と、誤り数値と、ＣＲＣシンドロ
ームを生成して前記データ訂正装置５９に転送するチェ
ーンサーチ回路２５とから構成される。

【００３２】また、図４に示すように前記データ訂正装
置は、前記誤データ検出装置５８から転送される転送デ
ータに基づいて、前記記憶装置５７に格納されている復
号化データに含まれる誤データを訂正するバッファメモ
リ制御回路２０である。

【００３３】また、前記識別情報は、転送データが属す
るセクタ番号と、該セクタ内での転送データの位置情報
と、該セクタ内での誤データの有無を識別する情報であ
る。

【００３４】

【作用】シンドローム生成装置５６からダイレクトパス
Ｐを介して誤データ検出装置５８に転送データが出力さ
れ、その転送データには該転送データを識別するための
識別情報が付加される。従って、制御装置６０による制
御を行うことなく、シンドローム生成装置５６から誤デ
ータ検出装置５８へのデータ転送が行われる。

【００３５】また、誤データ検出装置５８からダイレク
トパスＰを介してデータ訂正装置５９に転送データが出
力され、その転送データには該転送データを識別するた
めの識別情報が付加される。従って、制御装置６０によ
る制御を行うことなく、誤データ検出装置５８からデー
タ訂正装置５９へのデータ転送が行われる。

【００３６】

【実施例】図２は本発明を具体化した光ディスク制御装
置を示す。光ディスク制御装置１１はＳＣＳＩインター
フェースを介してコンピュータ１２に接続され、ディス
クインターフェースを介して光ディスク駆動装置１３に
接続されている。

【００３７】前記光ディスク制御装置１１は光ディスク
コントローラ１４と、マイクロプロセッサ１５と、ＤＲ
ＡＭで構成されるバッファメモリ１６と、ＳＣＳＩコン
トローラ１７と、入出力駆動回路１８とから構成され
る。

【００３８】前記光ディスクコントローラ１４は、前記
光ディスク駆動装置１３への命令送信及びステータス受
領と、光ディスクへの書き込みフォーマットの生成と、
光ディスクからの読み出しデータのフォーマット解読及
びエラー訂正と、光ディスク駆動装置１３とバッファメ
モリ１６との間のデータ転送と、ＳＣＳＩコントローラ
１７とバッファメモリ１６との間のデータ転送等の各処
理を行う。

【００３９】そして、コンピュータ１２から光ディスク
に書き込むべきデータがＳＣＳＩコントローラ１７を介
して光ディスクコントローラ１４に入力されると、光デ
ィスクコントローラ１４はそのデータを一旦バッファメ
モリ１６に格納し、必要なデータを読み出して所定の加
工を行い、入出力駆動回路１８を介して光ディスク駆動
装置１３に出力する。

【００４０】また、光ディスクからのデータ読み出し動
作時には、光ディスク駆動装置１３から出力される読み
出しデータに所定の加工を施して一旦バッファメモリ１
６に格納し、ある程度データがたまったところで、一括
してＳＣＳＩコントローラ１７を介してコンピュータ１
２に転送する。

【００４１】光ディスクは読み出しデータの誤り率が高
いので、あらかじめエラーチェックコード（ＥＣＣ）が
データとともに書き込まれ、そのＥＣＣに基づいて読み
出しデータの誤りを訂正している。

【００４２】図３に光ディスクに書き込まれる１セクタ
分のデータを示す。１セクタ分のデータは１０４行のデ
ータ部と、１６行のＥＣＣ部とから構成される。そし
て、データ部及びＥＣＣ部を構成する各バイトは光ディ
スク上に直線状に書き込まれる。

【００４３】また、図３において縦方向に配列される各
バイトにおいて前記ＥＣＣによるエラーチェックが行わ
れ、横方向に配列される各バイトにおいてＣＲＣエラー
チェックが行われる。また、縦方向に一列に配列される
各バイトが１つのインターリーブを構成する。

【００４４】前記光ディスクコントローラ１４の構成を
図４に従って説明する。光ディスクコントローラ１４は
インターフェースユニット１９と、ＤＭＡ（ダイレクト
・メモリ・アクセス）転送の制御を行うバッファメモリ
制御回路２０と、データのエンコード及びデコードを行
うフォーマッタ回路２１と、内部プロセッサ２２と、シ
ンドローム・ジェネレータ回路２３と、誤り訂正ユニッ
トとしてのリデューサ回路２４及びチェーンサーチ回路
２５とから構成される。

【００４５】前記インターフェースユニット１９は、前
記マイクロプロセッサ１５との間でコマンド及び処理結
果の送受信動作を行うとともに、コマンドの実効に必要
なパラメータを記憶するメモリを内蔵している。そし
て、マイクロプロセッサ１５から前記バッファメモリ１
６にアクセスする場合には、インターフェースユニット
１９及びバッファメモリ制御回路２０を介してデータの
送受信が行われる。

【００４６】バッファメモリ制御回路２０は、バッファ
メモリ１６に対する書き込み及び読み出し動作、ＤＲＡ
Ｍで構成されるバッファメモリ１６のセル情報のリフレ
ッシュ動作の制御、前記フォーマッタ回路２１との間の
データ送受信制御、前記チェーンサーチ回路２５とのデ
ータ転送制御を行う。また、バッファメモリ制御回路２
０はチェーンサーチ回路２５から送られるエラー情報に
より、バッファメモリ１６に格納されているデータの訂
正を行う。

【００４７】前記フォーマッタ回路２１は、光ディスク
への書き込み動作時にはデータのパラレル−シリアル変
換及びＲＬＬコードへの符号化を行い、さらに同期信号
を付加して前記入出力駆動回路１８に出力する。

【００４８】また、光ディスクからのデータ読み出し動
作時には、フォーマッタ回路２１は光ディスクから読み
出されたデータパターンを解読して、同期信号とデータ
との分離、データの復号、及びシリアル−パラレル変換
を行う。

【００４９】前記内部プロセッサ２２は、前記マイクロ
プロセッサ１５から入力されるコマンドの解読及び実行
と、同マイクロプロセッサ１５への処理結果の報告を行
うとともに、複数セクタの連続処理及び単一処理の制御
を行う。

【００５０】シンドローム・ジェネレータ回路２３は、
光ディスクへのデータ書き込み動作時には書き込みデー
タに基づいてＣＲＣコード及びＥＣＣコードを生成して
前記フォーマッタ回路２１に出力し、光ディスクからの
データ読み出し動作時には、ＥＣＣシンドローム及びＣ
ＲＣチェックデータの生成を行う。

【００５１】また、シンドローム・ジェネレータ回路２
３には前記ＥＣＣシンドロームを一時的に格納するバッ
ファメモリが内蔵され、２セクタ分のＥＣＣコードある
いはＥＣＣシンドロームを格納可能となっている。

【００５２】前記シンドローム・ジェネレータ回路２３
の構成を図５に従って説明する。シンドローム・ジェネ
レータ回路２３はタイミング・アドレス制御ユニット２
６と、論理ユニット２７と、ＲＡＭ２８と、６４ビット
の入力信号の中から８ビットを選択して出力するセレク
タ回路２９及び１６ビットの入力信号のいずれか８ビッ
トを出力するセレクタ回路３０とから構成される。

【００５３】前記タイミングアドレス制御ユニット２６
は、前記フォーマッタ回路２１から入力される多数の制
御信号に基づいて論理ユニット２７、ＲＡＭ２８、セレ
クタ回路２９，３０の動作タイミングを制御する。

【００５４】前記論理ユニット２７は、前記フォーマッ
タ回路２１から入力されるデータに基づいて、公知の演
算手法によりＥＣＣシンドロームを演算し、前記ＲＡＭ
２８に格納する。そして、１セクタ分のＥＣＣシンドロ
ームがＲＡＭ２８に格納されると、セレクタ回路２９，
３０を介してＥＣＣシンドロームＳＹＮが前記リデュー
サ回路２４に出力される。

【００５５】このとき、セレクタ回路３０の出力信号は
図４に示すダイレクトパスＰ１を介してリデューサ回路
２４に出力される。前記タイミング・アドレス制御ユニ
ット２６はパケットＩＤを前記セレクタ回路３０に出力
し、同セレクタ回路３０はＥＣＣシンドロームとともに
そのパケットＩＤをリデューサ回路２４に出力する。

【００５６】前記シンドローム・ジェネレータ回路２３
から出力される１セクタ分のデータの転送フォーマット
を図７に従って説明する。すなわち、シンドローム・ジ
ェネレータ回路２３から出力される１セクタ分のデータ
はパケットＩＤを格納するＩＤデータ部３１と、シンド
ロームデータ部３２とから構成される。

【００５７】前記ＩＤデータ部は、主にディスコアビッ
ト３３と、セクタＩＤ３４と、インターリーブ番号３５
とからなる。前記セクタＩＤ３４は、いずれのセクタの
データであるかを特定するためのＩＤデータが格納さ
れ、前記インターリーブ番号３５は各セクタのいずれの
インターリーブを処理しているかを示すデータが格納さ
れる。

【００５８】図１０に示すように、シンドローム・ジェ
ネレータ回路２３が１セクタ分の演算を終了した状態
で、リデューサ回路２４から出力されるＳＥＮＢＬ信号
がＨレベルとなって、同リデューサ回路２４がシンドロ
ーム・ジェネレータ回路２３からのデータを受付け可能
となると、同シンドローム・ジェネレータ回路２３はク
ロック信号ＣＬＫの次の立ち下がりに同期して、ＳＳＴ
ＲＢ信号をＨレベルとする。

【００５９】そして、シンドローム・ジェネレータ回路
２３は、ＩＤデータ部３１及びシンドロームデータ部３
２に格納されているデータＳＹＮをＩＤデータ部３１か
ら順次８ビットずつリデューサ回路２４に転送する。

【００６０】前記リデューサ回路２４の構成を図６に従
って説明する。前記ＥＣＣシンドロームＳＹＮはＲＡＭ
３６に入力されるとともに、ゼロ検出回路３７に入力さ
れる。前記ゼロ検出回路３７はＥＣＣシンドロームＳＹ
Ｎの値がすべて「０」であるか否かを検出し、その検出
結果を制御部３８に出力する。そして、ＥＣＣシンドロ
ームＳＹＮの値がすべて「０」でなければ、制御部３８
はＥＣＣシンドロームＳＹＮをＲＡＭ３６に格納する。

【００６１】前記ＲＡＭ３９に格納されたＥＣＣシンド
ロームＳＹＮはユーグリッド互除回路３９に読み出され
る。ユーグリッド互除回路３９はＥＣＣシンドロームＳ
ＹＮに基づいて前記従来例と同様に誤り位置多項式及び
誤り数値多項式を演算し、ＲＡＭ３６に格納する。

【００６２】前記制御部３８は演算された誤り位置多項
式及び誤り数値多項式とパケットＩＤとをセレクタ回路
４０に出力する。そして、セレクタ回路４０の出力信号
は、図４に示すダイレクトパスＰ２を介して前記チェー
ンサーチ回路２５に出力される。

【００６３】その転送フォーマットを図８に従って説明
すると、リデューサ回路２４から出力される１セクタ分
のデータはＩＤデータ部４１と誤り位置多項式を格納す
るオメガデータ部４２と、誤り数値多項式を格納するシ
グマデータ部４３とから構成される。

【００６４】前記ＩＤデータ部４１は、主にノーエラー
ビット４４と、セクタＩＤ４５と、インターリーブ番号
４６とからなる。前記ノーエラービット４４に「１」が
格納されている状態では、前記ユーグリッド互除回路３
９は起動されず、ＩＤデータ部４１のみがチェーンサー
チ回路２５に出力される。

【００６５】前記セクタＩＤ４５は、いずれのセクタの
データであるかを特定するためのＩＤデータが格納さ
れ、前記インターリーブ番号４６は各セクタのいずれの
インターリーブを処理しているかを示すデータが格納さ
れる。

【００６６】図１１に示すように、チェーンサーチ回路
２５からリデューサ回路２４に出力される信号ＰＥＮＢ
ＬがＨレベルとなると、チェーンサーチ回路２５はリデ
ューサ回路２４の出力信号受付け可能な状態となる。そ
して、リデューサ回路２４が１セクタ分の演算を終了し
て、クロック信号ＣＬＫの次の立ち下がりに同期してＨ
レベルの信号ＰＳＴＲＢをチェーンサーチ回路２５に出
力した後、前記ＩＤデータ部４１、オメガデータ部４２
及びシグマデータ部４３に格納されているデータＰＬＹ
を順次８ビットずつチェーンサーチ回路２５に出力す
る。

【００６７】前記チェーンサーチ回路２５は前記従来例
と同様に、リデューサ回路２４から出力する誤り位置多
項式及び誤り数値多項式に基づいて、誤り位置及び誤り
数値を演算する。また、チェーンサーチ回路２５は演算
された誤り位置及び誤り数値を、誤り位置多項式及び誤
り数値多項式の次数と比較することにより、誤り位置及
び誤り数値が正しく演算されたか否かを判定している。

【００６８】また、チェーンサーチ回路２５に内蔵され
たＣＲＣ演算回路によりＣＲＣシンドロームが生成され
る。前記チェーンサーチ回路２５は、誤り位置及び誤り
数値とパケットＩＤ及びＣＲＣシンドロームを図４に示
すダイレクトパスＰ３を介して前記バッファメモリ制御
回路２０に出力する。

【００６９】その転送フォーマットを図９に従って説明
すると、チェーンサーチ回路２５から出力される１セク
タ分のデータはＩＤデータ部４７とＣＲＣシンドローム
を格納するＣＲＣシンドローム部４８と、誤り位置及び
誤り数値を格納する誤り情報部４９とから構成される。

【００７０】前記ＩＤデータ部は、主に１ビットのアン
コレクトビット５０と、４ビットのエラーカウントビッ
ト５１と、セクタＩＤ５２と、インターリーブ番号５３
とからなる。

【００７１】前記アンコレクトビット５０は誤り訂正が
できなかった場合に「１」となり、このアンコレクトビ
ット５０が「１」となると、ＩＤデータ部４７だけがバ
ッファ制御回路２０に出力される。

【００７２】前記セクタＩＤ５２は、いずれのセクタの
データであるかを特定するためのＩＤデータが格納さ
れ、前記インターリーブ番号５３は各セクタのいずれの
インターリーブを処理しているかを示すデータが格納さ
れる。

【００７３】図１２に示すように、チェーンサーチ回路
２５が誤り位置、誤り数値及びＣＲＣシンドロームの演
算が終了した状態で、バッファ制御回路２０から出力さ
れるＥＥＮＢＬ信号がＨレベルとなって、同バッファ制
御回路２０がチェーンサーチ回路２５からのデータを受
付け可能となると、同チェーンサーチ回路２５はクロッ
ク信号ＣＬＫの次の立ち下がりに同期して、ＥＳＴＲＢ
信号をＨレベルとする。

【００７４】そして、チェーンサーチ回路２５はＩＤデ
ータ部４７から順次１６ビットずつバッファ制御回路２
０に転送する。前記バッファ制御回路２０は、チェーン
サーチ回路２５から出力される誤り位置情報に基づい
て、当該アドレスのデータをバッファメモリ１６から読
み出し、チェーンサーチ回路２５から出力される誤り数
値情報に基づいて、当該データを訂正し、再びバッファ
メモリ１６に書き込む。

【００７５】また、バッファ制御回路２０はチェーンサ
ーチ回路２５から出力されるＣＲＣシンドロームを順次
ＥＯＲし、１セクタ分のＣＲＣシンドローム値を演算す
る。以上のようにこのデータ訂正装置では、シンドロー
ム・ジェネレータ回路２３と、リデューサ回路２４とが
ダイレクトパスＰ１で接続され、リデューサ回路２４と
チェーンサーチ回路２５とがダイレクトパスＰ２で接続
され、チェーンサーチ回路２５とバッファメモリ制御回
路２０とがダイレクトパスＰ３で接続されている。

【００７６】そして、各回路間を転送するデータにはパ
ケットＩＤを付加して転送することにより、各回路では
演算されるデータがどのセクタのどのインターリーブで
あるかが認識される。

【００７７】従って、各回路間の転送は内部プロセッサ
２２で監視する必要がなくなるため、各回路と内部プロ
セッサ２２とのアクセスに要する時間を削減して、デー
タ処理速度を向上させることができるとともに、各回路
間の転送動作にともなう内部プロセッサ２２の占有時間
を削減して、同内部プロセッサ２２によるデータ処理速
度を向上させることができる。

【００７８】また、エラーを含むセクタについては、チ
ェーンサーチ回路２５で演算された誤り位置情報及び誤
り数値情報に基づいて、バッファメモリ制御回路２０に
よりバッファメモリ１６内の誤データが訂正される。

【００７９】従って、内部プロセッサ２２によるアクセ
スを必要とすることなく、データ訂正動作を行うことが
できるので、訂正処理動作を向上させることができる。
また、チェーンサーチ回路２５で演算されたＣＲＣシン
ドロームは、誤り位置情報、誤り数値情報及びパケット
ＩＤとともに、バッファメモリ制御回路２０に転送さ
れ、同バッファメモリ制御回路２０により順次ＥＯＲさ
れる。

【００８０】従って、１セクタの転送動作が終了した時
点で、バッファ制御回路２０ではＣＲＣチェックデータ
が演算される。この結果、内部プロセッサ２２によるア
クセスを必要とすることなく、ＣＲＣチェックデータを
演算することができるので、訂正処理速度を向上させる
ことができる。

【００８１】また、チェーンサーチ回路２５では、演算
された誤り位置及び誤り数値の個数が正しいか否かが、
誤り位置多項式の次数に基づいて判定される。従って、
誤り位置及び誤り数値の個数が正しいか否かを内部プロ
セッサ２２の演算に基づいて判定する必要がないので、
内部プロセッサ２２の占有時間を削減して、同内部プロ
セッサ２２によるデータ処理速度を向上させることがで
きる。

【００８２】

【発明の効果】以上詳述したように、この発明はデータ
訂正装置のマイクロプロセッサと、同データ訂正装置を
構成する各回路とのアクセスに要する時間を短縮し、か
つ各回路の制御によるマイクロプロセッサの占有時間を
短縮して、動作速度の高速化を図り得るデータ訂正装置
を提供することができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】光ディスク制御装置を示すブロック図である。

【図３】セクタの内容を示す説明図である。

【図４】光ディスクコントローラを示すブロック図であ
る。

【図５】シンドローム・ジェネレータ回路を示すブロッ
ク図である。

【図６】リデューサ回路を示す回路図である。

【図７】シンドローム・ジェネレータからリデューサ回
路に出力されるデータの１セクタ分のデータフォーマッ
トを示す説明図である。

【図８】リデューサ回路からチェーンサーチ回路に出力
されるデータの１セクタ分のデータフォーマットを示す
説明図である。

【図９】チェーンサーチ回路からバッファメモリ制御回
路に出力されるデータの１セクタ分のデータフォーマッ
トを示す説明図である。

【図１０】シンドローム・ジェネレータ回路の動作を示
すタイミング波形図である。

【図１１】リデューサ回路の動作を示すタイミング波形
図である。

【図１２】チェーンサーチ回路の動作を示すタイミング
波形図である。

【図１３】従来例を示すブロック図である。

【図１４】従来例の動作を示すフローチャート図であ
る。

【符号の説明】

５５復号化装置５６シンドローム生成装置５７記憶装置５８誤データ検出装置５９データ訂正装置６０制御装置

Claims

【特許請求の範囲】

【請求項１】記録媒体に符号化して記録されたデータ
を復号化して転送する復号化装置（５５）と、前記復号化装置（５５）から転送された復号化データを
格納する記憶装置（５７）と、前記復号化装置（５５）から転送された復号化データか
らＥＣＣシンドロームを生成するシンドローム生成装置
（５６）と、前記ＥＣＣシンドロームに含まれる誤データの位置及び
誤データの数値を検出して転送する誤データ検出装置
（５８）と、前記誤データ検出装置（５８）から転送される転送デー
タに基づいて前記記憶装置（５７）内の誤データを訂正
するデータ訂正装置（５９）と、前記各装置を制御する制御装置（６０）と、を備えたデータ訂正装置であって、前記シンドローム生成装置（５６）はダイレクトパス
（Ｐ）を介して前記誤データ検出装置（５８）に転送デ
ータを出力し、前記誤データ検出装置（５８）はダイレ
クトパス（Ｐ）を介して前記データ訂正装置（５９）に
転送データを出力し、前記シンドローム生成装置（５
６）及び前記誤データ検出装置（５８）は、次段の装置
に転送する転送データに、該転送データを識別するため
の識別情報を付加することを特徴とするデータ訂正装
置。
【請求項２】前記誤データ検出装置は、前記シンドロ
ーム・ジェネレータ回路（２３）から転送される転送デ
ータに基づいて、誤り位置多項式と、誤り数値多項式を
生成して転送するリデューサ回路（２４）と、前記リデューサ回路（２４）から転送される転送データ
に基づいて、誤り位置と、誤り数値と、ＣＲＣシンドロ
ームを生成して前記データ訂正装置（５９）に転送する
チェーンサーチ回路（２５）と、から構成したことを特徴とする請求項１記載のデータ訂
正装置。
【請求項３】前記データ訂正装置は、前記誤データ検
出装置（５８）から転送される転送データに基づいて、
前記記憶装置（５７）に格納されている復号化データに
含まれる誤データを訂正するバッファメモリ制御回路
（２０）であることを特徴とする請求項１記載のデータ
訂正装置。
【請求項４】前記識別情報は転送データが属するセク
タのセクタ番号と、該セクタ内での転送データの位置情
報と、該セクタ内での誤データの有無を識別する情報で
あることを特徴とする請求項１記載のデータ訂正装置。