JPH07154271A - データ訂正装置 - Google Patents

データ訂正装置

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JPH07154271A
JPH07154271A JP5300441A JP30044193A JPH07154271A JP H07154271 A JPH07154271 A JP H07154271A JP 5300441 A JP5300441 A JP 5300441A JP 30044193 A JP30044193 A JP 30044193A JP H07154271 A JPH07154271 A JP H07154271A
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Tsunehiko Moriuchi
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Fujitsu Ltd
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

(57)【要約】 【目的】本発明は動作速度の高速化を図り得るデータ訂
正装置を提供することを目的とする。 【構成】読み出しデータを復号化して転送する復号化装
置55と、復号化データを格納する記憶装置57と、復
号化データからECCシンドロームを生成するシンドロ
ーム生成装置56と、前記ECCシンドロームに含まれ
る誤データの位置及び誤データの数値を検出して転送す
る誤データ検出装置58と、記憶装置57内の誤データ
を訂正するデータ訂正装置59と、各装置を制御する制
御装置60とからデータ訂正装置が構成される。シンド
ローム生成装置56からダイレクトパスPを介して誤デ
ータ検出装置58に転送データが出力され、誤データ検
出装置58からダイレクトパスPを介してデータ訂正装
置59に転送データが出力され、転送データには、該転
送データを識別するための識別情報が付加される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、光ディスクシステム
等において、読み出しデータ中に含まれる誤データを訂
正するためのデータ訂正装置に関するものである。
【0002】近年、光ディスクに関する技術の進歩にと
もない、光ディスクシステムとホストプロセッサとの間
のデータ転送レートが益々高速化されている。このた
め、光ディスクシステムに搭載されるデータ訂正装置の
動作を高速化することが要請されている。
【0003】
【従来の技術】光ディスクシステムにおける従来のデー
タ訂正装置を図13に従って説明する。フォーマッタ回
路1には光ディスクのデータ読み出し装置からインター
フェース回路を介して読み出しデータが入力される。
【0004】光ディスクに記録されているデータは、リ
ードソロモン符号化方式に基づいて符号化されたもので
ある。前記フォーマッタ回路1はデータ読み出し装置か
ら符号化された読み出しデータが入力されると、その読
み出しデータを復号し、その復号データをバッファメモ
リ制御回路2及びシンドローム・ジェネレータ回路3に
出力する。
【0005】シンドローム・ジェネレータ回路3はマイ
クロプロセッサ4の制御に基づいて動作し、前記復号デ
ータが入力されると、リードソロモン符号の復号に基づ
くシンドロームを生成する。また、シンドローム・ジェ
ネレータ回路3にはステータスレジスタ3aが内蔵さ
れ、そのステータスレジスタ3aには前記フォーマッタ
回路1から2セクタ分の復号データがシンドローム・ジ
ェネレータ回路3に出力され、1セクタ分のECCシン
ドローム生成が完了すると、「1」のフラグ設定され
る。
【0006】そして、前記マイクロプロセッサ4は、前
記シンドローム・ジェネレータ回路3のステータスレジ
スタ3aに「1」のフラグ設定されると、同シンドロー
ム・ジェネレータ回路3で生成されたシンドロームを読
み出してリデューサ回路5に書き込む。
【0007】前記リデューサ回路5は前記マイクロプロ
セッサ4の制御に基づいて動作し、前記シンドローム・
ジェネレータ回路3で生成されたシンドロームに基づい
て、リードソロモン符号の復号に基づく誤り位置多項式
及び誤り数値多項式の係数を演算する。
【0008】前記リデューサ回路5にはステータスレジ
スタ5aが内蔵され、前記シンドローム・ジェネレータ
回路3から出力されたシンドロームに基づく同リデュー
サ回路5の演算動作が終了すると、同ステータスレジス
タ5aに「1」のフラグが設定される。
【0009】そして、前記マイクロプロセッサ4はステ
ータスレジスタ5aに「1」のフラグが設定されると、
前記リデューサ回路5で演算された誤り位置多項式及び
誤り数値多項式の係数を同リデューサ回路5から読み出
し、チェーンサーチ回路6に書き込む。
【0010】前記チェーンサーチ回路6は前記マイクロ
プロセッサ4の制御に基づいて動作し、前記リデューサ
回路5から出力された誤り位置多項式及び誤り数値多項
式の係数に基づいて復号データの誤り数値及び誤り位置
を演算する。また、チェーンサーチ回路6はエラー訂正
コードであるCRC(Cylic Redundancy Check)シンド
ロームを演算する。
【0011】前記チェーンサーチ回路6にはステータス
レジスタ6aが内蔵され、前記リデューサ回路5から出
力された誤り位置多項式及び誤り数値多項式の係数に基
づく同チェーンサーチ回路6の演算動作及び前記CRC
シンドロームの演算動作が終了すると、同ステータスレ
ジスタ6aに「1」のフラグが設定される。
【0012】そして、前記マイクロプロセッサ4はステ
ータスレジスタ6aに「1」のフラグが設定されると、
前記チェーンサーチ回路6で演算された誤り数値及び誤
り位置を同チェーンサーチ回路6から読み出す。
【0013】前記バッファメモリ制御回路2は前記マイ
クロプロセッサ4の制御に基づいて動作し、前記フォー
マッタ回路1から出力される復号データをバッファメモ
リ7に格納する。
【0014】また、前記バッファメモリ制御回路2は前
記マイクロプロセッサ4の制御に基づいてバッファメモ
リ7に格納されているデータを読み出し、同マイクロプ
ロセッサ4に出力する。
【0015】このように構成されたデータ訂正装置の動
作を図14に従って説明する。データ読み出し装置から
フォーマッタ回路1に読み出しデータが入力されると、
フォーマッタ回路1は読み出しデータを復号してバッフ
ァメモリ制御回路2及びシンドローム・ジェネレータ回
路3に出力する。
【0016】バッファメモリ制御回路2は入力された復
号データをバッファメモリ7に格納する。マイクロプロ
セッサ4はシンドローム・ジェネレータ回路3のステー
タスレジスタ3aに設定されたフラグが「1」となっ
て、1セクタ分の復号データが同シンドローム・ジェネ
レータ回路3に格納されたことを検知すると(ステップ
1)、同シンドローム・ジェネレータ回路3で生成され
たシンドロームを読み出し(ステップ2)、リデューサ
回路5に書き込む(ステップ3)。
【0017】次いで、マイクロプロセッサ4はリデュー
サ回路5を起動し、同リデューサ回路5にシンドローム
・ジェネレータ回路3から出力されたシンドロームに基
づいて誤り位置多項式及び誤り数値多項式の係数を演算
させる(ステップ4)。
【0018】次いで、マイクロプロセッサ4はリデュー
サ回路5のステータスレジスタ5aに設定されたフラグ
が「1」となって、同リデューサ回路5の演算が終了し
たことを検知すると(ステップ5)、同リデューサ回路
5で演算された誤り位置多項式及び誤り数値多項式の係
数を読み出す(ステップ6)。
【0019】次いで、マイクロプロセッサ4は読み出し
た係数をチェーンサーチ回路6に書き込み(ステップ
7)、同チェーンサーチ回路6を起動する(ステップ
8)。そして、マイクロプロセッサ4はチェーンサーチ
回路6のステータスレジスタ6aに設定されたフラグが
「1」となって、同チェーンサーチ回路6の演算が終了
したことを検知すると(ステップ9)、同チェーンサー
チ回路6で演算された誤り位置情報及び誤り数値情報を
読み出す(ステップ10)。
【0020】次いで、マイクロプロセッサ4は読み出し
た誤り位置情報に基づいて、バッファメモリ7上におい
て誤りのあるアドレスを演算し(ステップ11)、バッ
ファメモリ制御回路2に読み出し命令を出力して、バッ
ファメモリ7の当該アドレスに格納されている誤データ
を読み出す(ステップ12)。
【0021】そして、読み出し動作が終了すると(ステ
ップ13)、読み出された復号データを前記誤り数値情
報に基づいて訂正し(ステップ14)、訂正したデータ
をバッファメモリ制御回路2を介してバッファメモリ7
に書き込む(ステップ15)。
【0022】また、上記ステップ10〜15の動作と並
行して、マイクロプロセッサ4によりCRCシンドロー
ムの演算も行われる。以上の動作により1セクタ分の復
号データの訂正動作が終了する。
【0023】
【発明が解決しようとする課題】ところが、上記のよう
なデータ訂正装置による訂正動作では、マイクロプロセ
ッサ4がシンドローム・ジェネレータ回路3、リデュー
サ回路5及びチェーンサーチ回路6のステータスレジス
タ3a,5a,6aのフラグを常時監視し、各フラグに
「1」が設定されると次のステップに移行する。
【0024】従って、マイクロプロセッサ4で各ステー
タスレジスタ3a,5a,6aのフラグを読み出してそ
の設定値を検出し、その検出結果に基づいて次の動作の
開始を指令するため、各回路での演算動作の終了から次
の動作の開始までに要する時間が長くなるという問題点
がある。
【0025】また、マイクロプロセッサ4で各ステータ
スレジスタ3a,5a,6aのフラグを常時監視する必
要があるため、その監視動作に要するマイクロプロセッ
サ4の占有時間が長くなり、同マイクロプロセッサ4に
よる他のデータ処理速度が低下するという問題点があ
る。
【0026】また、バッファメモリ7内の復号データの
訂正動作を行うときには、マイクロプロセッサ4により
バッファメモリ制御回路2を介してバッファメモリ7に
アクセスしているので、そのアクセスに要するマイクロ
プロセッサ4の占有時間が長くなり、同マイクロプロセ
ッサ4による他のデータ処理速度が低下するという問題
点がある。
【0027】また、チェーンサーチ回路6内で生成され
るCRCシンドロームは、マイクロプロセッサ4により
読み出されて所定の演算が行われ、CRCチェックデー
タが演算される。
【0028】従って、CRCシンドロームに基づく演算
動作によっても、マイクロプロセッサ4の占有時間が長
くなり、同マイクロプロセッサ4による他のデータ処理
速度が低下するという問題点がある。
【0029】この発明の目的は、データ訂正装置の動作
を制御するマイクロプロセッサと、同データ訂正装置を
構成する各回路とのアクセスに要する時間を短縮し、か
つ各回路の制御によるマイクロプロセッサの占有時間を
短縮して、動作速度の高速化を図り得るデータ訂正装置
を提供することにある。
【0030】
【課題を解決するための手段】図1は本発明の原理説明
図である。すなわち、記録媒体に符号化して記録された
データを復号化して転送する復号化装置55と、前記復
号化装置55から転送された復号化データを格納する記
憶装置57と、前記復号化装置55から転送された復号
化データからECCシンドロームを生成するシンドロー
ム生成装置56と、前記ECCシンドロームに含まれる
誤データの位置及び誤データの数値を検出して転送する
誤データ検出装置58と、前記誤データ検出装置58か
ら転送される転送データに基づいて前記記憶装置57内
の誤データを訂正するデータ訂正装置59と、前記各装
置を制御する制御装置60とからデータ訂正装置が構成
される。前記シンドローム生成装置56からダイレクト
パスPを介して前記誤データ検出装置58に転送データ
が出力され、前記誤データ検出装置58からダイレクト
パスPを介して前記データ訂正装置59に転送データが
出力され、前記シンドローム生成装置56及び前記誤デ
ータ検出装置58から次段の装置に転送する転送データ
には、該転送データを識別するための識別情報が付加さ
れる。
【0031】また、図4に示すように前記誤データ検出
装置は、前記シンドローム・ジェネレータ回路23から
転送される転送データに基づいて、誤り位置多項式と、
誤り数値多項式を生成して転送するリデューサ回路24
と、前記リデューサ回路24から転送される転送データ
に基づいて、誤り位置と、誤り数値と、CRCシンドロ
ームを生成して前記データ訂正装置59に転送するチェ
ーンサーチ回路25とから構成される。
【0032】また、図4に示すように前記データ訂正装
置は、前記誤データ検出装置58から転送される転送デ
ータに基づいて、前記記憶装置57に格納されている復
号化データに含まれる誤データを訂正するバッファメモ
リ制御回路20である。
【0033】また、前記識別情報は、転送データが属す
るセクタ番号と、該セクタ内での転送データの位置情報
と、該セクタ内での誤データの有無を識別する情報であ
る。
【0034】
【作用】シンドローム生成装置56からダイレクトパス
Pを介して誤データ検出装置58に転送データが出力さ
れ、その転送データには該転送データを識別するための
識別情報が付加される。従って、制御装置60による制
御を行うことなく、シンドローム生成装置56から誤デ
ータ検出装置58へのデータ転送が行われる。
【0035】また、誤データ検出装置58からダイレク
トパスPを介してデータ訂正装置59に転送データが出
力され、その転送データには該転送データを識別するた
めの識別情報が付加される。従って、制御装置60によ
る制御を行うことなく、誤データ検出装置58からデー
タ訂正装置59へのデータ転送が行われる。
【0036】
【実施例】図2は本発明を具体化した光ディスク制御装
置を示す。光ディスク制御装置11はSCSIインター
フェースを介してコンピュータ12に接続され、ディス
クインターフェースを介して光ディスク駆動装置13に
接続されている。
【0037】前記光ディスク制御装置11は光ディスク
コントローラ14と、マイクロプロセッサ15と、DR
AMで構成されるバッファメモリ16と、SCSIコン
トローラ17と、入出力駆動回路18とから構成され
る。
【0038】前記光ディスクコントローラ14は、前記
光ディスク駆動装置13への命令送信及びステータス受
領と、光ディスクへの書き込みフォーマットの生成と、
光ディスクからの読み出しデータのフォーマット解読及
びエラー訂正と、光ディスク駆動装置13とバッファメ
モリ16との間のデータ転送と、SCSIコントローラ
17とバッファメモリ16との間のデータ転送等の各処
理を行う。
【0039】そして、コンピュータ12から光ディスク
に書き込むべきデータがSCSIコントローラ17を介
して光ディスクコントローラ14に入力されると、光デ
ィスクコントローラ14はそのデータを一旦バッファメ
モリ16に格納し、必要なデータを読み出して所定の加
工を行い、入出力駆動回路18を介して光ディスク駆動
装置13に出力する。
【0040】また、光ディスクからのデータ読み出し動
作時には、光ディスク駆動装置13から出力される読み
出しデータに所定の加工を施して一旦バッファメモリ1
6に格納し、ある程度データがたまったところで、一括
してSCSIコントローラ17を介してコンピュータ1
2に転送する。
【0041】光ディスクは読み出しデータの誤り率が高
いので、あらかじめエラーチェックコード(ECC)が
データとともに書き込まれ、そのECCに基づいて読み
出しデータの誤りを訂正している。
【0042】図3に光ディスクに書き込まれる1セクタ
分のデータを示す。1セクタ分のデータは104行のデ
ータ部と、16行のECC部とから構成される。そし
て、データ部及びECC部を構成する各バイトは光ディ
スク上に直線状に書き込まれる。
【0043】また、図3において縦方向に配列される各
バイトにおいて前記ECCによるエラーチェックが行わ
れ、横方向に配列される各バイトにおいてCRCエラー
チェックが行われる。また、縦方向に一列に配列される
各バイトが1つのインターリーブを構成する。
【0044】前記光ディスクコントローラ14の構成を
図4に従って説明する。光ディスクコントローラ14は
インターフェースユニット19と、DMA(ダイレクト
・メモリ・アクセス)転送の制御を行うバッファメモリ
制御回路20と、データのエンコード及びデコードを行
うフォーマッタ回路21と、内部プロセッサ22と、シ
ンドローム・ジェネレータ回路23と、誤り訂正ユニッ
トとしてのリデューサ回路24及びチェーンサーチ回路
25とから構成される。
【0045】前記インターフェースユニット19は、前
記マイクロプロセッサ15との間でコマンド及び処理結
果の送受信動作を行うとともに、コマンドの実効に必要
なパラメータを記憶するメモリを内蔵している。そし
て、マイクロプロセッサ15から前記バッファメモリ1
6にアクセスする場合には、インターフェースユニット
19及びバッファメモリ制御回路20を介してデータの
送受信が行われる。
【0046】バッファメモリ制御回路20は、バッファ
メモリ16に対する書き込み及び読み出し動作、DRA
Mで構成されるバッファメモリ16のセル情報のリフレ
ッシュ動作の制御、前記フォーマッタ回路21との間の
データ送受信制御、前記チェーンサーチ回路25とのデ
ータ転送制御を行う。また、バッファメモリ制御回路2
0はチェーンサーチ回路25から送られるエラー情報に
より、バッファメモリ16に格納されているデータの訂
正を行う。
【0047】前記フォーマッタ回路21は、光ディスク
への書き込み動作時にはデータのパラレル−シリアル変
換及びRLLコードへの符号化を行い、さらに同期信号
を付加して前記入出力駆動回路18に出力する。
【0048】また、光ディスクからのデータ読み出し動
作時には、フォーマッタ回路21は光ディスクから読み
出されたデータパターンを解読して、同期信号とデータ
との分離、データの復号、及びシリアル−パラレル変換
を行う。
【0049】前記内部プロセッサ22は、前記マイクロ
プロセッサ15から入力されるコマンドの解読及び実行
と、同マイクロプロセッサ15への処理結果の報告を行
うとともに、複数セクタの連続処理及び単一処理の制御
を行う。
【0050】シンドローム・ジェネレータ回路23は、
光ディスクへのデータ書き込み動作時には書き込みデー
タに基づいてCRCコード及びECCコードを生成して
前記フォーマッタ回路21に出力し、光ディスクからの
データ読み出し動作時には、ECCシンドローム及びC
RCチェックデータの生成を行う。
【0051】また、シンドローム・ジェネレータ回路2
3には前記ECCシンドロームを一時的に格納するバッ
ファメモリが内蔵され、2セクタ分のECCコードある
いはECCシンドロームを格納可能となっている。
【0052】前記シンドローム・ジェネレータ回路23
の構成を図5に従って説明する。シンドローム・ジェネ
レータ回路23はタイミング・アドレス制御ユニット2
6と、論理ユニット27と、RAM28と、64ビット
の入力信号の中から8ビットを選択して出力するセレク
タ回路29及び16ビットの入力信号のいずれか8ビッ
トを出力するセレクタ回路30とから構成される。
【0053】前記タイミングアドレス制御ユニット26
は、前記フォーマッタ回路21から入力される多数の制
御信号に基づいて論理ユニット27、RAM28、セレ
クタ回路29,30の動作タイミングを制御する。
【0054】前記論理ユニット27は、前記フォーマッ
タ回路21から入力されるデータに基づいて、公知の演
算手法によりECCシンドロームを演算し、前記RAM
28に格納する。そして、1セクタ分のECCシンドロ
ームがRAM28に格納されると、セレクタ回路29,
30を介してECCシンドロームSYNが前記リデュー
サ回路24に出力される。
【0055】このとき、セレクタ回路30の出力信号は
図4に示すダイレクトパスP1を介してリデューサ回路
24に出力される。前記タイミング・アドレス制御ユニ
ット26はパケットIDを前記セレクタ回路30に出力
し、同セレクタ回路30はECCシンドロームとともに
そのパケットIDをリデューサ回路24に出力する。
【0056】前記シンドローム・ジェネレータ回路23
から出力される1セクタ分のデータの転送フォーマット
を図7に従って説明する。すなわち、シンドローム・ジ
ェネレータ回路23から出力される1セクタ分のデータ
はパケットIDを格納するIDデータ部31と、シンド
ロームデータ部32とから構成される。
【0057】前記IDデータ部は、主にディスコアビッ
ト33と、セクタID34と、インターリーブ番号35
とからなる。前記セクタID34は、いずれのセクタの
データであるかを特定するためのIDデータが格納さ
れ、前記インターリーブ番号35は各セクタのいずれの
インターリーブを処理しているかを示すデータが格納さ
れる。
【0058】図10に示すように、シンドローム・ジェ
ネレータ回路23が1セクタ分の演算を終了した状態
で、リデューサ回路24から出力されるSENBL信号
がHレベルとなって、同リデューサ回路24がシンドロ
ーム・ジェネレータ回路23からのデータを受付け可能
となると、同シンドローム・ジェネレータ回路23はク
ロック信号CLKの次の立ち下がりに同期して、SST
RB信号をHレベルとする。
【0059】そして、シンドローム・ジェネレータ回路
23は、IDデータ部31及びシンドロームデータ部3
2に格納されているデータSYNをIDデータ部31か
ら順次8ビットずつリデューサ回路24に転送する。
【0060】前記リデューサ回路24の構成を図6に従
って説明する。前記ECCシンドロームSYNはRAM
36に入力されるとともに、ゼロ検出回路37に入力さ
れる。前記ゼロ検出回路37はECCシンドロームSY
Nの値がすべて「0」であるか否かを検出し、その検出
結果を制御部38に出力する。そして、ECCシンドロ
ームSYNの値がすべて「0」でなければ、制御部38
はECCシンドロームSYNをRAM36に格納する。
【0061】前記RAM39に格納されたECCシンド
ロームSYNはユーグリッド互除回路39に読み出され
る。ユーグリッド互除回路39はECCシンドロームS
YNに基づいて前記従来例と同様に誤り位置多項式及び
誤り数値多項式を演算し、RAM36に格納する。
【0062】前記制御部38は演算された誤り位置多項
式及び誤り数値多項式とパケットIDとをセレクタ回路
40に出力する。そして、セレクタ回路40の出力信号
は、図4に示すダイレクトパスP2を介して前記チェー
ンサーチ回路25に出力される。
【0063】その転送フォーマットを図8に従って説明
すると、リデューサ回路24から出力される1セクタ分
のデータはIDデータ部41と誤り位置多項式を格納す
るオメガデータ部42と、誤り数値多項式を格納するシ
グマデータ部43とから構成される。
【0064】前記IDデータ部41は、主にノーエラー
ビット44と、セクタID45と、インターリーブ番号
46とからなる。前記ノーエラービット44に「1」が
格納されている状態では、前記ユーグリッド互除回路3
9は起動されず、IDデータ部41のみがチェーンサー
チ回路25に出力される。
【0065】前記セクタID45は、いずれのセクタの
データであるかを特定するためのIDデータが格納さ
れ、前記インターリーブ番号46は各セクタのいずれの
インターリーブを処理しているかを示すデータが格納さ
れる。
【0066】図11に示すように、チェーンサーチ回路
25からリデューサ回路24に出力される信号PENB
LがHレベルとなると、チェーンサーチ回路25はリデ
ューサ回路24の出力信号受付け可能な状態となる。そ
して、リデューサ回路24が1セクタ分の演算を終了し
て、クロック信号CLKの次の立ち下がりに同期してH
レベルの信号PSTRBをチェーンサーチ回路25に出
力した後、前記IDデータ部41、オメガデータ部42
及びシグマデータ部43に格納されているデータPLY
を順次8ビットずつチェーンサーチ回路25に出力す
る。
【0067】前記チェーンサーチ回路25は前記従来例
と同様に、リデューサ回路24から出力する誤り位置多
項式及び誤り数値多項式に基づいて、誤り位置及び誤り
数値を演算する。また、チェーンサーチ回路25は演算
された誤り位置及び誤り数値を、誤り位置多項式及び誤
り数値多項式の次数と比較することにより、誤り位置及
び誤り数値が正しく演算されたか否かを判定している。
【0068】また、チェーンサーチ回路25に内蔵され
たCRC演算回路によりCRCシンドロームが生成され
る。前記チェーンサーチ回路25は、誤り位置及び誤り
数値とパケットID及びCRCシンドロームを図4に示
すダイレクトパスP3を介して前記バッファメモリ制御
回路20に出力する。
【0069】その転送フォーマットを図9に従って説明
すると、チェーンサーチ回路25から出力される1セク
タ分のデータはIDデータ部47とCRCシンドローム
を格納するCRCシンドローム部48と、誤り位置及び
誤り数値を格納する誤り情報部49とから構成される。
【0070】前記IDデータ部は、主に1ビットのアン
コレクトビット50と、4ビットのエラーカウントビッ
ト51と、セクタID52と、インターリーブ番号53
とからなる。
【0071】前記アンコレクトビット50は誤り訂正が
できなかった場合に「1」となり、このアンコレクトビ
ット50が「1」となると、IDデータ部47だけがバ
ッファ制御回路20に出力される。
【0072】前記セクタID52は、いずれのセクタの
データであるかを特定するためのIDデータが格納さ
れ、前記インターリーブ番号53は各セクタのいずれの
インターリーブを処理しているかを示すデータが格納さ
れる。
【0073】図12に示すように、チェーンサーチ回路
25が誤り位置、誤り数値及びCRCシンドロームの演
算が終了した状態で、バッファ制御回路20から出力さ
れるEENBL信号がHレベルとなって、同バッファ制
御回路20がチェーンサーチ回路25からのデータを受
付け可能となると、同チェーンサーチ回路25はクロッ
ク信号CLKの次の立ち下がりに同期して、ESTRB
信号をHレベルとする。
【0074】そして、チェーンサーチ回路25はIDデ
ータ部47から順次16ビットずつバッファ制御回路2
0に転送する。前記バッファ制御回路20は、チェーン
サーチ回路25から出力される誤り位置情報に基づい
て、当該アドレスのデータをバッファメモリ16から読
み出し、チェーンサーチ回路25から出力される誤り数
値情報に基づいて、当該データを訂正し、再びバッファ
メモリ16に書き込む。
【0075】また、バッファ制御回路20はチェーンサ
ーチ回路25から出力されるCRCシンドロームを順次
EORし、1セクタ分のCRCシンドローム値を演算す
る。以上のようにこのデータ訂正装置では、シンドロー
ム・ジェネレータ回路23と、リデューサ回路24とが
ダイレクトパスP1で接続され、リデューサ回路24と
チェーンサーチ回路25とがダイレクトパスP2で接続
され、チェーンサーチ回路25とバッファメモリ制御回
路20とがダイレクトパスP3で接続されている。
【0076】そして、各回路間を転送するデータにはパ
ケットIDを付加して転送することにより、各回路では
演算されるデータがどのセクタのどのインターリーブで
あるかが認識される。
【0077】従って、各回路間の転送は内部プロセッサ
22で監視する必要がなくなるため、各回路と内部プロ
セッサ22とのアクセスに要する時間を削減して、デー
タ処理速度を向上させることができるとともに、各回路
間の転送動作にともなう内部プロセッサ22の占有時間
を削減して、同内部プロセッサ22によるデータ処理速
度を向上させることができる。
【0078】また、エラーを含むセクタについては、チ
ェーンサーチ回路25で演算された誤り位置情報及び誤
り数値情報に基づいて、バッファメモリ制御回路20に
よりバッファメモリ16内の誤データが訂正される。
【0079】従って、内部プロセッサ22によるアクセ
スを必要とすることなく、データ訂正動作を行うことが
できるので、訂正処理動作を向上させることができる。
また、チェーンサーチ回路25で演算されたCRCシン
ドロームは、誤り位置情報、誤り数値情報及びパケット
IDとともに、バッファメモリ制御回路20に転送さ
れ、同バッファメモリ制御回路20により順次EORさ
れる。
【0080】従って、1セクタの転送動作が終了した時
点で、バッファ制御回路20ではCRCチェックデータ
が演算される。この結果、内部プロセッサ22によるア
クセスを必要とすることなく、CRCチェックデータを
演算することができるので、訂正処理速度を向上させる
ことができる。
【0081】また、チェーンサーチ回路25では、演算
された誤り位置及び誤り数値の個数が正しいか否かが、
誤り位置多項式の次数に基づいて判定される。従って、
誤り位置及び誤り数値の個数が正しいか否かを内部プロ
セッサ22の演算に基づいて判定する必要がないので、
内部プロセッサ22の占有時間を削減して、同内部プロ
セッサ22によるデータ処理速度を向上させることがで
きる。
【0082】
【発明の効果】以上詳述したように、この発明はデータ
訂正装置のマイクロプロセッサと、同データ訂正装置を
構成する各回路とのアクセスに要する時間を短縮し、か
つ各回路の制御によるマイクロプロセッサの占有時間を
短縮して、動作速度の高速化を図り得るデータ訂正装置
を提供することができる優れた効果を発揮する。
【図面の簡単な説明】
【図1】本発明の原理説明図である。
【図2】光ディスク制御装置を示すブロック図である。
【図3】セクタの内容を示す説明図である。
【図4】光ディスクコントローラを示すブロック図であ
る。
【図5】シンドローム・ジェネレータ回路を示すブロッ
ク図である。
【図6】リデューサ回路を示す回路図である。
【図7】シンドローム・ジェネレータからリデューサ回
路に出力されるデータの1セクタ分のデータフォーマッ
トを示す説明図である。
【図8】リデューサ回路からチェーンサーチ回路に出力
されるデータの1セクタ分のデータフォーマットを示す
説明図である。
【図9】チェーンサーチ回路からバッファメモリ制御回
路に出力されるデータの1セクタ分のデータフォーマッ
トを示す説明図である。
【図10】シンドローム・ジェネレータ回路の動作を示
すタイミング波形図である。
【図11】リデューサ回路の動作を示すタイミング波形
図である。
【図12】チェーンサーチ回路の動作を示すタイミング
波形図である。
【図13】従来例を示すブロック図である。
【図14】従来例の動作を示すフローチャート図であ
る。
【符号の説明】
55 復号化装置 56 シンドローム生成装置 57 記憶装置 58 誤データ検出装置 59 データ訂正装置 60 制御装置

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 記録媒体に符号化して記録されたデータ
    を復号化して転送する復号化装置(55)と、 前記復号化装置(55)から転送された復号化データを
    格納する記憶装置(57)と、 前記復号化装置(55)から転送された復号化データか
    らECCシンドロームを生成するシンドローム生成装置
    (56)と、 前記ECCシンドロームに含まれる誤データの位置及び
    誤データの数値を検出して転送する誤データ検出装置
    (58)と、 前記誤データ検出装置(58)から転送される転送デー
    タに基づいて前記記憶装置(57)内の誤データを訂正
    するデータ訂正装置(59)と、 前記各装置を制御する制御装置(60)と、 を備えたデータ訂正装置であって、 前記シンドローム生成装置(56)はダイレクトパス
    (P)を介して前記誤データ検出装置(58)に転送デ
    ータを出力し、前記誤データ検出装置(58)はダイレ
    クトパス(P)を介して前記データ訂正装置(59)に
    転送データを出力し、前記シンドローム生成装置(5
    6)及び前記誤データ検出装置(58)は、次段の装置
    に転送する転送データに、該転送データを識別するため
    の識別情報を付加することを特徴とするデータ訂正装
    置。
  2. 【請求項2】 前記誤データ検出装置は、前記シンドロ
    ーム・ジェネレータ回路(23)から転送される転送デ
    ータに基づいて、誤り位置多項式と、誤り数値多項式を
    生成して転送するリデューサ回路(24)と、 前記リデューサ回路(24)から転送される転送データ
    に基づいて、誤り位置と、誤り数値と、CRCシンドロ
    ームを生成して前記データ訂正装置(59)に転送する
    チェーンサーチ回路(25)と、 から構成したことを特徴とする請求項1記載のデータ訂
    正装置。
  3. 【請求項3】 前記データ訂正装置は、前記誤データ検
    出装置(58)から転送される転送データに基づいて、
    前記記憶装置(57)に格納されている復号化データに
    含まれる誤データを訂正するバッファメモリ制御回路
    (20)であることを特徴とする請求項1記載のデータ
    訂正装置。
  4. 【請求項4】 前記識別情報は転送データが属するセク
    タのセクタ番号と、該セクタ内での転送データの位置情
    報と、該セクタ内での誤データの有無を識別する情報で
    あることを特徴とする請求項1記載のデータ訂正装置。
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