JPH0248991B2 - - Google Patents
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- JPH0248991B2 JPH0248991B2 JP55063303A JP6330380A JPH0248991B2 JP H0248991 B2 JPH0248991 B2 JP H0248991B2 JP 55063303 A JP55063303 A JP 55063303A JP 6330380 A JP6330380 A JP 6330380A JP H0248991 B2 JPH0248991 B2 JP H0248991B2
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- JP
- Japan
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- clock
- data
- signal
- shift register
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- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 11
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- 238000010586 diagram Methods 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
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- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10194—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using predistortion during writing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/102—Programmed access in sequence to addressed parts of tracks of operating record carriers
- G11B27/105—Programmed access in sequence to addressed parts of tracks of operating record carriers of operating discs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Digital Magnetic Recording (AREA)
Description
【発明の詳細な説明】
下記の米国特許出願は本願と関連を有する。即
ち、 １ Ｄ・Ｊ・RathbunおよびＤ・Ｂ・O′Keefeの
米国特許出願第38977号「可変周波数補償を用
いたデイジタル読出し復元方法」 ２ Ｄ・Ｊ・RathbunおよびＤ・Ｂ・O′Keefeの
米国特許出願第38767号「デイジタル周波数変
調および修正周波数変調による読出し復元方
法」 本発明はデータ処理システムに関し、特にデイ
ジタルはデイスケツトの如き磁気記録面上に書込
むため情報を符号化しクロツク・ビツトおよびデ
ータ・ビツトをシフトする装置に関する。
ち、 １ Ｄ・Ｊ・RathbunおよびＤ・Ｂ・O′Keefeの
米国特許出願第38977号「可変周波数補償を用
いたデイジタル読出し復元方法」 ２ Ｄ・Ｊ・RathbunおよびＤ・Ｂ・O′Keefeの
米国特許出願第38767号「デイジタル周波数変
調および修正周波数変調による読出し復元方
法」 本発明はデータ処理システムに関し、特にデイ
ジタルはデイスケツトの如き磁気記録面上に書込
むため情報を符号化しクロツク・ビツトおよびデ
ータ・ビツトをシフトする装置に関する。
磁気媒体上にデイジタル情報を高密度に記録す
ることの必要は、位相符号化および周波数符号化
を含む種々の符号化方式の開発を育成して来た。
データ処理速度が増加すると高密度の磁気記録法
の重要度が更に増し、周波数変調（FM）および
修正周波数変調（MFM）の２進情報ストリーム
に依存せざるを得なくなつた。このFMおよび
MFM情報ストリームはそれぞれ単密度符号化情
報および２倍密度符号化情報と一般に呼ばれてい
る。
ることの必要は、位相符号化および周波数符号化
を含む種々の符号化方式の開発を育成して来た。
データ処理速度が増加すると高密度の磁気記録法
の重要度が更に増し、周波数変調（FM）および
修正周波数変調（MFM）の２進情報ストリーム
に依存せざるを得なくなつた。このFMおよび
MFM情報ストリームはそれぞれ単密度符号化情
報および２倍密度符号化情報と一般に呼ばれてい
る。
FM符号化法即ち単密度符号化法については
Rathbunの米国特許第4034348に開示されている。
更に、MFM符号化法即ち２倍密度符号化につい
ては、19976年11月16日付の「MFM2倍密度FDD
システム」なる題名のControl Data社社の計画
書に開示されている。又、この文献には、アドレ
ス標識（アドレス・マーク）として作用するアド
レス標識フイールドにおける違法の脱落クロツク
の発生について開示されている。
Rathbunの米国特許第4034348に開示されている。
更に、MFM符号化法即ち２倍密度符号化につい
ては、19976年11月16日付の「MFM2倍密度FDD
システム」なる題名のControl Data社社の計画
書に開示されている。又、この文献には、アドレ
ス標識（アドレス・マーク）として作用するアド
レス標識フイールドにおける違法の脱落クロツク
の発生について開示されている。
FMおよびMFM符号化情報の生成の間、磁気
過密、機械的ジツタ、種々の電気的効果の結果ク
ロツク・ビツトおよびデータ・ビツトには激しい
ピーク・シフトが生じる。このピーク・シフトの
問題は更に読出し復元の間悪化するおそれがあ
る。このピーク・シフトの大きさが予測される場
合、符号化データは記録に先立つて予め補償する
ことができる。
過密、機械的ジツタ、種々の電気的効果の結果ク
ロツク・ビツトおよびデータ・ビツトには激しい
ピーク・シフトが生じる。このピーク・シフトの
問題は更に読出し復元の間悪化するおそれがあ
る。このピーク・シフトの大きさが予測される場
合、符号化データは記録に先立つて予め補償する
ことができる。
一般にFMおよびMFM事前補償システムは、
遅延回線、データ・ビツトを一時に１つ以上のフ
ロツプに移動することによりデータ・ストリーム
が再構成される単安定マルチバイブレータ列、又
は多重位相クロツク・ソースの如き周波数に敏感
な装置からなるものであつた。
遅延回線、データ・ビツトを一時に１つ以上のフ
ロツプに移動することによりデータ・ストリーム
が再構成される単安定マルチバイブレータ列、又
は多重位相クロツク・ソースの如き周波数に敏感
な装置からなるものであつた。
遅延回線は、今日のデータ処理システムにおい
ては受入れ難い低い精度であり、集積回路構成と
共用不能である。更に、単安定マルチバイブレー
タおよび多重位相クロツク・ソースの列は符号化
システムの構造を更に複雑化し、このためデー
タ・システム内にピーク・シフトを生じる機構的
ジツタおよび電気的効果の可能性を増大する。
ては受入れ難い低い精度であり、集積回路構成と
共用不能である。更に、単安定マルチバイブレー
タおよび多重位相クロツク・ソースの列は符号化
システムの構造を更に複雑化し、このためデー
タ・システム内にピーク・シフトを生じる機構的
ジツタおよび電気的効果の可能性を増大する。
米国特許出願第862258号「書込み事前補償シス
テム」は、遅延回線、又はフロツプ列、又は多重
位相クロツクを使用しないMFM符号化情報を事
前に補償するシステムに関する。
テム」は、遅延回線、又はフロツプ列、又は多重
位相クロツクを使用しないMFM符号化情報を事
前に補償するシステムに関する。
しかし、この解決法は比較的多数の集積回路を
必要とする。又、事前の補償作用は固定された規
則の組合せの下に行われる。
必要とする。又、事前の補償作用は固定された規
則の組合せの下に行われる。
従つて、本発明の主目的は改良された周辺サブ
システムをデータ処理システムに提供することに
ある。
システムをデータ処理システムに提供することに
ある。
本発明の目的は、改良されたFM又はMFM書
込み装置を有する大容量記憶サブシステムをデー
タ処理システムに提供することにある。
込み装置を有する大容量記憶サブシステムをデー
タ処理システムに提供することにある。
本発明の別の目的は、クロツク・ビツトおよび
データ・ビツトの事前補償のための改良された装
置を有する大容量記憶サブシステムの提供にあ
る。
データ・ビツトの事前補償のための改良された装
置を有する大容量記憶サブシステムの提供にあ
る。
周波数変調（FM）モード又は修正周波数変調
（MFM）モードのいずれかでデイスク又はデイ
スケツトの磁性表面上に書込まれる情報は先入れ
先出し（FIFO）バツフア・メモリーに記憶され
る。この情報は前記FIFOメモリーから順次シフ
ト・レジスタ３８に読出され、このレジスタの並
列出力はクロツク・プログラム可能読出専用メモ
リー（PROM）およびデータPROMの入力アド
レス・ターミナルに与えられる。
（MFM）モードのいずれかでデイスク又はデイ
スケツトの磁性表面上に書込まれる情報は先入れ
先出し（FIFO）バツフア・メモリーに記憶され
る。この情報は前記FIFOメモリーから順次シフ
ト・レジスタ３８に読出され、このレジスタの並
列出力はクロツク・プログラム可能読出専用メモ
リー（PROM）およびデータPROMの入力アド
レス・ターミナルに与えられる。
又複数の制御信号が前記両PROMの入力アド
レス・ターミナルに与えられる。こね等信号は、
システムがFMモードとMFMモードのどちらで
書込み中か、システムがアドレス標識を書込み中
か、又はMFMモードの間デイスク又はデイスケ
ツトの内側トラツクに書込み事前補償を要求する
かを表示する。
レス・ターミナルに与えられる。こね等信号は、
システムがFMモードとMFMモードのどちらで
書込み中か、システムがアドレス標識を書込み中
か、又はMFMモードの間デイスク又はデイスケ
ツトの内側トラツクに書込み事前補償を要求する
かを表示する。
PROMの出力は、もしこれが開始書及び即ち
アドレス標識操作であれば各セルのビツト形態を
表示し、事前補償が要求されるとクロツク・ビツ
ト又はデータ・ビツトがシフトされる量を表示す
る。PROMの出力のデータ信号およびクロツク
信号はシフト・レジスタ６４に与えられ、順次装
置に転送されてシフト・レジスタの出力タイミン
グと合致してデイスク又はデイスケツト上に書込
まれる。媒体上に書込まれた情報には、零文字、
アドレス標識文字、データ文字および周期的冗長
文字が含まれる。
アドレス標識操作であれば各セルのビツト形態を
表示し、事前補償が要求されるとクロツク・ビツ
ト又はデータ・ビツトがシフトされる量を表示す
る。PROMの出力のデータ信号およびクロツク
信号はシフト・レジスタ６４に与えられ、順次装
置に転送されてシフト・レジスタの出力タイミン
グと合致してデイスク又はデイスケツト上に書込
まれる。媒体上に書込まれた情報には、零文字、
アドレス標識文字、データ文字および周期的冗長
文字が含まれる。
本発明の特徴である漸新な特徴については頭書
の特許請求の範囲に記載されている。しかし、本
発明の構成および作用の両点については、添付図
面に関して以下の説明を照合すれば良く理解でき
よう。
の特許請求の範囲に記載されている。しかし、本
発明の構成および作用の両点については、添付図
面に関して以下の説明を照合すれば良く理解でき
よう。
情報は、先入れ先出し（FIFO）メモリー３０
および３２のデータ入力側に与えられるデータ信
号ALUOTO＋OO乃至ALUOUT7＋OOである８
ビツトのバイトとしてデイスク・アダプタ１２に
よつてコントローラ１０から受取られる。
および３２のデータ入力側に与えられるデータ信
号ALUOTO＋OO乃至ALUOUT7＋OOである８
ビツトのバイトとしてデイスク・アダプタ１２に
よつてコントローラ１０から受取られる。
FIFOメモリー３０および３２はFairchild社の
9403形先入れ先出し（FIFO）バツフア・メモリ
ーであり、米国カリフオルニア州マウンテンビユ
ー、エリス・ストリートNo.464のFairchild社刊の
「マイクロ論理バイポーラ・マイクロプロセサ・
データ・ブツク−マクロ・ロジツク」に開示さ
れ、FIFOメモリー３０と３２は各記憶場所に４
ビツトの16の記憶場所を有する。記憶場所は個々
にアドレス指定することが不可能である。
9403形先入れ先出し（FIFO）バツフア・メモリ
ーであり、米国カリフオルニア州マウンテンビユ
ー、エリス・ストリートNo.464のFairchild社刊の
「マイクロ論理バイポーラ・マイクロプロセサ・
データ・ブツク−マクロ・ロジツク」に開示さ
れ、FIFOメモリー３０と３２は各記憶場所に４
ビツトの16の記憶場所を有する。記憶場所は個々
にアドレス指定することが不可能である。
論理値１の論理信号ADSTBO＋OOは、FIFO
メモリー３０および３２の並列ロード（PL）入
力ターミナルに与えられる。このように入力デー
タ信号ALUOTO＋OO乃至ALUOT7＋OOを記
憶し、出力信号IRFULL−OOが論理値零に強制
される時FIFO３０と３２に対し内部のスタツク
にデータを転送し、その後TTL入力ターミナル
に与えられる。このデータは、出力レジスタが空
ならば、スタツクを経てFIFO３０の出力レジス
タに送られる。FIFO３０の出力レジスタが一杯
の時論理信号ORFULA＋OOは論理値１であり、
このためFIFO３２の出力を禁止する。順次の出
力データ信号DATAOS＋OAはFIFO３０の出力
ターミナルQSからワイアドされたORゲート７
０、AND／NORゲート３４、インバータ３６を
経てシフトされ、タイミング信号PDACRY−
OOの立上りと同時にデータ信号DATAIN＋OO
としてシフト・レジスタ３８にロードされる。４
つの順次のデータ・ビツトがFIFO３０からシフ
トされた時、論理信号ORFULA＋OOは論理値
零になり、FIFO３２に記憶された４ビツトはデ
ータ信号DATOS＋OBとしてシフト・アウトさ
れ、ワイアドORゲート７０、AND／NORゲー
ト３４、インバータ３６を経てシフト・レジスタ
３８にシフトされる。
メモリー３０および３２の並列ロード（PL）入
力ターミナルに与えられる。このように入力デー
タ信号ALUOTO＋OO乃至ALUOT7＋OOを記
憶し、出力信号IRFULL−OOが論理値零に強制
される時FIFO３０と３２に対し内部のスタツク
にデータを転送し、その後TTL入力ターミナル
に与えられる。このデータは、出力レジスタが空
ならば、スタツクを経てFIFO３０の出力レジス
タに送られる。FIFO３０の出力レジスタが一杯
の時論理信号ORFULA＋OOは論理値１であり、
このためFIFO３２の出力を禁止する。順次の出
力データ信号DATAOS＋OAはFIFO３０の出力
ターミナルQSからワイアドされたORゲート７
０、AND／NORゲート３４、インバータ３６を
経てシフトされ、タイミング信号PDACRY−
OOの立上りと同時にデータ信号DATAIN＋OO
としてシフト・レジスタ３８にロードされる。４
つの順次のデータ・ビツトがFIFO３０からシフ
トされた時、論理信号ORFULA＋OOは論理値
零になり、FIFO３２に記憶された４ビツトはデ
ータ信号DATOS＋OBとしてシフト・アウトさ
れ、ワイアドORゲート７０、AND／NORゲー
ト３４、インバータ３６を経てシフト・レジスタ
３８にシフトされる。
出力信号NRDTO1＋OO乃至NRDTO6＋OOは
PROM６０と６２の入力アドレス・ターミナル
に与えられる。これ等はプログラム可能な読出し
専用メモリー93446形回路である。
PROM６０と６２の入力アドレス・ターミナル
に与えられる。これ等はプログラム可能な読出し
専用メモリー93446形回路である。
PROM６０の出力はデイスケツトの表面に書
込まれるべきデータ情報を表示し、PROM６２
はデイスケツト表面に書込まれるべきクロツク情
報を表示する。PROM６０と６２の出力クロツ
クおよびデータ信号はシフト・レジスタ６４への
入力側に与えられ、装置１４への信号回線
MFMSR1＋OOをシフト・アウトする。デイス
ケツトにおける書式は、IBM社刊の「IBM社両
面形デイスケツトのOEM情報−GA21−9257−1.
第２版（1977年11月）に記載された如く書込まれ
る。
込まれるべきデータ情報を表示し、PROM６２
はデイスケツト表面に書込まれるべきクロツク情
報を表示する。PROM６０と６２の出力クロツ
クおよびデータ信号はシフト・レジスタ６４への
入力側に与えられ、装置１４への信号回線
MFMSR1＋OOをシフト・アウトする。デイス
ケツトにおける書式は、IBM社刊の「IBM社両
面形デイスケツトのOEM情報−GA21−9257−1.
第２版（1977年11月）に記載された如く書込まれ
る。
最初は、装置１４はFMモードあること、即ち
論理値零の信号MFMXXX＋OOはPROM６０と
６２のアドレス・ターミナルに与えられるものと
仮定しよう。16進数00の複数のバイト、即ち８つ
の零データ・バイトに続いて第２ｂ図のFMアド
レス標識２４の16進数FEが書込まれることを必
要とする。クロツク・ビツトは３つの未着クロツ
クを有する16進数C7として符号化される。
論理値零の信号MFMXXX＋OOはPROM６０と
６２のアドレス・ターミナルに与えられるものと
仮定しよう。16進数00の複数のバイト、即ち８つ
の零データ・バイトに続いて第２ｂ図のFMアド
レス標識２４の16進数FEが書込まれることを必
要とする。クロツク・ビツトは３つの未着クロツ
クを有する16進数C7として符号化される。
16進数00のバイトが受取られると、信号
ALUTO＋00乃至ALUOT7＋00が論理値零とな
り、その結果論理値零のストリームがシフト・レ
ジスタ３８を経てシフトすることによりPROM
６０と６２のアドレス010を選択する。それぞれ
第５図および第４図において、PROM６２のア
ドレス記憶場所010は00102を記憶させて１クロツ
クビツトを表示し、PROM６０のアドレス場所
010を記憶させて２進数零のデータ・ビツトを表
示する。PROM６０と６２の出力は、連続する
PDACRY−00サイクル即ち４マイクロ秒毎にシ
フト・レジスタ６４の入力側に与えられる。シフ
ト・レジスタ６４は500ナノ秒毎に書込みシフト
信号WRTSFT＋00によりシフトされる。このた
め、４マイクロ秒毎に信号回線MFMSRI＋00上
を装置１４に対し連続的なクロツク・パルスを与
える。
ALUTO＋00乃至ALUOT7＋00が論理値零とな
り、その結果論理値零のストリームがシフト・レ
ジスタ３８を経てシフトすることによりPROM
６０と６２のアドレス010を選択する。それぞれ
第５図および第４図において、PROM６２のア
ドレス記憶場所010は00102を記憶させて１クロツ
クビツトを表示し、PROM６０のアドレス場所
010を記憶させて２進数零のデータ・ビツトを表
示する。PROM６０と６２の出力は、連続する
PDACRY−00サイクル即ち４マイクロ秒毎にシ
フト・レジスタ６４の入力側に与えられる。シフ
ト・レジスタ６４は500ナノ秒毎に書込みシフト
信号WRTSFT＋00によりシフトされる。このた
め、４マイクロ秒毎に信号回線MFMSRI＋00上
を装置１４に対し連続的なクロツク・パルスを与
える。
第２ｂ図のFMアドレス標識２４はデータ２進
数１ビツトと２進数零ビツト、即ちFIFO３０と
３２にロードされる信号ALUOTO＋00乃至
ALUOT7＋00を有する。
数１ビツトと２進数零ビツト、即ちFIFO３０と
３２にロードされる信号ALUOTO＋00乃至
ALUOT7＋00を有する。
論理値１の信号ALUOTO＋00も又Ｄフロツプ
５０のＤ入力ターミナルに与えられる。論理値１
の２つの入力信号MYREST＋00およびACPCDS
＋00はANDゲート５２の入力側に与えられる。
出力信号MYCD3X＋00はフロツプ５０のクロツ
ク・ターミナルに与えられ、このフロツプは信号
ADPC3＋00の立上りと同時にセツトしてこれが
アドレス標識サイクルであることを表示する。フ
ロツプ５０の出力信号AMKCYCはPROM６０
と６２のアドレス・ターミナルに与えられ、これ
によりアドレス記憶場所12810を選定する。２進
信号1000はPROM６０のアドレス場所12810から
読出されて開書込み信号STRWRT＋00を論理値
１に強制し、アドレス標識の第１のデータ・ビツ
トがワイアドOR７０の信号回線DATSTR＋00
出力に受取られる時Ｄフロツプ４０をセツトする
よう条件付ける。
５０のＤ入力ターミナルに与えられる。論理値１
の２つの入力信号MYREST＋00およびACPCDS
＋00はANDゲート５２の入力側に与えられる。
出力信号MYCD3X＋00はフロツプ５０のクロツ
ク・ターミナルに与えられ、このフロツプは信号
ADPC3＋00の立上りと同時にセツトしてこれが
アドレス標識サイクルであることを表示する。フ
ロツプ５０の出力信号AMKCYCはPROM６０
と６２のアドレス・ターミナルに与えられ、これ
によりアドレス記憶場所12810を選定する。２進
信号1000はPROM６０のアドレス場所12810から
読出されて開書込み信号STRWRT＋00を論理値
１に強制し、アドレス標識の第１のデータ・ビツ
トがワイアドOR７０の信号回線DATSTR＋00
出力に受取られる時Ｄフロツプ４０をセツトする
よう条件付ける。
同様に、２進数0010はPROM６２のアドレス
記憶場所12810から読出されて出力信号
MFMCLK＋00の論理値１に強制し、その結果ク
ロツク信号が信号回線MFMSR1＋00上でシフ
ト・レジスタ６４からシフトされる。
記憶場所12810から読出されて出力信号
MFMCLK＋00の論理値１に強制し、その結果ク
ロツク信号が信号回線MFMSR1＋00上でシフ
ト・レジスタ６４からシフトされる。
論理信号NRDTO1＋00が論理値１である結果
読出し２進数0010が出力信号MFMDAT＋00を
論理値１に強制し、その結果２進数１のデータ・
ビツトがシフト・レジスタ６４に転送されるた
め、次のデータ・ビツトがPROM６０のアドレ
ス場所16010から読出される。
読出し２進数0010が出力信号MFMDAT＋00を
論理値１に強制し、その結果２進数１のデータ・
ビツトがシフト・レジスタ６４に転送されるた
め、次のデータ・ビツトがPROM６０のアドレ
ス場所16010から読出される。
同様に、クロツク・ビツトを示す２進数0010は
PROM６２のアドレス場所160から読出される。
次のサイクルの間、２進数0010がPROM６２の
アドレス場所17610から読出されてクロツク・パ
ルスを表示し、２進数0010はアドレス場所17610
から読出されて２進数１のデータ・ビツトを表示
する。
PROM６２のアドレス場所160から読出される。
次のサイクルの間、２進数0010がPROM６２の
アドレス場所17610から読出されてクロツク・パ
ルスを表示し、２進数0010はアドレス場所17610
から読出されて２進数１のデータ・ビツトを表示
する。
次のサイクルにおいて、２進数1000がPROM
６２のアドレス場所184から読出され、未着クロ
ツク信号を表示する。論理値１の出力信号
MFMMCK＋00はANDゲート６６の入力側に与
えられる。時間PDACRY＋00において、出力信
号MFMMCK＋00がカウンタ６８を増進させ、
このカウンタはアドレス標識に必要な３つの未着
クロツク・パルスをカウントし、ORゲート４２
とNORゲート４４を経てフロツツプ５０をリセ
ツトする。
６２のアドレス場所184から読出され、未着クロ
ツク信号を表示する。論理値１の出力信号
MFMMCK＋00はANDゲート６６の入力側に与
えられる。時間PDACRY＋00において、出力信
号MFMMCK＋00がカウンタ６８を増進させ、
このカウンタはアドレス標識に必要な３つの未着
クロツク・パルスをカウントし、ORゲート４２
とNORゲート４４を経てフロツツプ５０をリセ
ツトする。
未着のクロツク信号MFMMCK＋00はアドレ
ス場所188と190に対し論理値１となつて、第３の
未着のクロツツク信号の後カウンタ６８がフロツ
プ５０をリセツトすることを可能にする。
ス場所188と190に対し論理値１となつて、第３の
未着のクロツツク信号の後カウンタ６８がフロツ
プ５０をリセツトすることを可能にする。
アドレス場所184、188、190、191からの
PROM６０の出力は２進数１のデータ・ビツト
をシフト・レジスタ６４に強制する。
PROM６０の出力は２進数１のデータ・ビツト
をシフト・レジスタ６４に強制する。
第２ｂ図から判るように、MFMアドレス標識
は第５のデータ・ビツトの後未着のクロツクを有
する。この場合、入力アドレス・ターミナル
25610、12810、3210、110は論理値１であつて、２
進数１である最終データ・ビツトがシフト・レジ
スタ３８の第２の位置にシフトされて出力信号
NRDTO1＋00を論理値１に強制する時アドレス
場所41710を選定する。前の２進数１のデータ・
ビツトは出力信号NRDTO6＋00を論理値１に強
制する。
は第５のデータ・ビツトの後未着のクロツクを有
する。この場合、入力アドレス・ターミナル
25610、12810、3210、110は論理値１であつて、２
進数１である最終データ・ビツトがシフト・レジ
スタ３８の第２の位置にシフトされて出力信号
NRDTO1＋00を論理値１に強制する時アドレス
場所41710を選定する。前の２進数１のデータ・
ビツトは出力信号NRDTO6＋00を論理値１に強
制する。
MFMアドレス標識２６は第２ｂ図に示され
る。このデータ・ビツト形態は16進数A1として
示され、クロツク・ビツト形態は16進数OAであ
つて未着クロツクは第４と第５のデータ位置間に
現われる。
る。このデータ・ビツト形態は16進数A1として
示され、クロツク・ビツト形態は16進数OAであ
つて未着クロツクは第４と第５のデータ位置間に
現われる。
データ信号ALUOTO＋00が論理値１であつて
データ・ビツトの零位置が２進数１であることを
表示すると、フロツプ５０はANDゲート５２に
対する論理信号ADPCD3＋00の入力の立上りと
同時にセツトされる。論理値１のフロツプ５０の
出力信号AMKCYC＋00はPROM６０と６２の
128アドレス・ビツトをセツトする。PROM６０
と６２の256アドレス・ビツトも又セツトされる
が、これは修正周波数変調モード信号
MFMXXX＋00が全書込みシーケンスにおいて
論理値１であるためである。
データ・ビツトの零位置が２進数１であることを
表示すると、フロツプ５０はANDゲート５２に
対する論理信号ADPCD3＋00の入力の立上りと
同時にセツトされる。論理値１のフロツプ５０の
出力信号AMKCYC＋00はPROM６０と６２の
128アドレス・ビツトをセツトする。PROM６０
と６２の256アドレス・ビツトも又セツトされる
が、これは修正周波数変調モード信号
MFMXXX＋00が全書込みシーケンスにおいて
論理値１であるためである。
２進数1000はPROM６０のアドレス場所38410
から読出されて開始書込み操作を表示する。論理
値１の論理信号STRWRT＋00はフロツプ４０が
アドレス標識文字の書込みの開始時に信号
DATSRO＋00立上りと同時にセツトするよう条
件付ける。アドレス標識文字、データ文字、周期
的冗長検査文字の書込み中フロツプ４０はセツト
の状態を維持し、論理値零の論理信号CRCCYR
−OAによりリセツトされる。
から読出されて開始書込み操作を表示する。論理
値１の論理信号STRWRT＋00はフロツプ４０が
アドレス標識文字の書込みの開始時に信号
DATSRO＋00立上りと同時にセツトするよう条
件付ける。アドレス標識文字、データ文字、周期
的冗長検査文字の書込み中フロツプ４０はセツト
の状態を維持し、論理値零の論理信号CRCCYR
−OAによりリセツトされる。
周期的冗長検査文字の生成については、本発明
の一部を構成しないため本実施例においては記述
しない。周期的冗長検査ビツトは、論理信号
CRCCYC＋00およびCRCCOO＋00が論理値１で
ある時AND／NORゲート３４とインバータ３６
を介してシフト・レジスタ３８に与えられる。
の一部を構成しないため本実施例においては記述
しない。周期的冗長検査ビツトは、論理信号
CRCCYC＋00およびCRCCOO＋00が論理値１で
ある時AND／NORゲート３４とインバータ３６
を介してシフト・レジスタ３８に与えられる。
アドレス標識の０ビツト位置が論理値１のデー
タ信号NRDTO3＋00としてシフト・レジスタ３
８に出力する時、データ信号NRDTO1＋00は論
理値１となることによりアドレス場所42410を選
択し、この場所はPROM６０からの２進数0010
の読出しを生じてセル０における２進数１を表示
し、PROM６２からの２進数000の読出しはセル
０におけるクロツク・ビツトの不在を表示する。
次のクロツク時間PDACRY−00においては、デ
ータ信号NRDTO4＋00およびNRDTO2＋00が論
理値１となつてPROM６０と６２のアドレス場
所40410を選定し、セル１においてはクロツク・
ビツトもデータ・ビツトも存在しないことを表示
する。
タ信号NRDTO3＋00としてシフト・レジスタ３
８に出力する時、データ信号NRDTO1＋00は論
理値１となることによりアドレス場所42410を選
択し、この場所はPROM６０からの２進数0010
の読出しを生じてセル０における２進数１を表示
し、PROM６２からの２進数000の読出しはセル
０におけるクロツク・ビツトの不在を表示する。
次のクロツク時間PDACRY−00においては、デ
ータ信号NRDTO4＋00およびNRDTO2＋00が論
理値１となつてPROM６０と６２のアドレス場
所40410を選定し、セル１においてはクロツク・
ビツトもデータ・ビツトも存在しないことを表示
する。
次のクロツク時間PRDACRY−00においては、
データ信号NRDTO5＋00およびNRDTO3＋00は
論理値１となつてPROM６０と６２のアドレス
場所39410を選定し、セル２におけるクロツク・
ビツトの不在と２進数１のビツトの存在を表示す
る。
データ信号NRDTO5＋00およびNRDTO3＋00は
論理値１となつてPROM６０と６２のアドレス
場所39410を選定し、セル２におけるクロツク・
ビツトの不在と２進数１のビツトの存在を表示す
る。
次のクロツク・サイクルPDACRY−00におい
てはデータ信号NRDTO6＋00およびNRDTO4＋
00は論理値１となつてPROM６２と６４のアド
レス場所38910を選定し、セル３におけるクロツ
ク・ビツトとデータ・ビツトの相方の不在を表示
する。
てはデータ信号NRDTO6＋00およびNRDTO4＋
00は論理値１となつてPROM６２と６４のアド
レス場所38910を選定し、セル３におけるクロツ
ク・ビツトとデータ・ビツトの相方の不在を表示
する。
次のクロツク信号PDACRY−00においては、
データ信号NRDTO5＋00は論理値零となつて
PROM６２と６４のアドレス場所38610を選定し、
セル４におけるクロツク・ビツトの存在とデー
タ・ビツトの不在を表示する。
データ信号NRDTO5＋00は論理値零となつて
PROM６２と６４のアドレス場所38610を選定し、
セル４におけるクロツク・ビツトの存在とデー
タ・ビツトの不在を表示する。
次のクロツク・サイクルPDACRY−00におい
ては、データ信号NRDTO6＋00およびNRDTO6
＋00が論理値１となつてPROM６２と６４のア
ドレス場所41710を選定し、セル５における未着
のクロツク・ビツトとデータ・ビツトの不在を表
示する。セル６と７の内容は前述の如く決定され
る。
ては、データ信号NRDTO6＋00およびNRDTO6
＋00が論理値１となつてPROM６２と６４のア
ドレス場所41710を選定し、セル５における未着
のクロツク・ビツトとデータ・ビツトの不在を表
示する。セル６と７の内容は前述の如く決定され
る。
未着のクロツク信号MFMMCK＋00はカウン
タ６８を増進させるよう生成される。MFMモー
ドの間３つのアドレス標識が生成されるため、カ
ウント６８は、第３のアドレス標識の書込み中フ
ロツプ５０をリセツトするため各アドレス標識と
同時に増進させられる。
タ６８を増進させるよう生成される。MFMモー
ドの間３つのアドレス標識が生成されるため、カ
ウント６８は、第３のアドレス標識の書込み中フ
ロツプ５０をリセツトするため各アドレス標識と
同時に増進させられる。
MFMモードにおいて内部のシリンダ・デイス
ケツトに情報を書込む時、この装置はロジツクが
媒体上のシフト・イン情報を予め補償することを
必要とする。即ち、書込まれつゝあるビツト形態
に依存して、ビツトは125ナノ秒早く、又は正規
に、又は125ナノ秒遅く書込まれる。この事前の
補償動作は、書込みの際、事前の補償が行われな
い場合よりも低い誤差率で情報の読出しの実行を
可能にする。一例として、00110000の２進データ
形態の書込みを仮定しよう。第２の２進数零がシ
フト・レジスタ３８の信号NRDTOO＋00上に出
力される時、信号NRDTO1＋00は論理値１であ
り、PROM６０と６２のアドレス場所35210が選
定される。信号PCMXXX＋00およびMFMXXX
＋00は論理値１となる。
ケツトに情報を書込む時、この装置はロジツクが
媒体上のシフト・イン情報を予め補償することを
必要とする。即ち、書込まれつゝあるビツト形態
に依存して、ビツトは125ナノ秒早く、又は正規
に、又は125ナノ秒遅く書込まれる。この事前の
補償動作は、書込みの際、事前の補償が行われな
い場合よりも低い誤差率で情報の読出しの実行を
可能にする。一例として、00110000の２進データ
形態の書込みを仮定しよう。第２の２進数零がシ
フト・レジスタ３８の信号NRDTOO＋00上に出
力される時、信号NRDTO1＋00は論理値１であ
り、PROM６０と６２のアドレス場所35210が選
定される。信号PCMXXX＋00およびMFMXXX
＋00は論理値１となる。
PROM６２はアドレス場所35210から２進数
0010を出力して正規のクロツク・ビツトを表示
し、PROM６０はアドレス場所32510から２進数
0000を出力して２進数零のデータ・ビツトを表示
する。次のサイクルにおいてPROM６０と６２
のアドレス場所36810が選定されて早いクロツ
ク・ビツトと２進数零のデータ・ビツトを表示す
る。論理信号MFMECK＋00が論理値１となり、
正規のクロツク信号MFMCLK＋00よりも１位置
だけ早くシフト・レジスタ６４に与えられる。
0010を出力して正規のクロツク・ビツトを表示
し、PROM６０はアドレス場所32510から２進数
0000を出力して２進数零のデータ・ビツトを表示
する。次のサイクルにおいてPROM６０と６２
のアドレス場所36810が選定されて早いクロツ
ク・ビツトと２進数零のデータ・ビツトを表示す
る。論理信号MFMECK＋00が論理値１となり、
正規のクロツク信号MFMCLK＋00よりも１位置
だけ早くシフト・レジスタ６４に与えられる。
次のサイクルにおいて、PROM６０と６２の
アドレス場所344が選択されてクロツク・ビツト
と遅い２進数１のデータ・ビツトが存在しないこ
とを表示する。出力信号MFMLDT＋00は論理値
１となり、正規のデータ信号MFMDAT＋00よ
りも１位置後でシフト・レジスタ６４に与えられ
る。
アドレス場所344が選択されてクロツク・ビツト
と遅い２進数１のデータ・ビツトが存在しないこ
とを表示する。出力信号MFMLDT＋00は論理値
１となり、正規のデータ信号MFMDAT＋00よ
りも１位置後でシフト・レジスタ６４に与えられ
る。
次のサイクルにおいて、PROM６０と６２の
アドレス場所が選定されてクロツク・ビツトと早
い２進数１のデータの不在を表示する。出力信号
MFMEDT＋00は論理値１となり、正規のデータ
信号MFMDAT＋00よりも１位置早くシフト・
レジスタ６４に与えられる。その１サイクル後の
アドレス場所32610、32310、32110および32010が
選択されて２進数零のデータ・ビツトと、クロツ
ク無し、遅いクロツク、早いクロツク、正規のク
ロツクのビツトをそれぞれ表示する。
アドレス場所が選定されてクロツク・ビツトと早
い２進数１のデータの不在を表示する。出力信号
MFMEDT＋00は論理値１となり、正規のデータ
信号MFMDAT＋00よりも１位置早くシフト・
レジスタ６４に与えられる。その１サイクル後の
アドレス場所32610、32310、32110および32010が
選択されて２進数零のデータ・ビツトと、クロツ
ク無し、遅いクロツク、早いクロツク、正規のク
ロツクのビツトをそれぞれ表示する。
第４図はPROM６０の各アドレス場所に記憶
された開始書込み又はデータ・ビツトを示す。
された開始書込み又はデータ・ビツトを示す。
アドレス場所０乃至5510はFMモードで処理す
る時アドレス指定され、アドレス場所25610乃至
51110がMFMモードで処理する時アドレス指定さ
れる。
る時アドレス指定され、アドレス場所25610乃至
51110がMFMモードで処理する時アドレス指定さ
れる。
２進数１の列０のデータ・ビツトは早いデー
タ・ビツト（125ナノ秒早い）において信号
MFMEDT＋00が書込まれるべきことを表示す
る。２進数１の列１のデータ・ビツトは、正規の
データ・ビツトである信号MFMDAT＋00が書
込まれるべきことを表示する。２進数１の列２の
データ・ビツトは、最終データ・ビツト（125ナ
ノ秒遅い）の信号MEMLDT＋00が書込まれるべ
きことを表示する。論理値１の列３のビツトの信
号STRWRT＋00は、書込みデータ・サイクル操
作がもし２進数１の第１のデータがFIFO３０か
ら出力されたならば開始することを表示する。第
５図は各アドレス場所PROM６２に記憶された
クロツク即ち未着クロツク・ビツトを示す。
タ・ビツト（125ナノ秒早い）において信号
MFMEDT＋00が書込まれるべきことを表示す
る。２進数１の列１のデータ・ビツトは、正規の
データ・ビツトである信号MFMDAT＋00が書
込まれるべきことを表示する。２進数１の列２の
データ・ビツトは、最終データ・ビツト（125ナ
ノ秒遅い）の信号MEMLDT＋00が書込まれるべ
きことを表示する。論理値１の列３のビツトの信
号STRWRT＋00は、書込みデータ・サイクル操
作がもし２進数１の第１のデータがFIFO３０か
ら出力されたならば開始することを表示する。第
５図は各アドレス場所PROM６２に記憶された
クロツク即ち未着クロツク・ビツトを示す。
アドレス場所010乃至25510はFMモードの間ア
ドレス指定され、アドレス場所25610乃至51110は
MFMモードの間アドレス指定される。
ドレス指定され、アドレス場所25610乃至51110は
MFMモードの間アドレス指定される。
PROM６２の列０、１、２は信号回線
MFMECK＋00、MFMCLK＋00、MFMLCK＋
00上をそれぞれフト・レジスタ６４に与えられる
早いクロツク・ビツト、正規のクロツク・ビツト
および遅いのクロツク・ビツトを記憶する。
MFMECK＋00、MFMCLK＋00、MFMLCK＋
00上をそれぞれフト・レジスタ６４に与えられる
早いクロツク・ビツト、正規のクロツク・ビツト
および遅いのクロツク・ビツトを記憶する。
列３は、未着クロツクを含むアドレス標識が処
理中であることを信号回線MFMMCK＋00上に
表示する２進ビツトを記憶する。
理中であることを信号回線MFMMCK＋00上に
表示する２進ビツトを記憶する。
第６ａ図および第６ｂ図は書込み情報がMFM
モードである典型的操作を示す。第６ａ図によれ
ば、クロツク信号CLKSIG＋00はカウンタ５４の
クロツク入力ターミナルに与えられた250ナノ秒
の自由クロツクである。PDACRY−00は、FM
モードの間は４マイクロ秒毎に、又MFMモード
の間は２マイクロ秒毎に250ナノ秒の負に向うパ
ルスである。
モードである典型的操作を示す。第６ａ図によれ
ば、クロツク信号CLKSIG＋00はカウンタ５４の
クロツク入力ターミナルに与えられた250ナノ秒
の自由クロツクである。PDACRY−00は、FM
モードの間は４マイクロ秒毎に、又MFMモード
の間は２マイクロ秒毎に250ナノ秒の負に向うパ
ルスである。
データ・ビツト出力FIFO３０はパルス
PDACRY−00の立下がりと同時に信号回線
DATAOS＋OA上にあり、パルスPDACRY−00
の次の立上がりと同時にシフト・レジスタ３８に
ロードされる。出力信号NRDTO1＋00乃至
NRDTO6＋00はPROM６０と６２のアドレス・
ターミナルに与えられる。この出力はシシフト・
レジスタ６４にロードされ、クロツク・データお
よびデータ・ビツトとして信号回線MFMSRI＋
00上に現われる。信号NNRDTO1＋00は論理値
１であれば、アドレス場所28810が選択されこれ
によりのクロツク・ビツトを書込む。
PDACRY−00の立下がりと同時に信号回線
DATAOS＋OA上にあり、パルスPDACRY−00
の次の立上がりと同時にシフト・レジスタ３８に
ロードされる。出力信号NRDTO1＋00乃至
NRDTO6＋00はPROM６０と６２のアドレス・
ターミナルに与えられる。この出力はシシフト・
レジスタ６４にロードされ、クロツク・データお
よびデータ・ビツトとして信号回線MFMSRI＋
00上に現われる。信号NNRDTO1＋00は論理値
１であれば、アドレス場所28810が選択されこれ
によりのクロツク・ビツトを書込む。
第６ｂ図によれば、３つの書込みサイクルが２
進数１のデータ・ビツトとして示され、連続的な
サイクルPDACRY−00においてシフト・レジス
タ３８を介してシフトされ、その結果のクロツ
ク・ビツトがセル０と１に書込まれ、データ・ビ
ツトがセル２に書込まれる。アドレス場所288、
272、264は連続するサイクルにおいて選択され
る。
進数１のデータ・ビツトとして示され、連続的な
サイクルPDACRY−00においてシフト・レジス
タ３８を介してシフトされ、その結果のクロツ
ク・ビツトがセル０と１に書込まれ、データ・ビ
ツトがセル２に書込まれる。アドレス場所288、
272、264は連続するサイクルにおいて選択され
る。
望ましい実施態様における論理回路
カウンタ５４ 74S169
シフト・レジスタ３８ 74LS164
〃 ６４ 74 166
カウンタ６８ 74LS195
Ｄフロツプ４０，５０ 74LS74
マルチプレクサ５８ 74LS157
以上はTexas Instruments社の「設計技術者の
ためのTTLデータ・ブツク、第２版」（1976年版
権）に記載されている。
ためのTTLデータ・ブツク、第２版」（1976年版
権）に記載されている。
先入れ先出しメモリー３０，３２ 9406（前述）
読出し専用メモリー６０，６２ 93446
これについては米国カリフオルニア州マウンテ
ン・ビユー、エリス・ストリートNo.464の
Fairchild社の1977年版の「バイポーラ・メモリ
ー・データ・ブツク」に記載されている。
ン・ビユー、エリス・ストリートNo.464の
Fairchild社の1977年版の「バイポーラ・メモリ
ー・データ・ブツク」に記載されている。
本発明の望ましい一実施態様について記述した
が、当業者は多くの変更例が本発明に影響を及ぼ
すも依然として頭書の特許請求の範囲に該当する
ものであることが明らかであろう。このように、
前記の多くの構成要素は異なる要素で置換できる
が同じ結果をもたらし本発明の主旨に該当するも
のである。
が、当業者は多くの変更例が本発明に影響を及ぼ
すも依然として頭書の特許請求の範囲に該当する
ものであることが明らかであろう。このように、
前記の多くの構成要素は異なる要素で置換できる
が同じ結果をもたらし本発明の主旨に該当するも
のである。
第１図は典型的なシステムのブロツク図、第２
ａ図はMFMおよびFMモードにおける典型的な
クロツクおよびデータの形態を示す図、第２ｂ図
はMFMおよびFMモードにおけるアドレス標識
バイトのビツト構成を示す図、第３図は望ましい
実施例の詳細な論理回路図、第４図はPROMア
ドレス記憶場所に記憶されるデータ情報のレイア
ウト、第５図はPROMのアドレス記憶場所に記
憶されるクロツク情報のレイアウト、および第６
ａ図および第６ｂ図はMFMモードにおいて情報
を書込む時の典型的な操作を示すタイミング図で
ある。 ２……システム・バス、４……メモリー、６…
…周辺コントローラ、１０……大容量記憶コント
ローラ、１２，１４……デイスク・アダプタ、１
８……中央処理装置、２０，２２……データ・ス
トリーム、２４，２６……アドレス標識バイト、
３０，３２……FIFOメモリー、３６……AND／
NORゲート、３８，６４……シフト・レジスタ、
４０，５０……フロツプ、４２……ORゲート、
４４……NORゲート、５４，６８……カウンタ、
５８……マルチプレクサ、６０，６２……読出し
専用メモリー、６６……ANDゲート。
ａ図はMFMおよびFMモードにおける典型的な
クロツクおよびデータの形態を示す図、第２ｂ図
はMFMおよびFMモードにおけるアドレス標識
バイトのビツト構成を示す図、第３図は望ましい
実施例の詳細な論理回路図、第４図はPROMア
ドレス記憶場所に記憶されるデータ情報のレイア
ウト、第５図はPROMのアドレス記憶場所に記
憶されるクロツク情報のレイアウト、および第６
ａ図および第６ｂ図はMFMモードにおいて情報
を書込む時の典型的な操作を示すタイミング図で
ある。 ２……システム・バス、４……メモリー、６…
…周辺コントローラ、１０……大容量記憶コント
ローラ、１２，１４……デイスク・アダプタ、１
８……中央処理装置、２０，２２……データ・ス
トリーム、２４，２６……アドレス標識バイト、
３０，３２……FIFOメモリー、３６……AND／
NORゲート、３８，６４……シフト・レジスタ、
４０，５０……フロツプ、４２……ORゲート、
４４……NORゲート、５４，６８……カウンタ、
５８……マルチプレクサ、６０，６２……読出し
専用メモリー、６６……ANDゲート。
Claims (1)
- 【特許請求の範囲】 １ ２進デジタル情報バイトを受け取り、対応す
る２進デジタル・パターンを、あるクロツク信号
（脱落クロツク）がアドレス標識に対して記録さ
れない周波数変調（FM）又は修正周波数変調
（MFM）記録モードで、記録媒体上に記録する
ために発生する、回路であつて、 受け取られた各情報バイトは、該バイトがシフ
トされる時その内容の一時的状態を表す並列の出
力信号を発生する第１のシフト・レジスタに与え
られ、前記出力信号はランダム・アクセス記憶装
置をアドレス指定するためのアドレスの一部とし
て与えられ、該記憶装置の記憶場所は前記媒体上
に記録するための２進デジタルデータ・パターン
及びクロツク・パターンを保持しており、前記回
路が、 前記記憶装置に与えられた各アドレスに対する
データ・パターンを保持する記憶場所及びクロツ
ク・パターンを保持する記憶場所の内容を受け取
るように接続された第２のシフト・レジスタであ
つて、その第２のシフト・レジスタの内容が前記
媒体上に記録するための２進デジタル・パターン
を与えるために、前記媒体へ直列にシフトアウト
されるものと、 前記媒体上に第１のアドレス標識が記録される
べき時に可能化され、前記アドレスの上位桁を表
すために前記記憶装置へ「アドレス標識」信号を
与える制御手段と、 前記記憶装置によつて発生される、脱落クロツ
クを表す各信号を受け取り、それによつて増分さ
れるように接続され、記録されるべきアドレス標
識の総数に対応する前記脱落クロツク信号の予め
定められた数の受け取りと同時に前記制御手段を
不可能化するカウンタと、 からなることを特徴とする装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/039,054 US4245263A (en) | 1979-05-14 | 1979-05-14 | Write precompensation and write encoding for FM and MFM recording |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153115A JPS55153115A (en) | 1980-11-28 |
| JPH0248991B2 true JPH0248991B2 (ja) | 1990-10-26 |
Family
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