JPS6079565A - Ｄａｄプレ−ヤにおけるアドレス制御回路 - Google Patents
Ｄａｄプレ−ヤにおけるアドレス制御回路Info
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- JPS6079565A JPS6079565A JP22299983A JP22299983A JPS6079565A JP S6079565 A JPS6079565 A JP S6079565A JP 22299983 A JP22299983 A JP 22299983A JP 22299983 A JP22299983 A JP 22299983A JP S6079565 A JPS6079565 A JP S6079565A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は［）ＡＤ（ディジタルＡ−ティＡディスク）
プレーヤにおいて用いられるアドレス制御回路に関する
。 〔背景技術〕 ディジタルオーディオにＡＤプるデータ誤りの訂正方法
として、近年のＣＤ（コンバク１〜デイスク）において
は、リードソロ°しン１４号とクロスインタリーブの手
法を組合わせたＣＩＲＣ（Ｃｒｏｓｓ ［ｎｔｅｒｊｅ
ａｖｅ Ｒｅｅｄ −８０１＋１１１１０１１ Ｃｏｄ
ａ ）による誤り訂正方法が用いられている。このｃ
［Ｒ’ｃにＪ：る誤りｉＩ正方法が適用されたＣ Ｉ）
プレー１ノ（ごおいでは、ディスクから読出された音楽
イｉ号データを−Ｕメモリに記憶させ、この記憶させた
データを読出して誤りのチ「ツタ、１１正、訂正済のデ
ータのＤＡＣ（ディジタル／アナログコンバータ）への
出力画が行われるが、この際上記メモリのアドレスを複
雑に制御Ｊることが必要となる。そし−（、この発明は
上記メモリのアドレス制御を行うアドレス制御回路に関
する。 まず、ＣＩ ＲＣによる誤り検出方法を適用したＣＤシ
ステムの概略を述へる。なおこの誤り検出方法は、公知
の方法であり、例えば特開昭５７−４６２９号公報に詳
しい。・ 第１図、第２図は各々ディスクへデータを書込む書込み
回路の概念図Ｊ５よびディスクから読出されたデータを
処理する処理回路の概念図である。 第１図において符号Ｌ６ｎ、Ｒ６ｎ、・・・・・・、Ｒ
６１１＋ ５は各々１６ビツ１〜の昌楽信シづデータで
あり、各音楽信号データは８ビツトのシンボルＷ１２ｎ
。 Ａ、Ｗ１２ｎ、Ｂ、・・・・・・、Ｗｌ ２ｎ ＋１１
．Ｂ単位で処理される。合訂２４のシンボルＷ１２ｎ
。 △・・・・・・は、ま１″遅延Ｄｌｙ１１こおいヌ選択
的（Ｊ２ディレィタイム遅延され、次い（・、クロス部
Ｃｌ０８１において順序が入れ替えられ、次いで、バリ
ディ回路Ｐａ １によりリードソロモン符号法に基づく
誤り検出用のシンボルＱｉ２ｎ〜（ｊ１２ｎ＋３（各８
ビツト）が（＝Ｊ加される。そしＣ１このシンボルＱ１
２ｎ〜Ｑ１２ｎ＋３の（＝Ｊ加により合一２８となった
シンボルは、ν延部Ｄ Ｉｙ２において再び遅延される
（インタリーブ）。なお、この遅延部ＤＩＶ２において
、Ｄ−４ｊ゛イレイタイムである。次に、パリティ回路
Ｐａ ２において、再びリードソロモン符号法に基づく
データ誤り検出用のシンボルＰ１２ｎ〜Ｐ１２ｎ ＋３
（各８ピツ１へ）が（＝Ｊ加され、合一３２シンボル
ど４１つ、この３２シンボルが遅延部Ｄ Ｉｙ３におい
て選択的に１デイレイタイム遅延され、そして、データ
ｄ；り検出用のシンボルＰ、Ｑがインバータにより反転
され、ディスク書込み用のデータ群Ｄ Ｗ ｌ）が形成
される。 このデータ群ＤＷＤは図の」一方のシンボルから順次Ｅ
ＦＭ （Ｅ ｉｌ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄ
ｕｌａｔｉｏｎ ）変調され、ディスクに書込まれる。 第３図は各シンボルがディスクに記録された状態を承り
図であり、この図にａ３いて、５ＹＮＣはディスク書込
みの際（＝Ｊ加される同期パターン、ＷＯ〜Ｗ２３は音
楽信号データに対応するシンボルＱＯ−０３，ＰＯ〜１
〕３は各々誤り訂正用のシンボルである。そして、図に
示り５ＹＮＣ−Ｐ３までが誤り訂正のｌζめの処理単位
となり、フレームＦｒと称される。また、シンボルが１
デイレイタイム近延されると、遅延がされなかった場合
に出逢まれるべきフレームＦｒの次のフレームＦｒに書
込まれることになる。 次にデータ再生時においては、ディスクから読出された
データがＥＦＭ復調回路によって復調され、ディスク書
込み時のデータ群ＤＷＤに戻される。このデータ群１）
Ｗ Ｄの各シンボルは、まず、第２図に示ｔＵ延部Ｄ
Ｉｙ４によって選択的に１デイレイタイム遅延され、
これにより、第１図における遅延部１）Ｉｙ３に早づく
シンボルの時間的ずれが補正される。そして、誤り検出
用シンボルＰ。 Ｑはインバータを介し丈、他のシンボルは直接Ｃ１デコ
ード回路ＩＣ１ｄｅｃへ供給される。Ｃ１デ：Ｉ−ド回
路Ｃ１ｄｅｃは、各シンボルに基づいてシンドロームを
算出し、算出したシン１〜ロームｈ目らリードソロモン
符号法に基づいて誤りシンボルを検出しくシンボルＰに
基づく誤り検出）、同シンボルの訂正を行って出力する
。Ｃ１ノ”’ Ｊ−ド回路Ｃ１ｄｅＣから出力された各
シンボルは、遅延部］〕１ｙ５によって遅延され、これ
により、第１図にＪ５１＝−、）る遅延部１）Ｉｙ２に
基づくシンボルの時間的ずれが補正され、Ｃ２デコード
回路Ｃ２ｄｅｃへ供給される。Ｃ２ｆコ一ド回路Ｇ ２
ｄｅｃ ４Ｊ Ｃ１テＪ ｌ” 回路Ｃｉ ｄｅｃと
全く同様にして誤りシンボルの検出および訂正を行い（
シンボルＱに基づ′＜誤り検出）、訂正済のシンボルを
出力する。出力された各シンボルはクロス部Ｃｌ０８２
におい−ｃ ｌ１ｌｉｉ序が入れ替えられ、これにより
第１図のクロス部ＣｌＯ３１による入替えが元に戻され
る。次いＣ゛、）遅延部Ｄ１ｙ６において選択的に２シ
ンボルタイム遅廷され、これにより第１図の遅延部１）
Ｉｙ−１によるシンボルの時間的ずれが補正され、音楽
信号データＬ６ｎ・・・・・・Ｒ６ｎ＋、５に戻される
。そして、これらの音楽信号データ「６１１・・・・・
・Ｒ（３ｎ＋５が順次ＤＡＣへ供給されてアナログ信号
に変換され、スピーカから音楽信用どして発音される。 以上がＣＩ ＲＣによる誤り検出方法を適用したＣ Ｉ
）システムの概略である。なお、上述した概念図におい
ては、シンボル記憶用のメモリが示されていないが、実
際にはディスクから読出された各シンボルが一旦メモリ
に記憶され、第２図の６処Ｌ’ｌ！ （遅延処理も含む
）は上記メモリ内のシンボルを読出して行われる。 どころで、ＣＤプレーＡ７においては、ディスクから読
み出された信号にジッタ（ディスクの回転速度のゆらさ
゛に基づく読出し信号のゆれ）があり、したかって、上
記メモリのアドレス制御においては、このジッタがあっ
ても誤動作を起さないような対策が必要となる。 〔発明の目的〕 この発明は一ト記事情に鑑み、構成が簡単で、しかもジ
ッタに対して有効に対処覆ることがてパす゛るＤＡＤプ
レーヤにおけるアドレス制衡１回路を１尾イ扶す−るこ
とを目的としている。 〔発明の特徴〕 この発明によるアドレスｉｌｉ’ｌ ｔｉ１１回路は、
１１↓Ｉｌｌ ７ドレスを出力する基準アドレス出力手
Ｒと、相夕・１アドレスを出力する相対アドレス出力手
段と、１１（１記基準アドレスおよび相対アドレスを加
算する第１の加算手段とを具備し、前記基準アドレス出
力手段が、 （ａ ）内部クロックパルスにＪＩＬつい（作成される
内部フレーム同期信号をカラン１へする基準カウンタと
、 （ｂ）前記内部フレーム同！ＩＩＩ ｆ−翼と前記ｊ−
イスクに記録された同期パターンに基づいｔ ｆｌ成さ
れるＦＩＭフレーム同期信号とにＪ−＝）”Ｃアップダ
ウン動作Ｊ−るアップダウンカウンタと、（’Ｃ）前記
ディスクに記録されたノ−−りの前１１１２メモリへの
書込み時にＪ５いでは、前記基準カウンタおよびアップ
ダウンカウンタの出力を加算しく出力し、それ以外の場
合には前記基準カウンタの出力をそのまま出ツノする第
２の加算手段と、を右し、前記第２の加算手段の出力に
対応づるデータを前記基ｉ１ｔアドレスとじて前記第１
の加算手段へ出力することを特徴としている。 〔実施例の説明〕 第４図はこの発明の一実施例によるアドレス制御回路１
を適用したＣＤプレーヤの東部の構成を示すブロック図
である１、この図に示すＣＤプレーヤは第３図に示すフ
ォーマットによってディスクに書込まれたシンボルＷＯ
へ・Ｗ２Ｂを８楽信号として再生するもので、第２図に
示す各処理を具体化したものである。まず、第４図の概
略説明から行う。 〔第４図の概略） 第４図において、信Ｍ＋ＮＰはディスクから光学系を介
して読出された信号（Ｅ Ｆ： Ｍ変調された信号）で
あり、この信号ＩＮＰは受信回路２へ人力される。受信
回路２は、（Ｎｊ号ＩＮＰに含まれる同期パターン５Ｙ
ＮＣに阜ついでＥＦＭフレーム同期信号ＶＦＳＹＮＣを
作成してアドレス制わ）１回路１へ出力し、また、信ｇ
ｌＮＰの同期パターン５ＹＮＣを除く各データピッｈを
各々１ヨ）−Ｍ復調回路３へ出力し、また、信号ＩＮＰ
からヒＦ Ｍクロックパルスφ０を再生し−（’ ｌ二
ｌ−Ｍ復調回路３およびバッファレジスタ４へ出力し、
まＩこ、各シンボルＷＯ〜Ｗ２３．Ｑ’０−Ｑ３．ＰＯ
へ・１）３の先頭においてシンボル同期信号ＤＳＹをバ
ッフ７レジスタ４へ出力する。なお、実際にはＦＦＭり
Ｉ−Ｊツクパルスφ。とじて１８０′″位相の異なるり
Ｌ１スパルスφＯａ、φ、＋１）が各々作成されるが、
ここではこれらをまとめてφ０で示しノｃいる。ＥＦＭ
復調回路３はＥＦＭ変調された１シン小ルー・１４ビツ
トのチ１７ンネルピツトをもどの１シンボル＝８ビツト
のシンボルに復調し、バッファレジスタ４へ順次直列に
出力する。バッファレジスタ４はＥＦＭ復調回路３から
供給されるシンボルを一時記憶するレジスタであり、Ｅ
Ｆ”ＩＶＩ （ｕ副回路３から出力される直列データ
を並列データに変Ｊｆｉ−Ｊる直−並変換回路および複
数のレジスタを杓しＣ構成され、その出力がグー１〜回
路７へ供給される。 書込み制御回路５は、バラノアレジスタ４の書込みおよ
び読出しを制御する回路であり、アドレス制御回路８か
ら制御信号にｌ二Ｍ’ｌ）が供給され／ｊ場合に、制御
信号ＷＥをＲＡＭ （ランダムアクセスメしり）６のリ
ード／ライト制御端子＋＜、：７ｗおＪ、びゲート回路
７の制御端子へ各々出力する。これにより、ＲＡ Ｍ
６が町込み可能状態になるど共に、ゲート回路７が開状
態となり、バッフルレジスタ４内のデータがゲート回路
７およびＲＡＭ６の川込み用データバスｌ） Ａ Ｂ
Ｓ １を介し−Ｖ ＲＡ Ｍ ６へ供給され、アドレス
制御’＋１回路１から出力されているアドレス内ｌこ書
込まれる。また、この書込み制御１回路５はバッファレ
ジスタ４内のデータが１でΔＭ６へ出−力された時点で
制御信号ＶＳＹＭＢをアドレス制御回路１へ出力部る。 ＲＡＭ６はディスクから読出された各シンボルＷＯ〜Ｗ
２３．ＱＯ〜Ｑ３，１）Ｏ〜１）３おＪ：び後述覆るフ
ラグが記憶される２にパイ１〜のメモリである。第４図
に示すＣＤプレーヤは前述したまうに第２図に示す各処
理を行うものであるか、図に示す各処理の内、遅延部Ｄ
ｌｙ４．１）ｌＶ５．１）ｌＶ６による遅延処理はこ
のＲＡ Ｍ ６を用いて？−ｊわれる。 すなわち、このＲＡ ｆｖｌ ６には各シンボルのｄ延
吊に対応する数のシンボルが記憶さ４する。例えにＬ、
シンボルＷＯについて（ま２７Ｄ（１０８）のμ延が必
要であり、したがってＲＡＭ６には過去に遡って１０９
（１０８＋１’）個以上（実際には１１９個）のシンボ
ルが記憶される。そしＵ、Ｃ２デコード時には１０８フ
レーム前に記憶されたシンボルＷＯが用いられる。仙の
シンボルについ（し同様である。 アドレス制御回路１はシンボルＷＯ−Ｗ２３゜ＱＯ〜Ｑ
３．））０−Ｐ３をＲＡ Ｍ ６へ書込む際の書込みア
ドレス、Ｃ１デコード、（ン２−１＝１−ドを行う際に
必要となるシンボルのＲＡＭ６からの読出しアドレス、
ＲＡＭｅ内のシンボルＷＯ・〜・Ｗ２Ｂ〈但し、この場
合のＷＯ−Ｗ２：う（：口〕１■４−・ＤＩＶ６． Ｃ
１ｏｓ ２を考直した後のシンボルである）をＤＡＣ（
ディジタル／アナログコンバー４１図示略）へ出力する
際の読出しアドレス等を作成し、アドレス信号Ａ Ｄ
’ＳとしＵＲＡＭ６のアドレス端子ＡＤへ出力する回路
であり、詳細は後述づる。 データ誤り検出・訂正回路８はＣ１デコードおよびＣ２
デコードを行う回路である。すなわち、Ｆｆ、Ｃ’１
ア］ Ｆ ｕ ニＡ３イＴ Ｌｅｔ、ＲＡＭ６からアド
レス制御１１回路１の制御の下に順次読出さｆＬるシン
ボルＷＯ−Ｗ２３．ＱＯ’−Ｑ３．ＰＯ〜Ｐ３（但し、
この場合はＤ ｌｙ４を考處した後のシン１１クルであ
る）を読込み、読込んだ各シンボルに基づいてシンドロ
ームＳＯ〜Ｓ３を算出し、算出し１こシンドロームＳ
Ｏ〜５３１）に基づいてデータ誤りの有無、単−誤りの
有無、二重誤りの有無、あるいは三重誤り以上の誤りの
右前を各々検出する。そして、データ誤りが無い場合は
フラグヒＯとしＣＩＩ Ｉ Ｉ＋をエラーフラグ判定回
路１０へ出力し、単−誤りがあった場合はフラグＥ１と
して１′′を出力し、二重誤りがあった場合はフラグ［
２として“１″を出力し、三重誤り以上があった場合は
、フラグＮＬ２として“１″を出力する。また、単−誤
りがあった場合、例えばシンボルＷＪσ） Ｊｉ ｈ（
誤っていｌこ場合は、そのシンボルＷｊのイ装置を示す
データｊをアドレス制御回路１へ１」ｉノル、’１ ＜
Ｆ誤りがあ引ご場合、例えばシンボルＷｋ ＋、 Ｗ
ｌ ｌｆｉ誤っていた場合は、その誤りシンボルＷｋ、
Ｗ＋の位置を示すデータｋ ＋’ ｌを各々アドレス制
御Ｉ １ｉＦｉ路１へ出力する。この場合、ツノドレス
ｔｉｌｌ］ Ｉ’１１回路１はデータｊ、に、ｌの各々
に基づいて誤りシンボルＷｊ 、Ｗｋ 、Ｗｌのアドレ
スを作成し、ＲＡＭ６へ出力する。これにより、ＲＡ’
Ｍ６からシンボルＷｊ 、 Ｗｋ 、Ｗｌが各々読出さ
れる。データ誤り検出・訂正回路８はシンボルＷ、ｉ
、 Ｗｋ 、Ｗｌを読込み、その訂正を行い、正しいシ
ンボルＷｊ。 Ｗｋ 、Ｗｌ としてデータバスＤ ’Ａ Ｂ Ｓ １
へ出力する。この時、アドレス制御回路１（ま再びシン
ボルＷｊ、Ｗｋ 、ＷｌのアドレスをＲＡ Ｍ ６へ出
力りる。これにより、ＲＡＭ６内の誤りシンボルσ脣１
正が行われる。 Ｃ２デコード時にＪシいても、上記と全く同様の動作が
行われる。但し、Ｃ１ｆ二」−ド時にデーク誤り検出・
Ｍｌ訂正回路に読込まれるシンボルはＷＯ−Ｗ２３．Ｑ
Ｏ〜Ｑ３，１）Ｏ〜Ｐ３の合れ１３２個であるが、Ｃ２
デコード時に読込まれるシンボルはＷＯ〜Ｗ２３．ＱＯ
−Ｃ３の合計２８個である（第２図参照）。また、この
データ誤り検出・訂正回路１においては、音楽信号デー
タＷＯ−Ｗ２３と、誤り訂正用データＱＯ〜Ｑ３．ＰＯ
〜１〕３とが（ヌ別されない。すなわち、これら誤り訂
ｉＥ用データＱＯ〜Ｑ３．ＰＯ−川Ｊ３の誤りをも検出
することができる。 エラーフラグ判定回路１０は、まずＣ１デコード時にデ
ータ誤り検出・中訂正回路８から出ツノされるフラグＥ
Ｏ〜Ｅ２．ＮＥ２に基づいてＣ１フラグを作成し、デ
ータバスＤＡＢＳ２へ出力づる。 この詩、アドレス制御回路１は０１ノラグ書込み位置を
承り”アドレス信号ＡＩ）ＳをＲＡ Ｍ ６へ出ツノづ
る。ここで、Ｃ１フラグとは、Ｃ１デコード済のシンボ
ルＷＯ〜Ｗ２３．ＱＯ〜Ｑ３．ｌ）Ｏ〜ｌ〕３中に誤り
シンボルが含まれ〔いる可能性が大きい場合に’ １
” 、可能性が小さい場合に″Ｏｌ＋となるフラグであ
る。次にこの［ラーフラグ判定ＩＱｌ路１０は、データ
誤り検出・訂正回路８カ”＝ Ｃ２−Ｆコードを行って
いる際、アドレスｆｕ制御回１Ｉ１８１のｉｌｉ制御の
下にＲＡＭ６から読出されるＣ１フラクを人力し、この
０１フラグと、０２ ”＞二゛ｊ−ド１１．′Ｉにデー
タ誤り検出・訂正回路８から出力されるノラクト０−Ｅ
２．ＮＥ２とに基づい（，０２ノラグを作成し、データ
バスＤ Ａ ＢＳシヘ出力する。この時、アドレス制御
回路１は０２ノラグの占込み位置を示すアドレス信号Ａ
ＤＳをＲＡ ＩＶＩ （３’＼出力覆る。 ここで、Ｃ２フラグとは、各シンボルＷＯ−Ｗ２３が未
訂正か否かく正確には、訂正され−（いない確率が相当
高いか否か）を示すノラグＣあり、未訂正のシンボルに
対応してＲＡＭ６に゛１パか店込まれる。 フラグ検出回路１１は、上述したＣ２フラグをチェック
する回路である。すイｆわら、上）ホしたＣ１、Ｃ２デ
コードが終了すると、ＲＡＭＧ内のシンボルＷＯ〜Ｗ２
３が、０２ノラクと共にツノドレス制御回路１の制御の
下に順次読出され、データバス０ＡＢＳ２に出力され、
パラレル／シリアル変換回路１２へ供給される。εの時
、フラグ検出回路１１は、シンボルＷＯ−Ｗ２３に各々
イ」加されたＣ２フラグをチェックし、そのシンボルＷ
Ｏ〜Ｗ２３が未ルｊ正か否かの判断を行い、未訂正の場
合に制御信号ＴＥＩを補正回路１３へ出力Ｊ−る。 補ｉｌ二回ｒｌＩ１３はパラレル／シリアル変換回路１
２から出力されるデータが未訂正データであるか否かを
制御信号−「１三１に基づい−Ｃ検知し、未訂正でな（
）ればそのまま出力し、未訂正であった場合は、直線補
間あるいは前置保持の手法でデータ補正を行い、シリア
ル／パラレル変換回路１４へ出力する。シリアル／パラ
レル変換回路１４は、補正回路１３から出力されるシリ
アルデータをパラレルデータに変換し、ＤＡＣ（図示略
）へ出力する。 このＤＡＣの出力がスピーカ等へ供給されて、音楽信号
が発生ずる。また、タイミングＨｉｌ制御回路１５は水
晶振動子１５ａに基づいてクロッパルスφを発生し、ま
た、このり［１ツクパルスφをタイムベースとする各種
の制御イｈ号を発生し、クロックパルスφと共に装置各
部へ出力する。 以上が第４図に示すＣＤプレーＶの概略である。 次に、バッファレジスタ４おＪ、Ｕ ｊ！、７込み制９
１１回路５の詳細を説明する。 〔バッファレジスタ４、書込Ｊｉ ｆｌｉ、Ｂ御回路５
の詳細）第５図はバッファレジスタ４ Ａ３ Ｊ、び書
込制御回路５の構成を示すブロック図である。 この図において４ａは、ＥＦＭ復調回路３がら供給され
る信号を、順次シフトｉ、っつ記憶りる８ピツトのシフ
トレジスタであり、Ｌ、ＦＭり１］ツクパルスφ。に同
期してシフト動作を行う。４ｂはシフ１−レジスタ４ａ
の各ヒラ１〜出力を後述覆るタイミングでラッチするラ
ッチ部−（゛あり、データの直−並列変換を行う。４ｃ
、、４ｄ、４ｅは各々ラッチ部４ｂの出力が適宜転送さ
れ４第１、第２、第３段バッファであり、各々はレジス
タＲと、ＡアゲートＯＲと、２個のアントゲ−１−Ａ’
Ｎａ、ＡＮｂから成るバッファユニットが８個並列に設
プレーヤにおいて用いられるアドレス制御回路に関する
。 〔背景技術〕 ディジタルオーディオにＡＤプるデータ誤りの訂正方法
として、近年のＣＤ（コンバク１〜デイスク）において
は、リードソロ°しン１４号とクロスインタリーブの手
法を組合わせたＣＩＲＣ（Ｃｒｏｓｓ ［ｎｔｅｒｊｅ
ａｖｅ Ｒｅｅｄ −８０１＋１１１１０１１ Ｃｏｄ
ａ ）による誤り訂正方法が用いられている。このｃ
［Ｒ’ｃにＪ：る誤りｉＩ正方法が適用されたＣ Ｉ）
プレー１ノ（ごおいでは、ディスクから読出された音楽
イｉ号データを−Ｕメモリに記憶させ、この記憶させた
データを読出して誤りのチ「ツタ、１１正、訂正済のデ
ータのＤＡＣ（ディジタル／アナログコンバータ）への
出力画が行われるが、この際上記メモリのアドレスを複
雑に制御Ｊることが必要となる。そし−（、この発明は
上記メモリのアドレス制御を行うアドレス制御回路に関
する。 まず、ＣＩ ＲＣによる誤り検出方法を適用したＣＤシ
ステムの概略を述へる。なおこの誤り検出方法は、公知
の方法であり、例えば特開昭５７−４６２９号公報に詳
しい。・ 第１図、第２図は各々ディスクへデータを書込む書込み
回路の概念図Ｊ５よびディスクから読出されたデータを
処理する処理回路の概念図である。 第１図において符号Ｌ６ｎ、Ｒ６ｎ、・・・・・・、Ｒ
６１１＋ ５は各々１６ビツ１〜の昌楽信シづデータで
あり、各音楽信号データは８ビツトのシンボルＷ１２ｎ
。 Ａ、Ｗ１２ｎ、Ｂ、・・・・・・、Ｗｌ ２ｎ ＋１１
．Ｂ単位で処理される。合訂２４のシンボルＷ１２ｎ
。 △・・・・・・は、ま１″遅延Ｄｌｙ１１こおいヌ選択
的（Ｊ２ディレィタイム遅延され、次い（・、クロス部
Ｃｌ０８１において順序が入れ替えられ、次いで、バリ
ディ回路Ｐａ １によりリードソロモン符号法に基づく
誤り検出用のシンボルＱｉ２ｎ〜（ｊ１２ｎ＋３（各８
ビツト）が（＝Ｊ加される。そしＣ１このシンボルＱ１
２ｎ〜Ｑ１２ｎ＋３の（＝Ｊ加により合一２８となった
シンボルは、ν延部Ｄ Ｉｙ２において再び遅延される
（インタリーブ）。なお、この遅延部ＤＩＶ２において
、Ｄ−４ｊ゛イレイタイムである。次に、パリティ回路
Ｐａ ２において、再びリードソロモン符号法に基づく
データ誤り検出用のシンボルＰ１２ｎ〜Ｐ１２ｎ ＋３
（各８ピツ１へ）が（＝Ｊ加され、合一３２シンボル
ど４１つ、この３２シンボルが遅延部Ｄ Ｉｙ３におい
て選択的に１デイレイタイム遅延され、そして、データ
ｄ；り検出用のシンボルＰ、Ｑがインバータにより反転
され、ディスク書込み用のデータ群Ｄ Ｗ ｌ）が形成
される。 このデータ群ＤＷＤは図の」一方のシンボルから順次Ｅ
ＦＭ （Ｅ ｉｌ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄ
ｕｌａｔｉｏｎ ）変調され、ディスクに書込まれる。 第３図は各シンボルがディスクに記録された状態を承り
図であり、この図にａ３いて、５ＹＮＣはディスク書込
みの際（＝Ｊ加される同期パターン、ＷＯ〜Ｗ２３は音
楽信号データに対応するシンボルＱＯ−０３，ＰＯ〜１
〕３は各々誤り訂正用のシンボルである。そして、図に
示り５ＹＮＣ−Ｐ３までが誤り訂正のｌζめの処理単位
となり、フレームＦｒと称される。また、シンボルが１
デイレイタイム近延されると、遅延がされなかった場合
に出逢まれるべきフレームＦｒの次のフレームＦｒに書
込まれることになる。 次にデータ再生時においては、ディスクから読出された
データがＥＦＭ復調回路によって復調され、ディスク書
込み時のデータ群ＤＷＤに戻される。このデータ群１）
Ｗ Ｄの各シンボルは、まず、第２図に示ｔＵ延部Ｄ
Ｉｙ４によって選択的に１デイレイタイム遅延され、
これにより、第１図における遅延部１）Ｉｙ３に早づく
シンボルの時間的ずれが補正される。そして、誤り検出
用シンボルＰ。 Ｑはインバータを介し丈、他のシンボルは直接Ｃ１デコ
ード回路ＩＣ１ｄｅｃへ供給される。Ｃ１デ：Ｉ−ド回
路Ｃ１ｄｅｃは、各シンボルに基づいてシンドロームを
算出し、算出したシン１〜ロームｈ目らリードソロモン
符号法に基づいて誤りシンボルを検出しくシンボルＰに
基づく誤り検出）、同シンボルの訂正を行って出力する
。Ｃ１ノ”’ Ｊ−ド回路Ｃ１ｄｅＣから出力された各
シンボルは、遅延部］〕１ｙ５によって遅延され、これ
により、第１図にＪ５１＝−、）る遅延部１）Ｉｙ２に
基づくシンボルの時間的ずれが補正され、Ｃ２デコード
回路Ｃ２ｄｅｃへ供給される。Ｃ２ｆコ一ド回路Ｇ ２
ｄｅｃ ４Ｊ Ｃ１テＪ ｌ” 回路Ｃｉ ｄｅｃと
全く同様にして誤りシンボルの検出および訂正を行い（
シンボルＱに基づ′＜誤り検出）、訂正済のシンボルを
出力する。出力された各シンボルはクロス部Ｃｌ０８２
におい−ｃ ｌ１ｌｉｉ序が入れ替えられ、これにより
第１図のクロス部ＣｌＯ３１による入替えが元に戻され
る。次いＣ゛、）遅延部Ｄ１ｙ６において選択的に２シ
ンボルタイム遅廷され、これにより第１図の遅延部１）
Ｉｙ−１によるシンボルの時間的ずれが補正され、音楽
信号データＬ６ｎ・・・・・・Ｒ６ｎ＋、５に戻される
。そして、これらの音楽信号データ「６１１・・・・・
・Ｒ（３ｎ＋５が順次ＤＡＣへ供給されてアナログ信号
に変換され、スピーカから音楽信用どして発音される。 以上がＣＩ ＲＣによる誤り検出方法を適用したＣ Ｉ
）システムの概略である。なお、上述した概念図におい
ては、シンボル記憶用のメモリが示されていないが、実
際にはディスクから読出された各シンボルが一旦メモリ
に記憶され、第２図の６処Ｌ’ｌ！ （遅延処理も含む
）は上記メモリ内のシンボルを読出して行われる。 どころで、ＣＤプレーＡ７においては、ディスクから読
み出された信号にジッタ（ディスクの回転速度のゆらさ
゛に基づく読出し信号のゆれ）があり、したかって、上
記メモリのアドレス制御においては、このジッタがあっ
ても誤動作を起さないような対策が必要となる。 〔発明の目的〕 この発明は一ト記事情に鑑み、構成が簡単で、しかもジ
ッタに対して有効に対処覆ることがてパす゛るＤＡＤプ
レーヤにおけるアドレス制衡１回路を１尾イ扶す−るこ
とを目的としている。 〔発明の特徴〕 この発明によるアドレスｉｌｉ’ｌ ｔｉ１１回路は、
１１↓Ｉｌｌ ７ドレスを出力する基準アドレス出力手
Ｒと、相夕・１アドレスを出力する相対アドレス出力手
段と、１１（１記基準アドレスおよび相対アドレスを加
算する第１の加算手段とを具備し、前記基準アドレス出
力手段が、 （ａ ）内部クロックパルスにＪＩＬつい（作成される
内部フレーム同期信号をカラン１へする基準カウンタと
、 （ｂ）前記内部フレーム同！ＩＩＩ ｆ−翼と前記ｊ−
イスクに記録された同期パターンに基づいｔ ｆｌ成さ
れるＦＩＭフレーム同期信号とにＪ−＝）”Ｃアップダ
ウン動作Ｊ−るアップダウンカウンタと、（’Ｃ）前記
ディスクに記録されたノ−−りの前１１１２メモリへの
書込み時にＪ５いでは、前記基準カウンタおよびアップ
ダウンカウンタの出力を加算しく出力し、それ以外の場
合には前記基準カウンタの出力をそのまま出ツノする第
２の加算手段と、を右し、前記第２の加算手段の出力に
対応づるデータを前記基ｉ１ｔアドレスとじて前記第１
の加算手段へ出力することを特徴としている。 〔実施例の説明〕 第４図はこの発明の一実施例によるアドレス制御回路１
を適用したＣＤプレーヤの東部の構成を示すブロック図
である１、この図に示すＣＤプレーヤは第３図に示すフ
ォーマットによってディスクに書込まれたシンボルＷＯ
へ・Ｗ２Ｂを８楽信号として再生するもので、第２図に
示す各処理を具体化したものである。まず、第４図の概
略説明から行う。 〔第４図の概略） 第４図において、信Ｍ＋ＮＰはディスクから光学系を介
して読出された信号（Ｅ Ｆ： Ｍ変調された信号）で
あり、この信号ＩＮＰは受信回路２へ人力される。受信
回路２は、（Ｎｊ号ＩＮＰに含まれる同期パターン５Ｙ
ＮＣに阜ついでＥＦＭフレーム同期信号ＶＦＳＹＮＣを
作成してアドレス制わ）１回路１へ出力し、また、信ｇ
ｌＮＰの同期パターン５ＹＮＣを除く各データピッｈを
各々１ヨ）−Ｍ復調回路３へ出力し、また、信号ＩＮＰ
からヒＦ Ｍクロックパルスφ０を再生し−（’ ｌ二
ｌ−Ｍ復調回路３およびバッファレジスタ４へ出力し、
まＩこ、各シンボルＷＯ〜Ｗ２３．Ｑ’０−Ｑ３．ＰＯ
へ・１）３の先頭においてシンボル同期信号ＤＳＹをバ
ッフ７レジスタ４へ出力する。なお、実際にはＦＦＭり
Ｉ−Ｊツクパルスφ。とじて１８０′″位相の異なるり
Ｌ１スパルスφＯａ、φ、＋１）が各々作成されるが、
ここではこれらをまとめてφ０で示しノｃいる。ＥＦＭ
復調回路３はＥＦＭ変調された１シン小ルー・１４ビツ
トのチ１７ンネルピツトをもどの１シンボル＝８ビツト
のシンボルに復調し、バッファレジスタ４へ順次直列に
出力する。バッファレジスタ４はＥＦＭ復調回路３から
供給されるシンボルを一時記憶するレジスタであり、Ｅ
Ｆ”ＩＶＩ （ｕ副回路３から出力される直列データ
を並列データに変Ｊｆｉ−Ｊる直−並変換回路および複
数のレジスタを杓しＣ構成され、その出力がグー１〜回
路７へ供給される。 書込み制御回路５は、バラノアレジスタ４の書込みおよ
び読出しを制御する回路であり、アドレス制御回路８か
ら制御信号にｌ二Ｍ’ｌ）が供給され／ｊ場合に、制御
信号ＷＥをＲＡＭ （ランダムアクセスメしり）６のリ
ード／ライト制御端子＋＜、：７ｗおＪ、びゲート回路
７の制御端子へ各々出力する。これにより、ＲＡ Ｍ
６が町込み可能状態になるど共に、ゲート回路７が開状
態となり、バッフルレジスタ４内のデータがゲート回路
７およびＲＡＭ６の川込み用データバスｌ） Ａ Ｂ
Ｓ １を介し−Ｖ ＲＡ Ｍ ６へ供給され、アドレス
制御’＋１回路１から出力されているアドレス内ｌこ書
込まれる。また、この書込み制御１回路５はバッファレ
ジスタ４内のデータが１でΔＭ６へ出−力された時点で
制御信号ＶＳＹＭＢをアドレス制御回路１へ出力部る。 ＲＡＭ６はディスクから読出された各シンボルＷＯ〜Ｗ
２３．ＱＯ〜Ｑ３，１）Ｏ〜１）３おＪ：び後述覆るフ
ラグが記憶される２にパイ１〜のメモリである。第４図
に示すＣＤプレーヤは前述したまうに第２図に示す各処
理を行うものであるか、図に示す各処理の内、遅延部Ｄ
ｌｙ４．１）ｌＶ５．１）ｌＶ６による遅延処理はこ
のＲＡ Ｍ ６を用いて？−ｊわれる。 すなわち、このＲＡ ｆｖｌ ６には各シンボルのｄ延
吊に対応する数のシンボルが記憶さ４する。例えにＬ、
シンボルＷＯについて（ま２７Ｄ（１０８）のμ延が必
要であり、したがってＲＡＭ６には過去に遡って１０９
（１０８＋１’）個以上（実際には１１９個）のシンボ
ルが記憶される。そしＵ、Ｃ２デコード時には１０８フ
レーム前に記憶されたシンボルＷＯが用いられる。仙の
シンボルについ（し同様である。 アドレス制御回路１はシンボルＷＯ−Ｗ２３゜ＱＯ〜Ｑ
３．））０−Ｐ３をＲＡ Ｍ ６へ書込む際の書込みア
ドレス、Ｃ１デコード、（ン２−１＝１−ドを行う際に
必要となるシンボルのＲＡＭ６からの読出しアドレス、
ＲＡＭｅ内のシンボルＷＯ・〜・Ｗ２Ｂ〈但し、この場
合のＷＯ−Ｗ２：う（：口〕１■４−・ＤＩＶ６． Ｃ
１ｏｓ ２を考直した後のシンボルである）をＤＡＣ（
ディジタル／アナログコンバー４１図示略）へ出力する
際の読出しアドレス等を作成し、アドレス信号Ａ Ｄ
’ＳとしＵＲＡＭ６のアドレス端子ＡＤへ出力する回路
であり、詳細は後述づる。 データ誤り検出・訂正回路８はＣ１デコードおよびＣ２
デコードを行う回路である。すなわち、Ｆｆ、Ｃ’１
ア］ Ｆ ｕ ニＡ３イＴ Ｌｅｔ、ＲＡＭ６からアド
レス制御１１回路１の制御の下に順次読出さｆＬるシン
ボルＷＯ−Ｗ２３．ＱＯ’−Ｑ３．ＰＯ〜Ｐ３（但し、
この場合はＤ ｌｙ４を考處した後のシン１１クルであ
る）を読込み、読込んだ各シンボルに基づいてシンドロ
ームＳＯ〜Ｓ３を算出し、算出し１こシンドロームＳ
Ｏ〜５３１）に基づいてデータ誤りの有無、単−誤りの
有無、二重誤りの有無、あるいは三重誤り以上の誤りの
右前を各々検出する。そして、データ誤りが無い場合は
フラグヒＯとしＣＩＩ Ｉ Ｉ＋をエラーフラグ判定回
路１０へ出力し、単−誤りがあった場合はフラグＥ１と
して１′′を出力し、二重誤りがあった場合はフラグ［
２として“１″を出力し、三重誤り以上があった場合は
、フラグＮＬ２として“１″を出力する。また、単−誤
りがあった場合、例えばシンボルＷＪσ） Ｊｉ ｈ（
誤っていｌこ場合は、そのシンボルＷｊのイ装置を示す
データｊをアドレス制御回路１へ１」ｉノル、’１ ＜
Ｆ誤りがあ引ご場合、例えばシンボルＷｋ ＋、 Ｗ
ｌ ｌｆｉ誤っていた場合は、その誤りシンボルＷｋ、
Ｗ＋の位置を示すデータｋ ＋’ ｌを各々アドレス制
御Ｉ １ｉＦｉ路１へ出力する。この場合、ツノドレス
ｔｉｌｌ］ Ｉ’１１回路１はデータｊ、に、ｌの各々
に基づいて誤りシンボルＷｊ 、Ｗｋ 、Ｗｌのアドレ
スを作成し、ＲＡＭ６へ出力する。これにより、ＲＡ’
Ｍ６からシンボルＷｊ 、 Ｗｋ 、Ｗｌが各々読出さ
れる。データ誤り検出・訂正回路８はシンボルＷ、ｉ
、 Ｗｋ 、Ｗｌを読込み、その訂正を行い、正しいシ
ンボルＷｊ。 Ｗｋ 、Ｗｌ としてデータバスＤ ’Ａ Ｂ Ｓ １
へ出力する。この時、アドレス制御回路１（ま再びシン
ボルＷｊ、Ｗｋ 、ＷｌのアドレスをＲＡ Ｍ ６へ出
力りる。これにより、ＲＡＭ６内の誤りシンボルσ脣１
正が行われる。 Ｃ２デコード時にＪシいても、上記と全く同様の動作が
行われる。但し、Ｃ１ｆ二」−ド時にデーク誤り検出・
Ｍｌ訂正回路に読込まれるシンボルはＷＯ−Ｗ２３．Ｑ
Ｏ〜Ｑ３，１）Ｏ〜Ｐ３の合れ１３２個であるが、Ｃ２
デコード時に読込まれるシンボルはＷＯ〜Ｗ２３．ＱＯ
−Ｃ３の合計２８個である（第２図参照）。また、この
データ誤り検出・訂正回路１においては、音楽信号デー
タＷＯ−Ｗ２３と、誤り訂正用データＱＯ〜Ｑ３．ＰＯ
〜１〕３とが（ヌ別されない。すなわち、これら誤り訂
ｉＥ用データＱＯ〜Ｑ３．ＰＯ−川Ｊ３の誤りをも検出
することができる。 エラーフラグ判定回路１０は、まずＣ１デコード時にデ
ータ誤り検出・中訂正回路８から出ツノされるフラグＥ
Ｏ〜Ｅ２．ＮＥ２に基づいてＣ１フラグを作成し、デ
ータバスＤＡＢＳ２へ出力づる。 この詩、アドレス制御回路１は０１ノラグ書込み位置を
承り”アドレス信号ＡＩ）ＳをＲＡ Ｍ ６へ出ツノづ
る。ここで、Ｃ１フラグとは、Ｃ１デコード済のシンボ
ルＷＯ〜Ｗ２３．ＱＯ〜Ｑ３．ｌ）Ｏ〜ｌ〕３中に誤り
シンボルが含まれ〔いる可能性が大きい場合に’ １
” 、可能性が小さい場合に″Ｏｌ＋となるフラグであ
る。次にこの［ラーフラグ判定ＩＱｌ路１０は、データ
誤り検出・訂正回路８カ”＝ Ｃ２−Ｆコードを行って
いる際、アドレスｆｕ制御回１Ｉ１８１のｉｌｉ制御の
下にＲＡＭ６から読出されるＣ１フラクを人力し、この
０１フラグと、０２ ”＞二゛ｊ−ド１１．′Ｉにデー
タ誤り検出・訂正回路８から出力されるノラクト０−Ｅ
２．ＮＥ２とに基づい（，０２ノラグを作成し、データ
バスＤ Ａ ＢＳシヘ出力する。この時、アドレス制御
回路１は０２ノラグの占込み位置を示すアドレス信号Ａ
ＤＳをＲＡ ＩＶＩ （３’＼出力覆る。 ここで、Ｃ２フラグとは、各シンボルＷＯ−Ｗ２３が未
訂正か否かく正確には、訂正され−（いない確率が相当
高いか否か）を示すノラグＣあり、未訂正のシンボルに
対応してＲＡＭ６に゛１パか店込まれる。 フラグ検出回路１１は、上述したＣ２フラグをチェック
する回路である。すイｆわら、上）ホしたＣ１、Ｃ２デ
コードが終了すると、ＲＡＭＧ内のシンボルＷＯ〜Ｗ２
３が、０２ノラクと共にツノドレス制御回路１の制御の
下に順次読出され、データバス０ＡＢＳ２に出力され、
パラレル／シリアル変換回路１２へ供給される。εの時
、フラグ検出回路１１は、シンボルＷＯ−Ｗ２３に各々
イ」加されたＣ２フラグをチェックし、そのシンボルＷ
Ｏ〜Ｗ２３が未ルｊ正か否かの判断を行い、未訂正の場
合に制御信号ＴＥＩを補正回路１３へ出力Ｊ−る。 補ｉｌ二回ｒｌＩ１３はパラレル／シリアル変換回路１
２から出力されるデータが未訂正データであるか否かを
制御信号−「１三１に基づい−Ｃ検知し、未訂正でな（
）ればそのまま出力し、未訂正であった場合は、直線補
間あるいは前置保持の手法でデータ補正を行い、シリア
ル／パラレル変換回路１４へ出力する。シリアル／パラ
レル変換回路１４は、補正回路１３から出力されるシリ
アルデータをパラレルデータに変換し、ＤＡＣ（図示略
）へ出力する。 このＤＡＣの出力がスピーカ等へ供給されて、音楽信号
が発生ずる。また、タイミングＨｉｌ制御回路１５は水
晶振動子１５ａに基づいてクロッパルスφを発生し、ま
た、このり［１ツクパルスφをタイムベースとする各種
の制御イｈ号を発生し、クロックパルスφと共に装置各
部へ出力する。 以上が第４図に示すＣＤプレーＶの概略である。 次に、バッファレジスタ４おＪ、Ｕ ｊ！、７込み制９
１１回路５の詳細を説明する。 〔バッファレジスタ４、書込Ｊｉ ｆｌｉ、Ｂ御回路５
の詳細）第５図はバッファレジスタ４ Ａ３ Ｊ、び書
込制御回路５の構成を示すブロック図である。 この図において４ａは、ＥＦＭ復調回路３がら供給され
る信号を、順次シフトｉ、っつ記憶りる８ピツトのシフ
トレジスタであり、Ｌ、ＦＭり１］ツクパルスφ。に同
期してシフト動作を行う。４ｂはシフ１−レジスタ４ａ
の各ヒラ１〜出力を後述覆るタイミングでラッチするラ
ッチ部−（゛あり、データの直−並列変換を行う。４ｃ
、、４ｄ、４ｅは各々ラッチ部４ｂの出力が適宜転送さ
れ４第１、第２、第３段バッファであり、各々はレジス
タＲと、ＡアゲートＯＲと、２個のアントゲ−１−Ａ’
Ｎａ、ＡＮｂから成るバッファユニットが８個並列に設
【）られる構成になっている。なお、アンドグー１〜の
入力線（直線）上の０印は、各々入力端を表わし、また
、以下の説明においては、各アンドゲートにつき図面左
の○印から順に、第１、第２・・・入力端と呼ぶことに
り−る。そしＣ１上述しＩｃ第１、第２、第３段バッフ
ァ’４Ｇ 、４６．４ｅ内の各レジスタＲ１［く・・・
・・・はリベ−（、アドレス制御回路１から供給される
内部り［１ツクパルスφの立子り時に、その内容の出力
が行なわれる。次に、５８はタイミング生成部Ｃ・あり
、ＥＦＭクロックパルスφ０に同期して動作りる第１タ
イミング発生部５ａ−１と、内部クロックパルスφに同
期して動作する第２タイミング発生部５ａ−２とから成
つ−Ｃいる。 第１タイミング発生部５ａ−１は受イ菖回路２から供給
されるシンボル同期信号１） Ｓ Ｙを８ビツト遅延し
てラッチ信ｇ ｒＵを作成りるとともに、タイミング信
号丁’ （ｉ７ｉ”６図（ハ）参照）を第２タイミング
発生部５ａ−２へ供給する。第２タイミング発生部５ａ
−２はタイミング信号−１−′ が供給されると所定時
間経過後にタイミング信号丁を出力づ−るようになっＣ
いる。また、ΔＮ１〜ＡＮ９は各々アンドゲート、ＯＲ
１〜ｏ Ｒ４は各々オアゲ−１〜、１−０およびＦ？、
＋〜Ｒ３は各々レジスタである。 この場合、レジスタＬｏ 、Ｒ＋〜Ｒ３は１ｊべ−Ｃ内
部り［１ツクパルスφの立子かり旧に、その内容の出力
が行なわれる。次に、７はゲート回路であり、図示のよ
うに、ＭＯ８型Ｆ Ｆ王（七スを゛ｄ１界効宋１−ラン
ジスタ）ゲート８個から成−）Ｃいる。 次に、バッファレジスタ４ ｉｆ＞ Ｊ、び１；込制御
回路５の動作を、第５図おにびカ１６図を参照しＣ説明
づる。 まず、初期状態においてＩ’ｚ＼てのレジスタがクリア
されているとする。・ぞして、Ｅｌ−Ｍ復調回路３から
復調されたシリアルデータノン（順次シフ１〜レジスタ
４ａに供給されると、８ピツ１〜目のデータがシフ１〜
レジスタ４ａに供給されＩこ時８ｊ１τ、′Ｊｉ１タイ
ミング発生部５ａ−１から第（′１１にｌ （ｌ−１）
に示Ｊラッヂ信号ｒｕが出力される。この結果、フッ°
１部４ｂがシフ１−レジスタ４ａの各ヒラ１〜出力をノ
ツチＪる。次に、第１タイミング発生部５ａ −１はラ
ッチ信号＋”ｕを出力してから！ｕ」間−１０経過後に
タイミング信８Ｔ′を出力りる。この期間１０１は、ラ
ッチ部４ｂのラッチ動作において、その出ノ〕側にデー
タ（同図くホ））が（１″１「実に立上るまでの時間を
見込んで設定されており、例えば、Ｅ Ｆ ＭりＬ１ツ
クパルスφ。の２〜３パルス期間が設定される。また、
タイミングＬ号ビは、所定期間だり“１″と’ｔ＞るよ
うに設定され−（いるが、この期間については後述する
。そして、タイミング信号Ｔ′が出力されると、第２タ
イミング発生部５ａ −２は、次の内部り１１ツクパル
スφの立子り時ｔ１においで、タイミング信号Ｔを出力
する。タイミング信舅−「が出力されると、アンドゲー
トΔＮ２の入力端がづへ−ｃ ” １”になり、この結
果、〕′ンドゲー１へΔＮ２の出力端から１８月ＬＯＡ
Ｄが出力される（第６図（ト） ） 、、 ４＃号Ｌ
ＯＡ Ｄが出力されると、アンドゲートＡＮ４の出力が
“１″になり、次のφの立トリでレジスタＲ１に“１′
が立てられ、また、第１段バツア４Ｃの各アンドゲート
ＡＮｂの第２入力端がづべて“１″になり、レジスタ１
で、Ｒ・・・にはラッチ部４ｂの各ピッＩ〜出力が、各
々アンドグー１〜ＡＮ１１．・・・を介して供給される
。すなわち、この時点でラッチ部４ｂ内σ〕データが第
１段バッファ４Ｃに転送される。、−７Ｊ、レジスタＲ
１に１″が立てられると、インバータＩＮＶ１の出力が
′Ｏ″になり、信号１０ Ａ ｌ’）が停止される。ま
た、タイシングイ１−１月１が出力されている期間は、
レジスタ１−０の出力が、ノ７ンドゲートＡＮ１の第２
入力端にフィードバックされるので、レジスタＬＯの内
容（ま１：；に１゛′と４ｆる、。 そして、レジスタＬＯに１′がｙ）てられＣいると、イ
ンバータＩＮＶ２によつ（１１１号１− ＯＡ Ｄをイ
ンヒビットづ−るので、タイミング（ｇ号丁か出力され
ている期間において、（ｉ４号１０△ｌ’、） ｌｆｉ
２庶以上出力されることはない。リーなわら、ラッチ
部４ｂ内のデータが重複して第１段バツノア／ＩＯに転
送されることはない１゜ 次に、叩解のために、第１段バッソア４． Ｃ内に転送
されたデータとレジスタＲ１に着目してみる。。 今、前述の動作によつ−（第１段バッフ／／ ４ Ｃ内
の各レジスタＲ，Ｒ・・・にはラッチ部４１）からリソ
：送されたデータが格納されており、また、レジスタ１
−り１には１″が立”（−られ−Ｃいる。そしく、この
ときレジスタ（（２の出力信号）３２が°′○″Ｃ′あ
るから、第２段バッフ１４（ｊ内のアンドゲートＡＮｂ
。 △Ｎ ｔ）・・・の第２入力端が１″になり、この結果
、第１段バッファ内 ４ に内の各レジスタ１（、Ｒ・
・・の出力信号は、各々第２段バッファ’ ４ ｄ内の
各アントゲ−１〜ＡＮｂ、△Ｎｂ・・・を介して、第２
段バッファ内の各レジスタＲ，Ｒ・・・に供給され、次
のφの立上りで１３２が１１１ ＩＩとなると共に各レ
ジスタにデータが得られる、１また、信号Ｂ２がＯＩＩ
であるど、第１段バッファ内のアンドグー１−ＡＮａ。 ・・・の出力は“’ ０ ”であるから、次のφのタイ
ミンクで第１段バッファ内の全レジスタＲ，Ｒ・・・は
クリアされる。リイイわす、第１段バッファ４０内のデ
ータが第２段バッファ４ｄ内に転送されるとどしに、第
１段バッファ４Ｃが空になる。この場合、まったく同様
にしてレジスタＲ＋の出力信号Ｂ１（“１″）が、アン
トゲ−１−ΔＮ６を介してレジスタＲ２に供給され−Ｃ
レジスタ１≧２に′１″が立てられるとともに、レジス
タＲ１が０″になる。 そして、次の内部りＯツクパルスφのタイミングで、上
述の場合とまったく同様にし−（、第２段バッファ４ｄ
内のデータが第３段パラノア４０内へ転送されるととも
に、第２段バラツノＩ４ｄが空になり、また、レジスタ
Ｒ３か” １ ” 、レジスタＲ２が゛Ｏパになる。そ
して、所定のタイミングにおいて、制御信号ＥＦＭＤが
アントゲ−１−Ａ Ｎ Ｄの第２入力端に供給されると
、アンドゲートＡＮ９の出力信号である制御信号ＷＥが
“１″となり、この結果、ゲート７が開き、第３段バッ
フ−／−４ｅ内のデータがゲート７を介しＣデータバス
１〕△１３Ｓｌ（第４図）へ出力される。この時、アン
ドゲートＡＮ７の出力（ｇ Ｍは′０″どなるので、次
のψのタイミングでレジスタＲ３１；Ｌ“０°′になる
、。 上述したように、ラッチ部４ｂにラッチされたデータは
、順次後段のバッファに転送され−（ゆき、また、レジ
スタＲ１〜Ｒ３の内容は対応するバッファ内にデータが
ある時に１′′、空のどきにＩＩ ＯＩＩとなる。 ここで、後段のバッファ内にデータが格納されＣいる場
合におりる、前段バッノ７のデータ転送動作を説明する
。例えば、第２段バッファ４ｄ内にデータが格納されて
いる状態で、第１段バッファ４Ｃからデータ転送が行な
われる場合。この場合はレジスタＲ２の出力が’１”ｒ
あるから、インバータＩＮ３の出力信号が１１０１１に
なり、第２段バッ゛フシｌ／Ｉｄ内のアンドゲート△Ｎ
ｌ）、ＡＮＩ）・・・の各゛第２入力端が“Ｏ′”にな
るため、第１段バッファ４Ｃ内の各レジスタＲ，）＜・
・・から第２段バッファ、！１． ｄのレジスタＲ，Ｒ
・・・ヘデーク転送はｉうなわれない。また、第１段バ
ッファ４Ｃのｉ）ンドゲートＡＮａ 、ＡＮａ ・・・
の第１入力端には、Ｉｌ Ｉ １１１ノベルの信号Ｂ２
が供ｔ６され、さらに、その第２入力端にはレジスタＲ
，Ｒ・・・の出力信べかフィードバックされているから
、この場合においては、第１段バッファ４０内の各レジ
スタＲ１）く・・・は各々の記憶内容を保持する。この
ように、俊段バッフフ７が空でない場合は、データの転
送ｉ；Ｌ ｆ］なわれず、ただ、自己のデータを保持す
る動作どなる。 第６図〈す）〜（ヲ）は第１段バッファ４ｃと第２段バ
ッファ４ｄが空でない状態の時に、タイミング信号］−
が出力された場合の各部の波形を示しており、図に示す
ように時刻ｔｌ においてｌ；ｌ （Ｍ号Ｂ２ 、Ｂ＋
が共に１″と４１っている（同図（す）、（メ））。そ
して、時刻［２（内部クロックパルスφの立上がり時刻
）におい−Ｃ第２段バッファ４ｄ内のデータが第３段バ
ッファ４０に転送されて、信号Ｂ２が０″になると（圃
図（す））、次の内部クロックパルスφの立上がり時刻
ｔ３において、第１段バッファ１！′Ｉｃ内のデータが
第２段バッフル４ｄ内に転送され、信号Ｂ１が“′Ｏ″
になる。そして、信号１３１がＯ′′になると、インバ
ータ（ＮＶｌの出力信号が“１″になり、ごの結果、ア
ンドゲートΔＮ２から、ロード信号［ＯＡＤが出力され
（同図（ル）〉、ラッチ部４ｂ内のデータが第１段バッ
ファ４Ｃへ転送される。 この場合、レジスタＬＯの出力は同図（ツ）に示づよう
に次のφの立上り時刻ｔ４から” １ ”になる。 このように、第１段バッファ４ｃが空の場合（第６図（
へ）〜（ブ））と、第１段および第２段バッファ４．ｃ
、 ４．’ｄが共に空でない場合（同図（す）〜（）
））とでは、信号Ｌ ＯＡ Ｄが出力されるタイミング
が異なってくる（同図（１〜）。 （ル））、。 ところでタイミング信号丁′が立上がると、第６図（ニ
）に示すように次の内部クロックパルスφの立上りでタ
イミング信号１−が立下がるが、このタイミング信号丁
が１″になっている期間（すなわち、タイミング信号１
−′ が１″になっている期間）は、次のラッチ信号ｒ
ｌＪが出力されるまでの期間（あるいはシンボル同期信
号ＤＳＹが供給されるまでの期間）より短く、また、第
１段バッファ４Ｃへのデータ転送が充分に行なえる長さ
に設定される。また、アンドグー１〜ΔＮ９の出力信号
は前述のように、制御信号Ｗ［としてグー１〜回路７お
よびＲＡ ＩＶ＋ ６へ供給されるとともに、制御信号
ＶＳＹＭＢとしてアドレス制御回路１へ供給される。 以上がバッファレジスタ４おＪ：び書込み制御回路５の
詳細Ｃある。次に、この発明の一実ｆル例であるアドレ
ス制御回路１についてｆｌ’ｌ’述ケる。 〔アドレス制御回路１の９Ｙ胛１〕 まず、Ｒ’ＡＭ６のアドレス制御の基本的形え１ｊを簡
単なモデルを用いて説明Ｊる３、 今、１フレームＦｒ内のシンボル数を第７図に示すよう
に４シンボルＵＯ〜ＩＪ ：’、とじ、また、これらの
シンボルＵＯ〜Ｕ３が各々０，２，４．６デイレイタイ
ム遅延されてディスクに記録されているものとする。 ナオ、１１１ｍ１７）遅ＭＮＩＤ’ｌＶ１ 、 Ｄ Ｉ
ｙ３ニａｆｆ４ノる遅延処理およびクロス部Ｃｌｏｓ
ｉにお（Ｊる入替え処理はないものとする。この場合、
ｊイ延処理前の原シンボルくずなわら、第１図の最）ｆ
喘のシンボルに対応するシンボル）は、第７図の０印に
示づ位置に分散されてディスクに記録され・ているごと
になる。したがって、Ｃ２γ］−ドを行い、あるいは各
シンボルをＤＡＣへ出力づるためには、シンボルｕｏ〜
Ｕ３の各々につい（６，４，２，０フレーム前のフレー
ムｌＦｒ内に記録されＣいＩ（シ・ ンボルが必要とな
り、言い換えれば、シンボルＵＯ〜Ｕ３の各々について
、７，５，３．１の記憶Ｊリア（１エリア−８ピツ１〜
）をＲＡＭ６内に設【ノ、過去６．４．２．０フレーム
前まで遡ってシンボルＵＯ’−Ｕ’３を記憶保持覆るこ
とが必要となる。さらに、この実施例においては、ディ
スクから続出されたシンボルの＾込みと、ＲＡＭ６内の
シンボルの処理（Ｃ１，Ｃ２デコード、等）と、ＤＡＣ
への出力とを時分割で並行して行うようになっており、
したがって、ｒ＜ Ａ Ｍ ６にはシンボルｕ Ｏヘ−
Ｕ ３の各々に対応して書込み用の１エリア、シンボル
処即用の−１：配７．５，３，１」ニリアおにびＤＡＣ
出力用の１丁リアを設ける必要がある。 以上の結果、このモデルにおいては、シンボルＵＯ〜Ｕ
３の各々に対応して９，７．５．３エリアが必要となる
。そこで、ＲＡＭ６の容岳を２４エリアとする。 次に、第８図はアドレス制御回路１の基本構成を示す１
０ツク図ぐある。この図において、基準アドレス発生回
路１ａはバッファレジスタ４がら出力されるシンボルＬ
Ｊ Ｏ〜（）３の書込み時に使用される基準アドレスＦ
ＡＩ’）Ｒと、ＲＡ Ｍ ６内のシンボルＵＯ〜Ｕ３の
処理およびｌ’） Ａ Ｃ出力１１４に使用される基準
アドレスＭＡＤＲとを各々出力する回路であり、相対ア
ドレス発生回路１１）は相対アドレスＲＡＤＲを出力す
る回路であり、また、７／ダー１Ｃは基準アドレス１三
Ａ ＯＲ、Ｊ、ｌ、：はＭΔ１〕１ぐと相対アドレスＲ
Ａ Ｉ） Ｒとを加算りる回路である。 そして、アダー１Ｃの出力がアドレス信号ＡＤＳとして
ＲＡＭ６のアドレス端子△Ｄへ供給される。 次に、アドレス制御の基本的考え力を説明する。 （＋） シンボルＵＯへ−１，Ｊ３の占込み制御第９図
（イ）はＲＡ Ｍ ６の記憶−１リアを示づ図であり、
この図においてＯ−２：Ｉ Ｌよ８エリアの絶対番地を
示し、＜Ｑ＞〜〈８〉は相対番地を示り。 まず、シンボルＵＯ〜Ｕ３の店込みは次の様にして行わ
れる。最初に、基ｆｌ［７’ドレスＥ’Ａ Ｄ Ｒを任
意の位置、例えば第９図（イ）に示Ｊように絶対アドレ
ス６の位置に設定する１、（シて、このり準アドレスＥ
ＡＤＲから９エリア、４なわら絶対番地６〜１４を相対
領域５ＦＯ１次の７丁リア、寸なわら、絶対番地１５〜
２１を相対領域Ｓ Ｆ １、次の５１リア、づなわち、
絶対番地２２．２３゜０．１．２を相対領域ＳＬ２、次
の３１リア、Ｊなわら絶対番地３〜５を相対領域Ｓ［＝
３と定める。 そして、バッファレジスタ４から出力されるシンボルＵ
Ｏ〜（〕３を順次相封鎖１ｉ４ Ｓ Ｅ Ｏ〜ＳＬ３の
各先頭番地、すなわち、相対番地〈０〉内に書込む（○
印参照）。次に、ＦＦＭフレーム同ｔｉｌｌ信号Ｖ Ｆ
Ｓ’Ｙ Ｎ Ｃが供給された時点で、第９図（ロ）に
示すように基【１」ノットレストＡ Ｄ Ｒを１番地若
いアドレスに変える。これにＪ：す、相封鎖ｍｓｔぞ。 〜ＳＥ３も各々１番地ずれる。この状態にａ５いて、バ
ッファレジスタ４から出力されるシンボルＵＯ〜Ｕ３を
順次各相封鎖ＭＳＩｉＯ〜ＳＥ３の相対番地〈０〉内に
書込む。以下、第９図（ハ）、（ニ）に示ずように上記
過程が繰り返される。 そして、この繰返しにＪ、す、相対領域ＳＥＯにシンボ
ルＵＯが８個、相対領域５ＩＥ−１にシンボルｖ１が６
個、相対領域Ｓ Ｆ ２にシンボルＵ２が４個、相対領
域ＳＥ３にシンボルＵ：Ｉが２個、′常時、記憶保持さ
れることとなる。まＩこ、各相対領域Ｓ１ミ０〜ＳＦ３
の相対番地＜ Ｏ＞ に新しいシンボルＵ ０−ｔＪ
３が順次書込まれる。ｌ、ｚ ｄ＞、基準アドレスＥＡ
’ＤＲが絶対番地０と一致しｌこ揚台は、次のＥＦＭフ
レーム同期信号ＶＦＳＹＮＣが供給された時点で基準ア
ドレス（二Δ（〕］Ｒが絶対番地２３となる。 しかして、以上の書込み動作に１１３１ノるアドレス制
御は、シンボルＵＯ〜Ｕ３の各ｔ９込み時における相対
アドレスＲＡ ｌ） Ｒを各々ｒＯＪ、ｌ−９Ｊ。 １’ ９ ＋ ７ ＝ １ （３Ｊ 、ｒ ９ ＋ ７
−１− Ｅう＝２１１とづればよく、したがって、これ
らの（「１１”０１・〜［２１ｊを相対アドレス発生回
路１ｂ内に予め記憶さけ（＋５１ＪばＪ：い。なお、基
準アドレストΔ１）Ｉ＜と相対アドレスＲＡＤＲの和が
ｒ２４１．ｒ２ｊ−＋Ｊ・・・・・・とな−）た場合は
、勿論ｒＯＪ、ＮＪ・・・・・・と直さなければならな
いが、２進数演算におい−Ｃは、通常、この修ｉ［を桁
上げのカッ１へによって容易に？ｊうことができる。 （ｆｉ） Ｃ１，、’Ｃ２Ｃ２デコードおける読出し制
御第１０図は第９図にお番プる相対領域Ｓ’ＥＯ〜ＳＥ
３を縦に並べＩζζ図面る。Ｊ′１−ｊ−１この図を用
いて説明りる。 この図にａ３い−（、シンボルＵ Ｏ〜Ｕ３の書込みは
、前述したＪ：うに各相封鎖１或Ｓ Ｅ Ｏへ一８Ｅ３
の相対番地＜Ｑ＞の土リアに行なわれ、１ル−１１、Ｆ
ｒの書込み、が終了した後、次のフレームＦｒの書込み
がＵｎ始される前に各相対領域ＳＥＯ〜ＳＥＳ内の全シ
ンボルが各々１エリア下方へシフトされる。なお、この
事情は第９図を参照りれば明らかであろう。そして、Ｃ
１デ」−ド、Ｃ２デコード等の処理は各相対領域８１１
０〜ＳＦ３の相対番地〈１〉以上の領域（第１０図にお
りる破線内の領域）のシンボルに基づい（行われる。ず
なわら、Ｃ１デ」−ド（第２図参照）においては相対領
域ＳトＯ〜ＳＥ３の各相対番地〈１〉内のシンボルが順
次読出されで処理され、よ／、：、Ｃ２デ」−ドにおい
−［は、相対領域Ｓ Ｅ Ｏの相対番地く７〉、５Ｅ１
ｃＤ＜５＞、Ｓ Ｅ ２ （７） ＜ ３ ＞、５Ｅ３
（７）＜１〉内の各シンボルが読出されて処理される。 しかして、上述した場合のアドレス制御制御は次の様に
して行われる。まず、基稈７／ ｌ−レスＭ△１）１り
を第１０図に示−４位置に設定する１、ぞし−（，０１
デコ一ド時においては、シンボルＵ Ｏ〜Ｕ３の各読出
しに対応し−Ｃ相対アアドレス Ａ ｌ） Ｒを各々ｒ
ＯＪ、ｒ９Ｊ、ｒ９＋７＝１６Ｊ、ｒ９＋７＋５）〜２
１１とし、また、Ｃ２デニノード時においては、シンボ
ルＵＯ〜（Ｊ３の各読出しに対応して相対アドレスＲＡ
Ｄ Ｒを各々［ｏ−＋ ６Ｊ、ｒ９−＋４−１、Ｍ６
＋２Ｊ、’ｒ２１＋ＯＪとりる。 （ｍ）ＤＡＣ出力時にお【ノる読出し制御釦′１０図に
おける破線内のシンボルは処１！ｌ！中のシンボルであ
り、ＤＡＣへ出力りることは出来イｒい。したがつて、
各相対領域Ｓ←０−８ Ｌ ：）のく（３＞、＜６＞、
＜４．＞、＜２＞番地内のシンボルがＤＡＣへ出力され
る。この場合のアドレス制御は、基準アドレスをＭ Ａ
’ ｌ） Ｒどし、ＪＩＩ、−１相対アドレスＲＡＤＲ
をシンボル（Ｊ ０−ＬＪ ３の各読出しに対応してｒ
７Ｊ、＋１４Ｊ、＋１９Ｊ、ｒ２２１とすればよい。 ゛以下がアドレス制御の考え方である１、ところで、上
ｉｄｉ Ｌ／た考え方は、ディスクから読出される信号
にジッタ（ｊ゛イスク同転速度のゆらぎに基づく読出し
信号のゆれ）が全くない場合にのみ取りｑ′１するもの
で、現実にはジッタがあるため、上記考え方のみによつ
（はアドレス＋１ｉｌｌ ｆｉｌｌが困難である。以下
、この事情を説明り−る。 まず、ＲＡ Ｍ ｅ内の１フレームＦ ｒについてのシ
ンボルの処理（Ｃ１，Ｃ２デコード等の処理）およびＤ
ＡＣ出力は、全て水晶振動子を用ＧＸで作成された内部
りＩ−Ｉツクパルスφをタイムベースとするフレーム処
理サイクル（一定時間）内に１１ねれる。また、このフ
レーム処理サイクルの最後にＪ５いて内部ルー−１１同
期イａ号Ｘ Ｆ Ｓ Ｙ Ｎ Ｃが出力される。そして
、内部フレーム同期信号ｘ ｒ二Ｓ ＹＮＣと前述した
ＥＦＭフレーム同１！１１信号Ｖ Ｆ Ｓ ＹＮＣどは
理論上回期１°るようになつ（いる。りなわら、ディス
クの回転は内部フレーム同１！ＩＪ情号ＸＦＳＹＮＣに
同期づ−るように制御される。しかしながら、実際には
ディスクの回転制御系の応答遅れ等の原因で回転ムラが
発生し、しｌこが−）′Ｃ，読出し信号にジッタが発生
する。１ いま、ジッタによって、ＥＦＭフレーム同期（ｆｆｉ号
ＶＦＳＹＮＣの周期が内部フレーム同期（Ｆ’＋ ＞’
ｊ ＸＦＳＹＮＣの周期より短かくなつｌことり−る１
、この場合、１フレームＦｒについＣのシンボルｌ１１
！！埋およびＤＡＣ出〕ｊが終了していない内に、１１
」びシンボルの書込みが行われることになる。第１０図
について説明すると、１−ル−ム分のシンボル処ｖ１１
（１３よびＤＡＣ出力が終了していない内に、［ｔ ｔ
ｐｊｉドレスＥ Ａ Ｄ Ｒが１番地若いアト１ノスに
変化し、したがって、相対領ＶＸｓｌ＝ｏ〜Ｓ１３内の
各シンボルが各々１エリア下方にシフトされる。この結
末、各相対領域ＳトＯ〜Ｓ１三３の最下部の１リノ′内
の各シンボルが消去されてしまい、正常’３ Ｄ Ａ
Ｃ！Ｊ！力を行い得なくなる。 逆に、Ｅ ＦＭ７Ｌ／−ム同期信号Ｖ １−８ Ｙ Ｎ
Ｃ）周ＩＩＩが内部フレーム同期信号Ｘ ｌ−Ｓ Ｙ
Ｎ Ｃの同期より長くなった場合は、ディスクから読
出された１フレームＦ ｒについての全シンボルの書込
みが終了しＣいない内に、そのフレーム（Ｈ；込み中の
フレーム）についてのシンボル処理が開始されてしまう
ことに４「る。すなわち、第１０図にＪ３いて、シンボ
ル処理時の基準アドレスＭＡＤＲがシンボル処理時の基
ｈｐニアドレス［△Ｄ Ｒど一致しでしまうことになり
、正しいシンボル処理が不可能となる。 そこでこの実施例におい（は、第１１図に承りように、
各相対領域Ｓ［０〜ｓ ｅ ３の上下にジッタ吸収用の
複数のエリア（斜線を付し−Ｃ示１ ）を設（Ｊている
。そしく、シンボル書込み時の基準アドレスＥ Ａ Ｄ
Ｒを第１０図の場合と同様に、常開、相対ｆｉ域ＳＥ
Ｏの〈０〉番地とし、これにより、ディスクから読出さ
れたシンボルを〈０〉番地内に書込むにうにし、また、
シンボル処理時の基準アドレスＭ Ａ １．） Ｒを、
ジッタがない場合に相対領域ＳＥＯの〈３〉番地（ＥΔ
１〕１叉−１３）とりる。 なお、〈３〉番地どしたのは第１１図の例においＣであ
る。以下に説明づる実施例においては、ジッタ吸収用エ
リアとして上下に各々４エリｉ’ 設４−．Ｊてａ３す
、ジッタがない場合の塁ギアドレスＭ△［）１２をＥＡ
ＤＲ＋４としている。このようにりることにより、「１
：ＭフレーｌへｌｉＪ期（：漫号Ｖに５ＹＮＣの周１１
１」が短かくなって、各シンボルが第１１図の−１・方
にシフトされＩＣ場合にａメい（し、Ｉ）ΔＣ／＼出力
Ｊべきシンボルが消去されく）ことが（ｂ り、１ｋ、
ＦＦＭフレーム同１！！Ｊ信号ＶトＳ Ｙ Ｎ Ｃの周
ＪＩＪＩが艮くなり、基準アドレスＭ Ａ ｌ） Ｒか
図の、にノ°ノヘ移った場合においても、↓３準アドレ
スＭΔｌ）１＜が、！ＬＬｔｙアドレスＥ Ａ Ｄ Ｒ
と重なることがない。 以上が、アドレス制御の基本的考え１ノぐある１゜次に
、アドレス制御回路１０訂細を第１２図・−第１９図を
参照して３１明りる。第１２図はこのアドレス制御回路
１の詳細を示リブ［１ツク図であり、以下、各部の構成
から説明りる。 （アドレス制御回路１の構成） 図に４３いて、１）ＡＣシンボルカウンタ３１、Ｃ１／
Ｃ２シンボルカウンタ３２、ＦＦＭシンボルカウンタ３
３は共に、５ピツ１〜のパイプリイカウンタｅあり、そ
のリレット喘子Ｈへ゛１パ信号が供給されｌｃ時クリセ
ットれ、；トた、ぞ′のインクリメント端子Ｉ Ｎ Ｇ
に１″仁）号が供給された１１．１、クロックパルスφ
のタイミングで出力アークがインクリメン１へされる。 ＲＯＭ ３４ ＋：Ｌ、そのアドレス端子へ供給される
ｌ） Ａ Ｃンンボルカウンタの出力Ｄｏを別の（１０
に変換ＪるｌｃめのＲＯＭ ’−ｅあり、その内容は第
１３図の通りである。セレクタ３５はその人力仝；：；
了１１〜１４’＼供給される）２−夕を択一的に出力づ
る回路であり、そのレレク（〜端子８０１へ” ｉ ”
信号が供給されると、入力端子１１のγ−タを出）Ｊし
、・・・・・・、レレクト端子Ｓ（！４１＼＋ｉ １
＋＋信号が供給されると、入力端イ１４のデータを出力
り”る。ＲＯＭ ３６は３２エリアからなる記録領域３
６ａ〜３６ｃを右するＲ ＯＭであり、各記憶領域３６
８〜３６ｅの内容は第１４図の通りである。また、その
アドレス端子へはセレクタ３５の出力データ０１が供給
される。イしで、セレクタ３５の出ツノ１〕１によって
指示される、各記録領域３６ａ・〜３６ｅの１リア内の
データが並列に読出され、セレクタ３７へ供給される。 なお、記録領域３６８〜３６ｅ内の各データを各々ト１
−ＭＤ−ＡＤ（ＥＦ〜１１つアドレスデータ）、［ぐ０
１Ｆ ・ ＡＤ、Ｗ０２Ｆ−ＡＩ） 、１つ Ａ ＣＩ
） ・ △ １） 、１で０２１：・ＡＤと称りる。セ
レクタ’）７は各入力端子１１〜Ｉ５へ各々供給される
データをでのレレクト喘子Ｓｅ１〜３ｅ ５へ供給され
るイム号に基づいて選択し、出力端子Ｑ１．０２ｈａｔ
ら出力りる回路であり、各ヒレクｌ−喘子Ｓ（！１〜Ｓ
０：５へ各々１１１１１信号が供給された場合に出力端
子Ｑ１ 、 Ｑ２から出力されるデータは各々、符ｙ
：３７ ａを付した枠内に示−り通りである。ｊｌダー
３ε３ ＤＪ、その入力端子Ａ、１３へ各々供給される
データを加持りる回路であり、そのキレリイ端子Ｃ１へ
ｌＪｌ、アンドゲート３９の出力が供給され−（−いる
、、−ｅニジ”Ｃ１〕′ンドゲー１〜３９の一方の入力
端へは制御（ｉｉ＋づＣｌ２Ｄが、また他方の入力端へ
はｆ−タＤ１の［５１３（最下位ビット；以下信号Ｃａ
Ｏど称号る）か供給されている。アダ゛−／１． ＯＬ
、Ｉ、イの入力端ニーｉ′−△、１３のデータを加締ザ
る回路であり、−εのへ一ヤリイ喘子ＣｉへはＡアゲー
ト４０ａの出力が供給されている。また、−７ｉダー４
１はその入力端子Δ、Ｂのデータを加粋Ｊ−る回路であ
る。暴準カウンタ４２は１１ビツトのパイノリイカウン
タであり、そのクロック端子ｃ １− Ｋへ供給εきれ
るｆ前号をアップカウントづる。、Ｕ／Ｄカウンタ４３
は４じツ１へのアップ／ダウンカウンタであり、そのア
ップ端子（ｊへ供給される信号をアップカウントし、ま
た、そのダウン端子りへ供給される信号をダウンカラン
ｉ−づる。このＵ／Ｄカウンタ／！３は初期状態におい
て「４」にレットされ、まＩこ、そのカウント出力ｔ、
ＩＩ ｒ、ｏ ヘ−８Ｊの値のみをとり得る。そして、
１述したアダー４１、基準カウンタ４２、Ｕ／Ｄカウン
タ４３と、スイッチ−回路４４、インバータ１５どによ
り、基準アドレス発生回路４６が構成δれＣいる。また
、符号１５△（ま、第４図に示すタイミング制御回路１
５の一部、Ｊ−なりち、このアドレス制■１回路１にｄ
５いて用いられる制御信号を出力りる部分のみを示した
ものぐある。 図〜第１８図を参照し−Ｃ説明りる。。 （アドレス制御回路１の動作） 第１５図、第１６図は共に、ツノトレス制御回路１の動
作を説明するためのタイーミング１１１− トぐある。 このタイメングチ（７−トは、図におい−’ｃ ｔ、＋
紙面の都合上６列のタイミングブト一トに分ｌ）て記載
しているが、実際は連続したタイミングチーメートであ
る。増なわら、例えは第１５図第２ ？Ｊｔｆｌのタイ
ミング０は同図用１（］ｆ−ｊのタイミング４８につな
がり、また、第１６図第１行目のタイミングＯは第１５
図第３行目のタイミング４ Ｂに−）４Ｉ゛がる。また
、以下の説明にＪ−目〜（は第１５）図第１行目〜第１
６図第３行目の各タイミングに各々１〜６の符号を付し
て記り。例えば、第１５図第１（ｊ目のタイミング２８
４；ｔタイミング゛１−２８と記り−６また、このタイ
ミングプレー１・のり、イムベースはクロックパルスφ
である。 このタイミングブ１ｌ−１−ＧＪ＋、 １ル−ム１−ｒ
についての処理過程（１フレーム処ｐ１１リイクル）を
５１ンボル書込み処理、Ｃ’１．Ｃ２デコード、ＤＡＣ
出ツノ等全ての処理がこの図に示り４９ Ｘ ｆ３ ＝
２９４タイミングの間に行われる。 第１７図４；Ｌ ｌ’＜ΔＭ６の各相対領域を前述した
第１１図ど同様の方法で示した１★ＩＣある。この図に
示づ−ように、ＲＡＭ６はシンボルＷＯ〜Ｐ３を各々書
込む３２の相対領域と０１．’Ｃ２フラグを書込む相対
領域（第１７図の右２列）とを有している。この場合、
Ｃ１，Ｃ２フラグを書込む相対領域は、０１フラグを書
込む１０９エリア、Ｃ２フラグを書込む１８エリア、ジ
ッタ吸収用の８１リアのｆｆｌ’ １ ＋３５１リアか
らなる。まｌこ、シンボルＷＯ９Ｗ１・・・・・・１）
３をド１込む相対領域は各々、１１９．１１６．・・・
、１１エリアからなる。ここで、例えばシンボルＷＯを
書込む相対領域が１１９エリアとなっている理由は、１
０８デイレイタイムの起延を処理りるために１０９ Ｉ
リア、シンボル書込みのために１エリア、Ｄ Ａ Ｃ出
力のために１１リアが必要であり、また、ジッタ吸収用
に８１リアを設置Ｊでいるからである。 以下、第１２図に示−づアドレス制御回路１の動作を説
明する。 最初に、基準アドレス発生回路４６について説明Ｊる。 まず、スイッチ回路４４へ供給される制御信号ＥＦＭＤ
は、第１５．１６図に承りように、略４タイミング毎に
規則的に発生り−る。そして、この制御信＠ ＦＥ Ｆ
Ｍ Ｄが“′１゛′信号となるタイミングにおいてバ
ッファ４からのシンボルの、ＲＡＭ６への書込みのため
のアドレスが出力さね、他のタイミングにおい°Ｃはシ
ンボル処理にｉ４５ ＆Ｊる１（ＡＭ６どのデータの入
出力およびＤ△０への出力データのＲＡＭ６からの読出
しの）（めのアドレスが出力される。制御信号Ｅ ｌ−
Ｍ Ｄが’ １ ” （ｉ−、月になると、スイッチ回
路４４が開状態となり、Ｌｌ 、／Ｄカウンタ４３の出
力か〕７ダ一／Ｍの入力端７八へ供給される。この結果
、アダー／１１からＵ ／ Ｉ’ｌｌカウンタ４３の出
力データＵ ｌ） Ｄど基準カウンタ４２の出力データ
ＢＤの和ＬＩ Ｄ １．） −＋−１−３１１が出力さ
れ、したがって、インバータ４５からデータｋｌ Ｄυ
＋ＢυかＵｊ力され、仁の７” ９ ＬＪ ＩＪ ＬＪ
＋ Ｆ：５１Ｊ ／）′１前述した３％ ｉ（ｊアド
レス制御回路としてアダー４０の入力端子△へ供給され
る。−ｈ１制御信号ＥＦＭＤが゛Ｏ″信号の時は、アダ
ー４１の出力データＡＤＯがデータＢＤどなり、したが
って、インバータ？！Ｉ５の出力がデータＢ Ｉ）とな
り、このデータＢ Ｄが前述した基準アドレスＭ Ａ
ｌ） ｆテとしてアダー４０へ出力される。 ここで、基準アドレスＥＡＤＲ，ＭＡＤＲの各変化状態
を、４Ｆ、 ｌｊ、Ｑカウンタ４２が仮に４ビツト（実
際は１１ビツト）であるとして説明する。まず、スイッ
チ回路４４がＡフの場合（シンボル処：理、ＤＡＣへの
出力データの読出し）、基準カウンタ４２の出力データ
ＢＤが第１表（イ）欄に示りにうに変化すると、Ｌ１準
アドレスＭＡＤＩ（（−ＢＤ）は同表（ＣＩ）欄に小ず
ように変化する。すなわら、基準アドレスＭ Ａ Ｄ
Ｒは基準カウンタ４２がインクリメン１−される旬に、
１番地若いアドレスに変わる。次に、スイッチ回路４４
が開状態の場合（シンボル書込み）において、Ｕ ／
Ｄカウンタ４３の出力データＵ Ｄ ｌ’）が「４１で
あったと覆ると、基準カウンタ４２の出力ｆ−夕＋３
Ｄの変化に伴い、アダー４１の出カッ゛−タ△１）０が
第１表（ハ）欄に示Ｊように変化し、この結果、基準ア
ドレスＥ Ａ Ｄ Ｒが第１表（ニ）欄にｈｌすＪ、う
に変化４る１、づなわら、基片アト１ノス１］ΔＤ Ｒ
Ｇ、Ｕ Ｉｊｔハ（カウンタＩ！１．２がインクリメン
１−されるｆｉｊ Ｍ １番地若いアドレスに変化し、
ＪＩこ、常に基準アドレスＭＡＤＲよりデータＵ Ｄ
Ｄの伯だ【）若いｊ７ド１ノスどなる、１ 第１表 次に、基準カウンタ４２はタイミング制御回路１５Ａに
おいて作成される内部フレーｌｘ １ｉｉｌ ｌ’ＪＩ
４″１号ＸＦＳＹＮＯによりインクリメン１−さ４゛
乏る１、インて、この内ｒｉｌフレーム同ｌ！ｌＪ仁ｊ
’； Ｘ Ｆ Ｓ Ｙ Ｎ （’、 Ｌ、Ｌ第１５．１
６図から明らか４ｆように、１ル−ム処理→ノイクルの
最後（厳密にはタイミング６−４６＞において発生づる
。すなわら、基準カウンタ４２の出力データＢ ｔ）は
１フレーム処理ＩＬイクル内にＪ３いて変化μず（タイ
ミング６−’１７．４８を除り）、シたがっＣ，基準ア
ドレスＭ△Ｉ） Ｒ−ｂ変化しない。 一方、（）／’Ｄカウンタ４５３は、ト１：Ｎ４フレー
ム同期信号Ｖ Ｆ Ｓ Ｙ Ｎ Ｃによってインクリメ
ン１へされ、内部フレーム同＋１１Ｊイｔ〉づＸｌ−８
）ｌＮＣによっＣデクリメントされる。ここで、前述し
たＪ、うに各同期信号ＶＩ ５ＹＮＣ，ＸＦＳＹＮＣは
ｑいに同期がとれてｄｓらず、しｌこがっＣ１Ｅ Ｆ
Ｍフレーム同期信号Ｖト５ＹＮＣは、通常、１フレーム
処理（ノイクルの中間にＪ５いて発生りる。そし−（、
この「（：Ｍフレーム同１１１Ｊ信号Ｖ ｌ−Ｓ Ｙ
Ｎ Ｃが発生り−るとデータＵ Ｄ ｌ）が１１」アダ
Ｊし、したがって、基準アドレスＩＥ Ａ ［） ｌ’
？が１番地若いアドレスに変化すル。次に、内部７Ｌ／
−ム＋１１ｊ！ＩＪＩイ５、Ｆｊ Ｘ Ｉ−Ｓ Ｙ Ｎ
Ｏが出力されると、データＵ ｌ） Ｌ）が「１」ダウ
ンづるが、この時基準カウンタの出ツノデータＦ３１）
が「１」アップし、したがつ−Ｕ 、 １Ｈ−ｔ ｔＪ
＋アドレス「ＡＤＲが変化覆ることはイｆい、。 上）ホしたにうに、基ｌｉｔ；アドレスＭＡＤＲは内部
フレーム同＋１ＪＩ （に弓ＸにＳ Ｙ Ｎ Ｃｈ’出
力されるｆｌｌに１番地若いアドレスに変化し、Ｊ、た
、Ｓ、 Ｕ）］アドレスｌ二ＡＤＲはＥ Ｉ：Ｍフレー
ｌ＼同１１月信シシＶＩ ５ＹＮＣが出力される毎に１
礼地若いノアドレスに変化ηる。 次に、このアドレス制御回路１におい（’ｈわれるアド
レス制御動作を訂］ホリ−る１゜（１）シンボル書込み
制御 バッフ７レジスタ４（第４図）内のシンボルの、ＲＡ
Ｍ ６への書込みは、前述した、」；うに第１５．１６
図に示す制御信号ｌｘ ＩＴ Ｍ ｌ）が“１″イに号
どなるタイミングで行われ、まノこ、各シンボルが「１
）込まれる］−リアは、第１７図のフラグ書込用村１対
９１“１域を除く各相対領域の最上部の１リアぐある。 まず、第４図に示で受信回路２からＩＦＭフレーム同期
信弓ＶＦＳＹＮＣが出力され、第１２図のＥＦＭシンボ
ルカウンタ３３へ供給されると、同カウンタがりレット
され、ｆ−タｒ ０．１がセレクタ３３５の入力幅；子
１４へ供給される。、この状態において制御信号ＥＦ
Ｍ Ｄが“１′仇号に立上ると、セレクタ３５〕のレレ
クＩ一端イＳｅ４へ“′１°′４４４７Ｂが供給、）れ
、これにより、［−［Ｍシンボルカウンタご３３の出力
ｉ−タ１”０１がセレクタ３Ｅ＋を介してＲＯＭ ３６
へ供給され、ＲＯＭ ３６の記憶領域３６ａ〜３６ｅの
各０番地内のデータ（第１４図４照）が各々セレクタ３
７の人力Ｑ１“ｆｌ：子［１・〜・Ｉ５へ供給される。 この時、セレクタ３７のレレク［〜端子Ｓｅ５へ信号Ｉ
Ｅ ［−Ｍ ｌ）の“１′信号が供給されている３、こ
の結果、符号３７ａをイ」シた枠内に示されるように、
セレクタ３３７の出力端子０１から、入力端子）１のＪ
゛−夕、Ｊイｆわら、Ｒ０Ｍ３６の記憶グ１域３６ａの
０番地内のデータ［１３５」が出力され、また、出力端
子Ｑ２から「０」が出力される。またこの時、アンドグ
ー１〜３９の一方の入力端へ供給され−Ｃいるｆｌｉ制
御信号ＣＩ ２ Ｌ’）は第１５）、１６図から明らか
なＪ、うに゛Ｏ″伯号信号り、したがっ−’Ｃ，ノｌン
ドゲー１・３９の出力はＩＩ Ｏ”′信号にある１、こ
の結果、アダー３ε１かＩうｊ゛−りＩ−１３５ｊが出
力され、相９−１ ＞’ドレス［く△［）Ｒとしてアダ
ー４０の入力端子Ｉ−３へ供給される、。 この時、第１ゲート４０ａの両人力錆（：了の制御１１
′１号はいずれも“□ ｎ ４３ｇ 、Ｍにあり（第１
と）、１（１図）、したがって、アダー／１． Ｏから
ノ゛−タＦ△ｌ−） ＲＩＲＡ ）、） Ｒ＝ Ｅ Ａ
Ｄ Ｒ→１３５〕が出力され、アドレス信号ＡＤＳど
してＲＡ Ｍ ６へ供給される。。 このように、ＥＦＭフレーム同＋１１ＪイＣ号Ｖ Ｆ
Ｓ ＹＮＣが出力された後の最初の制御信号ＩＥ Ｆ
Ｍ ｆ、）（“’１”）のタイミングにおい−Ｃ、アダ
ー／ＩＯからアドレスＩ： Ａ １．’） ｌ＊ ４−
１３５がＲＡ Ｍ ６へ出力される。一方、上述した最
初の制御信÷９ｋｌ−Ｍ１つく“１″）のタイミングに
おいて、バッファレジスタ４の第３段バッファ４０（第
５図）内に１でにシンボルＷＯが人力されＣいた時（，
１１、ｊＦ１１１１′、月ＦＦＭ１つ（“１′”）のタ
イミングにａ３いＣデータバスＤＡｔ３Ｓ１ （第４図
）へシンボルＷＯが出力され、ま７．：、ＲＡＭ６のリ
ードラーイト制御端ｒ（ｂ 、、、／Ｗへ制御信号ＷＥ
（“′１″仁月）が供給される３３これにより、シンボ
ルＷＯかｌ−＜ Ａ Ｍ ６のアドレス［ＡＤ Ｒト１
３５に市込まれる１、また、この時同時に書込み制御回
路５から制御化＠ＶＳＹＭＢが出力され、Ｆ］’Ｍシン
ボルカウンタ３３のインクリメン１〜端子ＩＮＣへ供給
され、これにより、次のりＬ］ツクパルスφのタイミン
グにおい−Ｕ、ＥトＭシンボルカウンタ３３から）０゛
−タ［１］が出力される。 一方、上述した最初の制御信号トＦ Ｍ Ｌ）のタイミ
ングにおいて、バッファレジスタ４の第３段バッフｔｙ
／４． （Ｂ内に未だシンボルＷ Ｏが人力されてい
なかった場合ｉｌｌ、制御仁月Ｗト、ＶＳＹＭｌ’）か
いり゛れｂ出力されず、Ｌ／ Ａ：がつＣ１］【八Ｍ６
の店込み、にＦＭシンボルカウンク３３のインクリメン
トがいずれも行われない。この場合、次の制御他月ヒｌ
＝ＭＤ（“’１”）のタイミングにｄ５い（、アダー／
１０から再びアドレスＥ Ａ Ｉ） Ｒ＋１３５か出力
される。。 なお、アドレス［三ΔＤ ｌ＜ ＋１３５が第１７図に
１ｌＩ５けるシンボルＷ ＯＩＮ込み用の相対領域の最
上部の−１−リフ ／に：指示していること４ま、）う
グひ）込ｒｙｒ、川の相対領域のエリア教（１３！ｂ
）から明らかＣあろう。 次に、シンボルＷＯの−））呑みがｈわれ、１−１Ｍシ
ンボルカウンタ３３のと１１カデータが１１１とＧつだ
状態において、再び制御仏舅１： Ｆ Ｍ Ｄ （”
１ ”）のタイミングになると、上述した場合どハｊ］
杵にしてＲＯＭ３６の記恒領域３（３ａの１番地内の）
−タｒ２５４Ｊが相対アドレスＲＡ Ｌ） Ｒとし″（
アゲ−４０へ供給され、この結末、）ｌグー４０からア
ドレスＥ Ａ Ｄ Ｒ−＋−２５４がｌ＜ Ａ Ｍ ６
へ出力される。そし−Ｃ１この峙バッファレジスタ４の
第、′３３段バラ−ノン４ｅにシンボルＷ１か人力され
−Ｃいた場合は、同シンボルＷ１がＲＡ Ｍ ６のアド
レス１ΔＤ Ｒ＋ ２５４に書込まれる１、ここて、２
５ｔ＋＝１．３５−１−．１１９であり、ｒ １１９
Ｊが第１７図に示づシンボル読出用の相対領域の丁−リ
ア数であることから明らかなように、アドレス１逼△Ｄ
Ｒ−Ｌ ２５４は、シンボル読出用の相対領域の最上
部の」リアのアドレスとなっている４、以下、ト記過程
が繰返され、これにより、１（ΔＭ （ｉのシンボル重
連みが行われる１゜ な４り、に）小しｌこことから明らかなように、このシ
ンボル１１イ込み［ｊ、）にｉ１３い−（アダー／１．
Ｏから出力されるアドレスＡ Ｌ） Ｓは次式によつ
Ｃ−表わされる。 Ａ ｌ） Ｓ ＝ Ｅ△Ｄ Ｒ−１−口ＦＭＤ −ＡＤ
（ｘ １ ） ・・・・・・（１） ここで゛、１７Ｆ Ｍ ｌ）・ＡＤ（×１）はＲＯＭ
３６の記恒領域３６ａの×１番地内のＥＦＭＤ−ＡＤを
Ｌ味りる１、また、×１は１ミＦ Ｍシンボルシカ「ン
ンタ３３の出ノノラ２′−夕である１゜ （２） Ｃ１デＪ１−ド時にａ３υノるシンボル読出し
制御 Ｃ１デ」−ドは、第２図Ｇこｄ３Ｇノる収延ｆｉ１１１
つ１ｖｌｌを化１々リ−れば明らかなよ・うに、第１７
図（Ｊ実線１ａにで小す［リア内のシンボルを読出りこ
とにより行われる１、また、このＣ１デロードに８’；
ｌ″）るシンボルの読出しは第１５図に示づ制御信号
Ｃ１Ｓ ）’ＭＢＣ’“１″）のタイミングにおいてイ
°］われる。 この制御信号ＣＩ Ｓ Ｙ Ｍ １３が゛１゛′信号に
なるタイミングにおいては、レレクタ３３５）のレレク
Ｉ一端子Ｓｅ２へ“１゛信号が供給され、（二の結末、
レレクタ３５から、ｆ−夕ｌ）１としてＣ１／ Ｃ２シ
ン小ルカウンタ３２の出カッ゛−夕が出力される１゜ま
た、レレクタ３７のレレクト☆Ｍｉ”ｒＳ（’！ ５へ
” １ ”信号が供給され、この結末、ＲＯＭ ３６の
相幻領１或３６ａ内のＥ［二ＭＬ）−Δ［つが出力端ｆ
Ｏ］から、データ「０」が出力端イＱ２から各々出力さ
れろ。 よノこ、信号（’： １２ ＋）が” １”化÷）とな
り、したがっＵ 、 イｐ’ｊ号ＣａＯがアンドグーｌ
へ３０を介して】アダー３８のキャリイ端子Ｃｊｌ＼供
給される。さらに、信号Ｃ１２Ｄが“１゛仁号となるこ
とから、アゲ−４０のキ【２リイ端子Ｃ１／＼パ１′”
／、＋＜供給きれる。 しかして、まず、第１５図に小Ａタイミング１−３に８
５いて制御信号Ｃｌ２ＳＹＮＣがタイミング制御回路１
５Ａから出力されると、Ｃ１、／ （’、 ２シンボル
カウンタ３２がリセットされ、１ＩＪ１カウンタ３２か
らデータ「０」が出力される１、次に、タイミング１−
４において制御化Ｊ−１；１ＳＹＭ１３か” １ ”イ
ゐ号になると、ＲＯＭ 、３６へデータＤ１どし−（「
０」が供給され、したがって、セレクタ３７の出ツノ端
子Ｑ１からデータ１１３５．１（第１４図参照）が出力
され、アダー３８のパノＪ端子Ａへ供給される１、コの
ｌ］、’Ｊ、 低ｊｊＣａ ＯＧＪ ＋ｔＯ＋＋であり
、しＩＣかっ−（アゲ−１″３８から相対アドレスＲＡ
Ｄ Ｒとして（”ｌ ３５ ｊが出力され、これによ
り、アダー／ＩＯからアドレスＭ△１つＲ＋１３５ ＋
１が出力される。そし−で、このアドレスＭ△１つＲ
＋ １３５＋１がＲＡ Ｍ ６へ供給されることにより
、ＲＡ Ｍ６の、実線ｌａによって示される１リア内の
シンボルＷＯが読出され、データ誤り検出・訂正回路Ｆ
３内に読込まれる１゜ 次に、タイミング１−５〕のＸｔ上り時点におい−ＣＣ
１／Ｃ２シンボルカウンタ３２からデータ［１」が出力
される。この結果、このタイミング１−Ｆ〕においては
、セレクタ３７の出力幅；子Ｑ１から１２ｂ４Ｊが出力
され、また、アンドゲート３９ｈ日う１″が出力され、
この結果、アダー３８がらデータＩ ２５ ／Ｉ ＋Ｉ
Ｊが出力され、アダー４０からアドレスＭへＤ Ｒ＋
２５ ／ｌ −１’１−Ｌ １が出力される。これによ
り、ＲＡ、Ｍ６の、実線１ ａに−一つて示されるエリ
ア内のシンボルＷ１が読出される。 以下、制御信号ＣＩＳＣｌ５Ｙが“１″と／、ｆイ）タ
イミングにおいて上配動ｆ［が繰返され、これにより、
Ｃ１デコードに必要な３２個のシンボルが、順次読出さ
れる、１ なお、アダー３８のキ【・リイ端子Ｃ１１＼信号Ｃａ○
を加えている理由は、第２［シ］にお（ブる遅延部Ｌ）
ｌｙ４に対応して第１７図の実線１ａｋｊ：示ｉＪ’
Ｊ： ５に、シンボル読出し位置を１シンボル旬ににＦ
クリアらす必要があるからである、１．土ｌこ、アゲ−
４０のキャリイ端子０１へ” １ ”信＋”ｊ ’ａ加
え−Ｃいる理由は、この“′１゛′信月を加えないと、
本来読出（べきエリアより１］＝リア上（第１７図にｉ
ｆ３いτ）のエリア内のシンボルが読出され一ζしまう
からＣ゛ある３゜ また、この場合のアドレスＡＩ）ｓは次式に、Ｊ、り表
わされる。 Ａ Ｉ） Ｓ ＝ Ｍ Ａ Ｄ Ｒ＋ Ｅ Ｆ Ｍ １
つ ・ △ Ｄ（Ｘ２））ＣａＯ＋１ ・・・・・・
（２） 但し、Ｘ’２ ： ０１ ＩＣ２シンボルカウンタの出
力データ ここひ、Ｃ１ｊ” ＩＩ−ド０．１４Ｌ１１１３Ｌノる
第４図のり１−タ誤り検出・ｉＪ正回路８ ｄｉよぴ］
ラーフラグ判定回路１０の動作を簡単にｄｉ明りる１、
まず、データ誤り検出・削正回路８１，１第′１５図に
示り（υＩ １１１ｉ１１ Ｍｌ−１〜−１−Ｍｌ−５
において各々、シンドロームＳ○〜Ｓ３の演棹、単−誤
りの検出、二重誤りの検出、二重誤りの訂正、中 ｉ＋
！＋りの訂正を行う。 そして、単−誤り、二重誤りの判定時に８５いて１−ラ
ーフラグト０，１モ１．ト２．Ｎト２を−１ラーフラグ
検出回路１０へ出力し７、またタイミング３−３３．３
−−−３６において、１シ；リシンポルの位置を示す−
データｋを、タイミング３−’ｌ １ 、 ；３−４’
ｌに占い−Ｃ誤りシンボルの位置を承りデー９１を、タ
イミング３ ４５．３−４８において誤りシンボルの位
置を小Ｊ −ｊ’ −／７ｊを各々アドレスｉｔ、１１
御回路１へ出ツノする（第１５図Ｃごｉｌ＞ｔづる制御
信号ＣＴＣのタイミング参照）。一方、二［ラーフラグ
判定回路１０は、データ誤り検出・ｒ’ｆ ｉｆ−回路
ε３から出力される上記エラーフラグＦＯ・〜１２．Ｎ
１２に基づいてＣ１フラグを作成し、タイミング３−２
２（祠号ＷＣ１Ｆ参照）におい（）゛−クバス１）へ１
３Ｓ１へ出力する。 （３）ＣＩフラグ出出逢制御 Ｃ１フラグは−１−）小しｌこタイミング３２２におい
て、第１７図に符号［○をイＳｆ Ｌ・ＩＪ−１リア、
弓２．Ｚ４つも、基準アドレスＭＡ１つＲｔ、Ｊよ・）
で指示される−１−リア内に書込まれる。りなわら、タ
イミング３−２２においては、セレクタ３７のセレクト
端子３０１〜Ｓｅ ５へ供給される各制御１．一７月が
い４”れも” Ｑ ”となり、し１こがってしし・クク
３７の出力９ｉｉｉ子Ｓｅ１〜Ｓｅ５へ供給される各制
御信号がいす゛れら′０″どなり、ｌ、 ７Ｃが・〕−
（、レレクタ、′）７の出ツノψＭ；子Ｑ１．Ｑ２から
各々１０Ｉか出力される。またこの時、アンドゲート＜
３９の出力し’ Ｏ”と（する１、この結果、−ツノ９
’ 、’、’５８が自、年１１ス・１ｉ′ドレス１ぐ△
１〕１＜とじて［０）が出ツノされろ１，７１、ノＪ、
このタイミング３−２２に【１ンい（は、Δアゲー１へ
４０ａの出力も“’ ０ ”となる３２以上の結束、タ
イミング３−２２にａ３いＣは、Ｉグー４０から基準ア
ドレスＭＡ Ｉ） Ｒが出力され、Ｆ＜八ＭＧへ供給さ
れる。。 このＪ、うに、０１フラグ（、上１フレーム処１里リイ
クルにｌＪ３いて１瓜だ各プ書込まれる。そし−（−１
このＣ１フシグｉ！１込み用エリアとして１０９エリア
設け−でいるＣどから明らかなＪ、うに、過去１０８フ
レーム処理リイクルにお−Ｃ作成されたＣボッラグが記
憶保持され、Ｊラーフラグ判定回路１０にお（］るＣ２
フＣ２フラグ際にこれら１０９個の０１フラグの内、１
フレームトｒ毎に２８個のＣ１フラグが参照される。 （／１．）、ＣＩ誤りの訂正時におルプる続出し／書込
み制御 Ｃ１ｆコードは、前ｊボしたように第１７図に実線１ａ
にＣ示り一１リア内のシンボルによつ０行われる。そし
て、Ｊｌつが検出された場合は、まず、誤りシンボルが
ＲＡ Ｍ ６からＥｍ出され、データ誤り検出・訂正回
路８においでそのｉ■止が行われ、訂正済のシンボルが
ｍびＲＡ Ｍ ６のもとに］′リアに書込まれる。 すなわら、まずタイミング＋、’、ｌ ” ＋Ｆ、＋
＋３ ’にこおい（制御信号Ｃ１Ｃが“１″になると、
セレクタ３５のヒレ９１〜端子ｓｅａへ“′１“４’ｉ
’ Ｊ’、３ ｔりく供給され、セレクタ３５の入力端
子Ｉ３のデータがデータＤ１どしてセレクタ３５から出
力される１、ここぐ、このタイミング３−３３においＩ
【、王、前述し；こようにデータ誤り検出・訂正回路８
からデータ１＜が出力され、セレクタ３ｂの入力端子１
３へ供給されている。したがって、タイミング３−３
：１にｌＪ３いて、データｋ ｌＪ＜ＲＯＭ３６へ（Ｊ
’＜給Ｊれる。 ま／ｊ、このタイミング３−３３にお
いて、セレクタ：３７のセレクト端子Ｓｅ５へ“１″仁
月、が供給される。 さらに、このタイミングこ３−’ Ｊ３ ＋、’３にａ
−ンいて、信号Ｃ１２Ｄ番、１ ” １ ”信号にあり
、しｌこがっ（、イ１−８弓Ｃａ ｑ （データ１＜の
Ｌ Ｓ Ｂ ）がアダーζ３８のキトリイ端子Ｃ１へ供
給され、また、アダー−！ＩＯのキャリイ端子Ｃ１へ”
１ ”が供給される。 以−にの結果、タイミング、３ ”” ３３にＡＬＬノ
るｊツタ４０の出力ＡＤＳは Ａ １．’） Ｓ ＝ Ｍ Ａ Ｌ’） Ｒ＋ Ｅ ｆ
： Ｍ １つ ・ ＡＤ （ｋ ） −ト Ｃａ Ｏト
１ ・・・ ・・・ （３）どなる。ぞしく、口のア
ドレスＡＩ） ＳがＲＡ Ｍ ６へ供給されることにＪ
：す、データＩＸに対応する誤ＡＢＳ１ｔ＼出力するど
共に、データｈを再びアドレス制御回路１へ出力する。 一方、ｆｌｉ’ｌ １ｆｌｌｌ信死Ｃ１Ｇはタイミング
３−３６１．Ｊおいて再σ゛１″となる。この結果、同
タイミング３−３６において、再び上記第（３３）式に
示すアドレスＡＤＳがＲＡ Ｍ ６へ供給され、また、
この時同時にＲＡＭ６のリード／ライト制御端子Ｆく／
Ｗへ“１ ” （ｒｉ号が供給され、これにより、訂正
済のシンボルが１７Ａ Ｍ ｆ３のもとの−Ｊ−１．Ｊ
］’に書込まれる。。 以下、タイミング３−４１ 、３−４４ 、３− ’１
５．３−−４８において同様の動ヂ１が行われ、これに
より、データｌ、Ｊに基づく誤りシンボルの訂正が行わ
れる。 ＜５）Ｃ２デニ」−ド時にａ３けるシンボル読出し制御 Ｃ２デコードは、第２図の遅延名１ｉ Ｌ’） ｌｙ／
ｌＪ：ｉ 、ＪこびＤＩＶ５にお（Ｊる遅延処理を名慮
−４＊１ｂ−ｃ印」らｈｌなＪ、うに、第１７図に破線
ｌｂに−（示ＩＩ ＩＩＪＺ内のシンボルを読出りこと
により行われる８２．未だ、このＣ２デコードにａ３け
るシンボルの読出しは第１（３Ｉヌ１に示り一制御信＠
Ｃ２Ｃ２５Ｙ’３ （”１ ” ）のタイミングにｉ１
５い−Ｃ行われる、。 この制御信号Ｃ２ＳＣ２５Ｙ’“１″）のタイミングに
おいては、セレクタ３５のセレクト・娼；了Ｓ０２へ“
１′°信号が供給され、したがって、Ｃ１１０２シンボ
ルカウンタ３２の出力−２”−タがレレ′クタ３５を介
してＲＯＭ ３６へ供給δれる１、また、セレクタ３７
のセレクト端子３ｃ ４．Ｓ（！ ５へ各々” ’Ｉ
”信号が供給され、これによりセレクタ３７の出力端子
Ｑ１．（１）２から各々［ト−Ｍ ＋）・△［）および
ＲＣＩ Ｆ −Ａ Ｌ）が出力、される３、また、制御
信＠Ｃｌ２Ｄが゛１″信号となることから、イハ号Ｃａ
Ｏがアンドゲート３９を介しくアダー３八〇〇）キャリ
イ端子Ｃ１へ供給されろと共に−１））グー１０の１１
ｒリイ端子へ“′１′′が（Ｊ（給される。 以上の結果、制御信号ｃ ２ Ｓ Ｙ Ｍ ［３が′１
″のタイミングにお【プる）′ドレスＡＤＳは、ＡＤＳ
＝ＭＡＬｌ＋で＋ＥＦＭＤ−ＡＤ （ｘ ２） 十ＲＣ
ＩＩ’−Ａ１つ （ｘ ２ ＞ −ｌ Ｃａ Ｏ＋ １
＝−−・−（４）但し、ｘ２：Ｃ１／Ｃ２シンボルカ
ウンタ３２の出ツノとなる。 ぞしＣ１Ｃ１、／ Ｃ２シンボルカウンタ３２は、タイ
ミング４ こ３にｄ５いて制御信号ＣＩ ２ＳＹＮＣ（
” １ ” ）にＪ：リリレットされ、以後、制御１８
号ＣＣ２５Ｙ［３（”１” ）のタイミング４− ｉ、
。 ５．６，８．９・・・・・・／１２においてその出力デ
ータが０，１．・・・・・２７ど変化り１、これにより
、第１７図に破線１ｂに−Ｃ示覆土リすツ内の各シンボ
ルが読出されろ、、’ｃＫ Ａｊｌ、Ｌ記（４）式に示
づアドレスＡＤＳによって破線１ｂのＩリアがアドレス
されることは、Ｍｆ述した（２）項の説明＋１３よび第
１４りｊがら明らかひあろう。 こ、Ｘｒ、Ｃ２デ゛」−ド時におけるデータ誤り検出・
訂１１−回路ε３およびエラーフラグ判定回路１０の動
作を簡単に説明りる１、ま弓、データ誤り検出・訂正回
路８は、第１６図に二示匂期間下Ｍ２ １〜ｒ Ｍ ２
−５においで各々、シンドロームＳ Ｏ・〜・Ｃ３の演
算、単−誤りの検出、二手誤りの検出、二重誤りの訂正
、単−誤りの閉止を行う。そして、単−誤り、二重誤り
の検出１１）にＪｊい（、ｊ−ノーフラグＥ、 Ｏ〜ｌ
＝ ２ 、 Ｎ［：：、 ’２を−１ラーフラグ判定回
路１０へ出力し、また、タイミング６−３：う、３６、
タイミング６−４１’、４４Ｊ３よびタイミング０／１
５．４６に、１３いて各々シンボルの誤り位置を示゛リ
データｋ 、 ｌ 、 ｊをアドレス制御；１１回路１
へ出力り−る（第１６図における１３す御飢：； （：
２ ｃのタイミング参照）。一方、エラーフラグ判定
回路１０は、ｒ＜ Ａ Ｍ ６に記憶され−くいる０１
ノラグｄ、ダＪ、ｏ・ラーータ誤り検出・訂正回路８か
ら出力される１フーフラグｒ−０−Ｃ２，ＮＦ：２に阜
ついてＣ２フラグを作成し、第１６１ネ１の制御信号＼
〜’に；、＋１−（“’ −１” ）のタイミングにｄ
３いＣデータバス［）△ｌ：３ Ｓ １へ出ツノ す
る 。 （６＞ＣＩフラグの読出し制御 上述したように、Ｃ２デ」コード口、１によりいて（よ
エラーフラグ判定回路１０が０１フラグを必要どづる。 そこで、［）ｒ］述した０２デー１−ドのためのシンボ
ル読出しに続いて、Ｃ１フラグの読出しが行われる。こ
のＣ２デ」−ド時におい−Ｃ必要とされるＣ１ノック番
、１１、？ｉ３１７図にｉｊｊいて祠号Ｆ’０ 、 Ｆ
４ 。 １：Ｃ３・・・Ｆ １０８がイ＼ｌされている一Ｆリア
、Ｊ−なわら、４エリＴ／’ ｉｌｊさの丁リア内のＣ
Ｉフラグであり、これらの各０１フラグが第１６図に示
゛り制御信号１でＣ１）（’“１″〉のタイミングにお
いてμｆ１次読出され、エラー−ノック判定回路１０へ
入力される。 上述した制御信号ＲＣ１Ｆ （’“１″）のタイミング
においＣは、レレクタ３５のセレクト端子Ｓ０２、セレ
クタ３７のセレク１−娼１了３ｅ４へ各々“１′′ｆ３
号が供給される３、また、アンドゲート３）９へ供給さ
れる制御信号ＣＩ ２Ｄ、オ）ｌグー１− ｎＯａへ供
給さねる制御イに号Ｃｌ２Ｄ、Ｉ）Δ０１〕がいずれも
“○Ｉ＋ （１，５号にある１、この結束、アト１ノス
ＡＤＳは、 Ａ Ｄ Ｓ ＝ Ｍ Ａ Ｄ ｌ（＋ＩＲＯ１１］・Δ
Ｄ（Ｘ２＞・・・・・・（５） となる。そして、ＣＩ ／ Ｃ２シンボル力・シンク３
）２は、タイミング５−３においで制御イｉ’１’ｊ−
７ＣＩ ２ＳＹＮＣ（“１″）によりリセ・ン１〜され
、以後、制御信号ＲＣ１Ｆ （”１ ” ）の夕、イミ
ング５−４゜５．６，８．９・・・・・・４２にＣ１−
５い（その出力データが０．１．・・・・・・２７と変
化し、この結果、各Ｃ１ノラグが順次読出される（第１
／１図参照）、。 （７）Ｃ２フラグ書込み制御 エラーフラグ判定回路１０は、ＤＡＣへ出力すべきシン
ボルＷＯ〜Ｗ２３の各々に対応して０２フラグを作成し
、作成したＣ２−ノック（１ビツト）を６つのデータ（
以下、第１〜第６７ラグデータと称′ｔｌ−）にまとめ
てデータバスＤ Ａ ＋３８１へ出力りる。この場合、
第１７ラグｊ゛−タは、シンボルＷ○、Ｗ１．Ｗ６．Ｗ
７に対応りる０２フシグににつて構成され、第２７ラグ
ノ゛−夕はシンボルＷ１２、Ｗｌ３．ＷＩ Ｂ、Ｗｌ
９に対応規る０２ノラグによって構成され、第、′３ノ
１ノグ５１゛−夕はシンボルＷ ２ 、 Ｗ３ 、 Ｗ
ε）、Ｗ９に夕・１応り−るＣ２ノ°ングによって構成
され、第４７ラグデータはシンポ ・ルＷ １４ 、
Ｗｌ ５ 、 Ｗ２０ 、 Ｗ ２１に３・ｊ応りる０
２フラグによって構成され、第５）フラグデータはシン
ボルＷ４． Ｗ５．Ｗｌ Ｏ，Ｗｌ １に対応り−るＣ
２フラグによって構成され、また、第６７ラグデータは
シンボルＷ’Ｉ ６．Ｗｌ ７．Ｗ２２．Ｗ２Ｂに対応
り−るＣ２フラグによつ−（構成される。むお、このよ
うに各フラグデータを構成している理由は後に説明りる
３、ぞして、これら第１・〜第６７ラグデータは、各々
タイミング６−１６．１７゜１８．２０，２１．２２
（リ−なわち、制御信号ＷＣ２Ｆ（“’１”）のタイミ
ング）においＣ１順次データバス１）△１３Ｓ１へ出力
され、貿）１７図に荀弓ト０ ’１．１−０２．Ｆｏ３
．Ｆｏ４．、ｉ−（：１５．Ｆｏ ６を何しし承り一゛
Ｊリア内に順次出逢まれる。 ここで、Ｃ２フラグ占込川の二［リアについて説明をし
−でｄ３ ＜。このＣ２フラグ古込用のエリアは第１７
図に承りよう（Ｊ符号１：０１〜Ｆ３６の１８１−リア
からなる。ぞし−Ｃ１これらのエリアは第１８図（第１
３図ど同 の用紙）に示すように（５個の相対領域Ｓ
Ｅ Ｆ Ｏ−Ｓ ｃ−１−５に分りられ、各相対領域５
ｃＦｏ−３ＥＦ５＋こ各々り〕１・〜ｉｉ ６ノ′ノグ
データが書込まれる。この場合、４（］対領領域ＩＦＯ
，５ＥＦ２，５ＥＦ＝１が各々２］すｉ′とイしフてい
る理由は缶込用Ｊ３よびし△ｒ）への出ツノｊ−りの読
出し用に各々１エリアずつ説４）−ｔいろからである。 一方、相対領域Ｓ ［［１，Ｓ ｌ二ｌ＝ ｊ！、 、
Ｓ ｌ−１−５が各々４エリ）ノとなっている理由は
、第２［ピζ）に示す収延部］つｌｙ６の２デイレイタ
イｌ＼遅延処理をＣ２フラグについてもキ〕う必要があ
ろノ）＼ら（ある１、すなわち、相対領域ＳＦ ＩＯ，
Ｓ ［ｌゴ２． ＳＥ Ｆ ４に各々書込、士れる第１
、第３、第５）１″ノグデータの０２ノラグ（，１，２
デイレイターイム起延がｆＪわれないシンボルに夕・］
応し、−力、相差］領］軟５１１−１．ＳＥト３，５Ｅ
Ｉ−５εこ各々書込まれる第２、箱４、第６フラグデー
タのＣ２−ノつグ【、１．２ノ゛ｒレイタイム遅延が行
われるシンボルに対応づる１、さＵ、Ｃ２フラグｔり込
み制御に説明を戻り。前述したように、第１〜第６ノノ
ケＩ゛−り（，１、各々；ｔ、ＩＩ御イム尼ＷＣ２Ｆ（
”１”）のタイミング（ごおい（データバス０ＡＢＳ１
へ出力され、したが−）（、これらの−ノッグｊ′−夕
の２１込みはこの制御信ｇ ＷＣ２Ｆ（’“１″）のタ
イミングに（１３いＣ行われる。 制御Ｉ （ｆｉ Ｍ Ｗ Ｃ２Ｆカ” １ ” ４ｒ、
号ニ／、ｔ ルト、ｅレクタ３５のレレクｈ Ｍａｔ
子Ｓｅ２、セレクタ３７のレレクト喘了Ｓ（！３へ各々
“′１′°信弓が供給される１、またこのｌｌへ、制御
信号ＣＩ ２Ｄ、Ｌ）ＡＣ，Ｄε、（共に’ Ｏ” （
８号（Ｊある１、この結束、アドレスＡＤＳ ４．１、 ＡＤＳ＝ＭＡＬ）［ｔｌＡ／Ｃ２ｆ−−ＡＤ （ｘ ２
）・・・・・・（６） どなる、そしＵ、０１／Ｃ２シンポルカウンク３２ ｉ
、Ｌ、タイミング（’） ”−１３にＩＩ５い−（制御
４１１号Ｃｌ２ＳＹＮＣによりリセットされ、以後、制
御信号ＷＣ２［（“１″）のタイミング６−１６．１７
゜１８．２０，２１．２２におい−Ｃその出力データが
０．１・・・・・・５と変化し、この結果、上記タイミ
ングにｄ３い−（第１へ・第６−フラグデータか順次、
前述したＣ２フラグ−１込用Ｊ−リアに出込まれろく第
１４図参照）。 （８）Ｃ２誤りのａＪ正正時おける読出し／書込み制御 この読出し／書込み制御ｔ′Ａ、；１１制御イ１．）コ
０２Ｃ（“１″）のタイミングにｄ５い（イＪわれろ１
１ Ｌσ）制御信号Ｃ２Ｃ（’１”）のタイミングにａ
３いてｔ、上、セ１ノクタ３５のＬシタ１〜Ｑｊｌｎ
ｊ’ ：べＩ： 、’３ Ｊ’； Ｊ−びレレクタ３７
のセレクト端子Ｓ ｃ ３ 、 Ｓｅ ５ ｌ＼各々“
１″信号が供給される。またこのタイミングにおいて制
御信号ｃ １２ Ｄが” １ ”信昼にある５、この結
果、アドレスＡＤＳは、 ＡＤＳ＝ＭＡＬ）ｌぐ ト Ｅ Ｆ Ｍ Ｄ ・ Δ
［）（ｋ、ｌ。 ｊ ）＋ＲＣＩＦ・ＡＩ’）（ｋ 、ｌ 、ｊ ）＋Ｃ
ａ Ｏ−＋１・・・・・・（７） となり、この（７）式に示でアトしノスＡ Ｄ Ｓに基
づい【、誤りシンボルの読出しく１号」びｔ］正済シン
ボルの出込みが行われる１、４ｆお、このアドレス制御
の動作は前記（４）項の動作と略１？ｊｊ Ｕ ”ｊｌ
”あり、訂ｌ１ｌｌｌな説明は省略Ｊる。 （９） Ｃ２フラグおよびＤ Ａ Ｃ出力シンボルの読
出し制街Ｉ Ｃ１，Ｃ２デ′］−トが終了したシンボルＩＪ〜１０へ
・Ｗ ２３はＣ２フラグと共にＲＡ Ｍ ６から読出己
れ、ＤＡＣへ出力される３、この揚台、Ｃ２フラグの読
出しは第１５図、第１０図しこ承り一制御信号１２Ｃ２
Ｆ（“’ １ ” ）のタイミングに＋３いて行われ、
また、シンボルの臥出しは制御！Ｉ１１信弓［）八Ｃ１
，（“’１”）のタイミングに４．りい−Ｃ＜）ねれる
１、ま７°こ、口のＣ２フラグ、ｂよびＬ’ｌ Ａ Ｃ
出力シンボルの読出しは共しご、ＤＡＣシンボルカウン
タ３１の出力データ１）○に塁づい−Ｃ行われる。′？
ｌなわち、このＬＩＡＣシンボルカウンタ３１ ＣＨＩ
、１つ前のル−ム処狸サイクルの最後で出力された内部
フレーム同期信号ＸトＳＹ Ｎ ｃによ−〕でリレツ１
〜され、以後、制御イ、−；祁Ｉ〈Ｃ２Ｆ （” １
” ） ＋３ 、Ｊ： （ｆ Ｄ Ａ （’； Ｄ （
” １ ” ） （７）タイミング、ｊ＋−なわち、タ
イミング１−０．１，２゜２５．２６、タイミング２−
０ 、１．２ 、２５ 。 ２６、・・・・・、タイミング６−０．１，２．２り。 ２（５におい“Ｃその出力データＤ Ｏがが０．１．２
・・・・・・２９と変化する。イして、この出力データ
［〕０の変化に）ユづいてアドレス制御がｔｊわれる３
、以−１・、まずＣ２フラグの読出しから説明する１゜
ｔ−１７’） Ｃ２フラグの読出しは第１７図および第
１８図に符号１：１１．Ｆ３２．に１ｊ３．ｔでご′Ｉ
４．Ｉ：１ｂ、Ｆ３６を付したニｌ−リア内の第１〜第
６−フラグデータを各々、タイミング１ ０．２−０．
・・・・・・６−Ｏにａういて順次読出すことにＪ−り
竹わ七しる。 すなわち、制御信号１犬Ｃ２１−（””じ）のタイミン
グにおいＣは、セレクタ３５のレレクｌ−！ｆ！ｒ′１
： −ｊ’−；３ｅ１およびレレクタ３７のレレク１一
端」−８（、！１へ各々１４１ ＋１信号が供給され、
また、制御信号０１２Ｄ、ＤＡＣＤは共に゛′０°′信
ンー；にある。この結束、アドレス△Ｄ Ｓは、 Ａ Ｄ Ｓ ＝ Ｍ Ａ ＯＲ＋ ｌ＜ Ｃ２Ｆ−・
△ １つ く × ３ ） ・・・・・・（８） 但し、×３：［でＯＭ ３ ／Ｉの出力となる。 しかして、タイミング１ （：ｉ、２０・・・・・・６
−Ｏにおいて各々、ｔ）ＡＣシンボルカウン／１３１の
出力データＤｏが０．５．１０．１５．２（、）、２５
になると、これらの各データ［）０に対応しＣ第１３図
に示づようにＲＯＭ ３４からノ゛−り０，１゜ｉ Ｊ
＋ ４ ＋ Ｊが１１次出力され、このＲＯＭ ３７′
Ｉの出ツノｊ′−りに棋づいＣ第（８）式のアドレスＡ
ＤＳか決定され（第１４図参照）、フラグデータ（Ｃ２
フラグ）の、ｉ、“Ｃ出しがイ）われる。 次に、Ｄ Ａ （’、出力シンボルの読出しについて説
＋１１Ｊりる１、このｌ） Ａ Ｃ出力シンボルの。ダ
、出しく、１．第１７図に一点鎖線ＩＣで示Ｍ各−■リ
ア内のシンボルをｔ売１１４リ−ことによりわわれる、
１これらの各１リアの内、第２図に承り遅延部１）ｌｙ
６の；了延処理を必要としないシンボルがｉｉ［！ 憶
されでいる」−リアｉＪ１、Ｃ２デコード時の読出しエ
リアの１つ上（第１７図に（１′３いて）の」リアどむ
り、また、遅延部Ｊｌ！を必ツ是とりるシンボル／］−
記憶されている二「リア（ま、Ｃ２デニＪ−ド時の読出
し一１リラノのｘ３ ”）下の」−リアど（ｇる 。 制御信＋３［）ＡＣＤ （”１ ” ）のタイミングに
おいては、廿しクＪ）、Ｓ′！５の１！し／／１・端子
５ｅ１ｄ＞Ｊ、びセレクタ３７のセレ９ト−喘子Ｓｅ
２，３ｃ ５へ各々” １ ” ４ｉ列が供給され、ま
た、制御信号Ｃ１２１、）が“’ ｏ ” −ｃあるこ
とからアンドゲートこう９の出力がＩｆ Ｏ＋１信号と
なり、りした、Δアゲー ト／ＩＯａの出力が“１°信
号となる。このｌ’１’ｉ宋、アドレスＡＤＳは、 Ａ１つ Ｓ −Ｍ Ａ Ｄ Ｒ＋ を二 に Ｍ Ｄ
・ Ａ Ｉ−） （ｘ ご３）−１ＤＡＣＩ）−ＡＩ）
（ｘ ３） ＋１−＝＝ （９）どなる１゜ そして、制御信号Ｄ Ａ Ｃ１ノ（” １ ” ）のタ
イミング、すなわら、タイミング１ １，２，２り。 ２６．２−１．’２，２５．２６．・・・・・・６−１
．２゜２５ 、２６ ニ；Ｊ３ イＴ各々、［） Ａ
Ｃシンホ／Ｌ／ ７Ｊ ７．’７ ンタ３１の出力デー
タＤ Ｏが１．２，３，４，６゜７．８，９，１１．・
・・・・・、２９ど変化づるど、これに対応して、ＲＯ
Ｍ ３ ’ｌからｉ、ｌｉ １３図に小づデータ０，１
，６，７．１６．１−／、２２．２．’３゜・・・・・
・、２７が各々出力ｉｃ ＊Ｉる１、（二こひ、ｌ＜
Ｏｌ’１４３４の出力が０．１，２・・・・・・と順次
増加りる−）−タとなっていない理由は第２図レニお（
りるり［ｊ）部Ｃ１ｏｓ２の入替え処理を杓うため（あ
る１、リーイ【わ！′）、ＲＡ Ｍ ６には第１７図に
示りｊ、うに各シンボルかＷ○・・・・・・Ｗ ２３の
順に記ｆｊされ（いる１、シかし、この順序は各シンボ
ルの′ＬＦシい順序（第１図最左娼）の順序）ではない
３．そこて・、（）ＡＣ出力時には、ムとの正しい順序
で各シンボルを読出り一必要がある。 しかして、ＲＯＭ ３４の出カフ゛−タによる順序でｃ
］Ｆ Ｍ １つ・△［つｃＪ’ｊよびＤ Ａ ＣＤ −
Ａ １つがＲＯＭ３６から読み出され、この読出された
各アドレスデータに塁づい−ＣアドレスＡ Ｄ Ｓが形
成され、この）７ドレスデータＡ［）Ｓに基づいＣ１第
１７図に一点鎖線１０にて示づ上リア内の各シンボルが
順次読出される。ここで、ＯＡＣＤ・△Ｄの各値は勿論
第２図の遅延部Ｄｌｙ（３の遅延処理を考慮した値と４
ｇっている、。 なｊｌ３、第１〜第６７ラグデータが各々１１ζ１述し
た構成とイヱ・）Ｃいる１、１！ １：１口よ、各１）
△０出力シンボルに対応するＣ２フラグを、１〕△０出
力シンボルの読出し順序とＪｆｆｉｌじ順ｊ′ＪＣ′Ｃ
″ＩぐＡ ｆｖ１６に記１５させる！こめである。 以上が第１２図に示す−アドレス制御回路１の訂細であ
る。 なお、参考までにＥ Ｆ ＩＶＩ ’７レーノー、同ｆ
！Ｉｔ情号ＶＦＳＹＮＣの周期が通常の状態に比べＣ内
部フレーム同期信８ Ｘ Ｆ Ｓ Ｙ Ｎ Ｃより４−
ル−ム分クー１した場合（ジッタが、＋４の場合）、逆
に４フレ−ｌ＼分遅延した場合（ジッタが−４の場合）
にｔｊ； ４りるｌ又ＡＭ６の状態を第１９〕図、第２
０図にｌＪ＜づ。なｔｉ、第２０図においては１１アド
レスＥ Ａ ｌ） Ｒと基準アドレスＭΔＤ Ｒの位置
が一捜しているか、シンボル書込み時にはアダー４０の
Ａヤリ、イ端子に＃ Ｉ Ｉ＋が印加されず、−１ｊ、
Ｃ１，Ｃ２γＪ−ド、Ｉ） Ａ Ｃ出力時においでｉＪ
、“′１″が印加されることから、出込み中のエリア内
のシンボルを用いてＣ１デコード等の処理が行われるこ
とはない９゜以上説明したように、この発明（Ｊよれば
内Ｂｌｌル−ム同期イａ８をカラン１−１する阜卑ｊＪ
ウンタと、内部フレーム同期信号をダウンカウントし、
に［Ｍフレーム同期（Ｎ号をアップカランＩ−ｌＪるア
ツノダウンノＪウンタとを段各−〕、ディスクデ′−夕
のＴ１１込み時には基準カウンタの出力と）ｌツｊ゛ダ
ウンカウンタの出力どの和に基づいてアドレス制御をし
、ディスクデータの書込み以外の場合はＭ 準ノＪウン
タの出力に基づいてアドレス制御Ｊるようにしたので、
簡単な構成によってシックによる誤動作を防止りること
がで・きる利点が１ｑられる。１
入力線（直線）上の０印は、各々入力端を表わし、また
、以下の説明においては、各アンドゲートにつき図面左
の○印から順に、第１、第２・・・入力端と呼ぶことに
り−る。そしＣ１上述しＩｃ第１、第２、第３段バッフ
ァ’４Ｇ 、４６．４ｅ内の各レジスタＲ１［く・・・
・・・はリベ−（、アドレス制御回路１から供給される
内部り［１ツクパルスφの立子り時に、その内容の出力
が行なわれる。次に、５８はタイミング生成部Ｃ・あり
、ＥＦＭクロックパルスφ０に同期して動作りる第１タ
イミング発生部５ａ−１と、内部クロックパルスφに同
期して動作する第２タイミング発生部５ａ−２とから成
つ−Ｃいる。 第１タイミング発生部５ａ−１は受イ菖回路２から供給
されるシンボル同期信号１） Ｓ Ｙを８ビツト遅延し
てラッチ信ｇ ｒＵを作成りるとともに、タイミング信
号丁’ （ｉ７ｉ”６図（ハ）参照）を第２タイミング
発生部５ａ−２へ供給する。第２タイミング発生部５ａ
−２はタイミング信号−１−′ が供給されると所定時
間経過後にタイミング信号丁を出力づ−るようになっＣ
いる。また、ΔＮ１〜ＡＮ９は各々アンドゲート、ＯＲ
１〜ｏ Ｒ４は各々オアゲ−１〜、１−０およびＦ？、
＋〜Ｒ３は各々レジスタである。 この場合、レジスタＬｏ 、Ｒ＋〜Ｒ３は１ｊべ−Ｃ内
部り［１ツクパルスφの立子かり旧に、その内容の出力
が行なわれる。次に、７はゲート回路であり、図示のよ
うに、ＭＯ８型Ｆ Ｆ王（七スを゛ｄ１界効宋１−ラン
ジスタ）ゲート８個から成−）Ｃいる。 次に、バッファレジスタ４ ｉｆ＞ Ｊ、び１；込制御
回路５の動作を、第５図おにびカ１６図を参照しＣ説明
づる。 まず、初期状態においてＩ’ｚ＼てのレジスタがクリア
されているとする。・ぞして、Ｅｌ−Ｍ復調回路３から
復調されたシリアルデータノン（順次シフ１〜レジスタ
４ａに供給されると、８ピツ１〜目のデータがシフ１〜
レジスタ４ａに供給されＩこ時８ｊ１τ、′Ｊｉ１タイ
ミング発生部５ａ−１から第（′１１にｌ （ｌ−１）
に示Ｊラッヂ信号ｒｕが出力される。この結果、フッ°
１部４ｂがシフ１−レジスタ４ａの各ヒラ１〜出力をノ
ツチＪる。次に、第１タイミング発生部５ａ −１はラ
ッチ信号＋”ｕを出力してから！ｕ」間−１０経過後に
タイミング信８Ｔ′を出力りる。この期間１０１は、ラ
ッチ部４ｂのラッチ動作において、その出ノ〕側にデー
タ（同図くホ））が（１″１「実に立上るまでの時間を
見込んで設定されており、例えば、Ｅ Ｆ ＭりＬ１ツ
クパルスφ。の２〜３パルス期間が設定される。また、
タイミングＬ号ビは、所定期間だり“１″と’ｔ＞るよ
うに設定され−（いるが、この期間については後述する
。そして、タイミング信号Ｔ′が出力されると、第２タ
イミング発生部５ａ −２は、次の内部り１１ツクパル
スφの立子り時ｔ１においで、タイミング信号Ｔを出力
する。タイミング信舅−「が出力されると、アンドゲー
トΔＮ２の入力端がづへ−ｃ ” １”になり、この結
果、〕′ンドゲー１へΔＮ２の出力端から１８月ＬＯＡ
Ｄが出力される（第６図（ト） ） 、、 ４＃号Ｌ
ＯＡ Ｄが出力されると、アンドゲートＡＮ４の出力が
“１″になり、次のφの立トリでレジスタＲ１に“１′
が立てられ、また、第１段バツア４Ｃの各アンドゲート
ＡＮｂの第２入力端がづべて“１″になり、レジスタ１
で、Ｒ・・・にはラッチ部４ｂの各ピッＩ〜出力が、各
々アンドグー１〜ＡＮ１１．・・・を介して供給される
。すなわち、この時点でラッチ部４ｂ内σ〕データが第
１段バッファ４Ｃに転送される。、−７Ｊ、レジスタＲ
１に１″が立てられると、インバータＩＮＶ１の出力が
′Ｏ″になり、信号１０ Ａ ｌ’）が停止される。ま
た、タイシングイ１−１月１が出力されている期間は、
レジスタ１−０の出力が、ノ７ンドゲートＡＮ１の第２
入力端にフィードバックされるので、レジスタＬＯの内
容（ま１：；に１゛′と４ｆる、。 そして、レジスタＬＯに１′がｙ）てられＣいると、イ
ンバータＩＮＶ２によつ（１１１号１− ＯＡ Ｄをイ
ンヒビットづ−るので、タイミング（ｇ号丁か出力され
ている期間において、（ｉ４号１０△ｌ’、） ｌｆｉ
２庶以上出力されることはない。リーなわら、ラッチ
部４ｂ内のデータが重複して第１段バツノア／ＩＯに転
送されることはない１゜ 次に、叩解のために、第１段バッソア４． Ｃ内に転送
されたデータとレジスタＲ１に着目してみる。。 今、前述の動作によつ−（第１段バッフ／／ ４ Ｃ内
の各レジスタＲ，Ｒ・・・にはラッチ部４１）からリソ
：送されたデータが格納されており、また、レジスタ１
−り１には１″が立”（−られ−Ｃいる。そしく、この
ときレジスタ（（２の出力信号）３２が°′○″Ｃ′あ
るから、第２段バッフ１４（ｊ内のアンドゲートＡＮｂ
。 △Ｎ ｔ）・・・の第２入力端が１″になり、この結果
、第１段バッファ内 ４ に内の各レジスタ１（、Ｒ・
・・の出力信号は、各々第２段バッファ’ ４ ｄ内の
各アントゲ−１〜ＡＮｂ、△Ｎｂ・・・を介して、第２
段バッファ内の各レジスタＲ，Ｒ・・・に供給され、次
のφの立上りで１３２が１１１ ＩＩとなると共に各レ
ジスタにデータが得られる、１また、信号Ｂ２がＯＩＩ
であるど、第１段バッファ内のアンドグー１−ＡＮａ。 ・・・の出力は“’ ０ ”であるから、次のφのタイ
ミンクで第１段バッファ内の全レジスタＲ，Ｒ・・・は
クリアされる。リイイわす、第１段バッファ４０内のデ
ータが第２段バッファ４ｄ内に転送されるとどしに、第
１段バッファ４Ｃが空になる。この場合、まったく同様
にしてレジスタＲ＋の出力信号Ｂ１（“１″）が、アン
トゲ−１−ΔＮ６を介してレジスタＲ２に供給され−Ｃ
レジスタ１≧２に′１″が立てられるとともに、レジス
タＲ１が０″になる。 そして、次の内部りＯツクパルスφのタイミングで、上
述の場合とまったく同様にし−（、第２段バッファ４ｄ
内のデータが第３段パラノア４０内へ転送されるととも
に、第２段バラツノＩ４ｄが空になり、また、レジスタ
Ｒ３か” １ ” 、レジスタＲ２が゛Ｏパになる。そ
して、所定のタイミングにおいて、制御信号ＥＦＭＤが
アントゲ−１−Ａ Ｎ Ｄの第２入力端に供給されると
、アンドゲートＡＮ９の出力信号である制御信号ＷＥが
“１″となり、この結果、ゲート７が開き、第３段バッ
フ−／−４ｅ内のデータがゲート７を介しＣデータバス
１〕△１３Ｓｌ（第４図）へ出力される。この時、アン
ドゲートＡＮ７の出力（ｇ Ｍは′０″どなるので、次
のψのタイミングでレジスタＲ３１；Ｌ“０°′になる
、。 上述したように、ラッチ部４ｂにラッチされたデータは
、順次後段のバッファに転送され−（ゆき、また、レジ
スタＲ１〜Ｒ３の内容は対応するバッファ内にデータが
ある時に１′′、空のどきにＩＩ ＯＩＩとなる。 ここで、後段のバッファ内にデータが格納されＣいる場
合におりる、前段バッノ７のデータ転送動作を説明する
。例えば、第２段バッファ４ｄ内にデータが格納されて
いる状態で、第１段バッファ４Ｃからデータ転送が行な
われる場合。この場合はレジスタＲ２の出力が’１”ｒ
あるから、インバータＩＮ３の出力信号が１１０１１に
なり、第２段バッ゛フシｌ／Ｉｄ内のアンドゲート△Ｎ
ｌ）、ＡＮＩ）・・・の各゛第２入力端が“Ｏ′”にな
るため、第１段バッファ４Ｃ内の各レジスタＲ，）＜・
・・から第２段バッファ、！１． ｄのレジスタＲ，Ｒ
・・・ヘデーク転送はｉうなわれない。また、第１段バ
ッファ４Ｃのｉ）ンドゲートＡＮａ 、ＡＮａ ・・・
の第１入力端には、Ｉｌ Ｉ １１１ノベルの信号Ｂ２
が供ｔ６され、さらに、その第２入力端にはレジスタＲ
，Ｒ・・・の出力信べかフィードバックされているから
、この場合においては、第１段バッファ４０内の各レジ
スタＲ１）く・・・は各々の記憶内容を保持する。この
ように、俊段バッフフ７が空でない場合は、データの転
送ｉ；Ｌ ｆ］なわれず、ただ、自己のデータを保持す
る動作どなる。 第６図〈す）〜（ヲ）は第１段バッファ４ｃと第２段バ
ッファ４ｄが空でない状態の時に、タイミング信号］−
が出力された場合の各部の波形を示しており、図に示す
ように時刻ｔｌ においてｌ；ｌ （Ｍ号Ｂ２ 、Ｂ＋
が共に１″と４１っている（同図（す）、（メ））。そ
して、時刻［２（内部クロックパルスφの立上がり時刻
）におい−Ｃ第２段バッファ４ｄ内のデータが第３段バ
ッファ４０に転送されて、信号Ｂ２が０″になると（圃
図（す））、次の内部クロックパルスφの立上がり時刻
ｔ３において、第１段バッファ１！′Ｉｃ内のデータが
第２段バッフル４ｄ内に転送され、信号Ｂ１が“′Ｏ″
になる。そして、信号１３１がＯ′′になると、インバ
ータ（ＮＶｌの出力信号が“１″になり、ごの結果、ア
ンドゲートΔＮ２から、ロード信号［ＯＡＤが出力され
（同図（ル）〉、ラッチ部４ｂ内のデータが第１段バッ
ファ４Ｃへ転送される。 この場合、レジスタＬＯの出力は同図（ツ）に示づよう
に次のφの立上り時刻ｔ４から” １ ”になる。 このように、第１段バッファ４ｃが空の場合（第６図（
へ）〜（ブ））と、第１段および第２段バッファ４．ｃ
、 ４．’ｄが共に空でない場合（同図（す）〜（）
））とでは、信号Ｌ ＯＡ Ｄが出力されるタイミング
が異なってくる（同図（１〜）。 （ル））、。 ところでタイミング信号丁′が立上がると、第６図（ニ
）に示すように次の内部クロックパルスφの立上りでタ
イミング信号１−が立下がるが、このタイミング信号丁
が１″になっている期間（すなわち、タイミング信号１
−′ が１″になっている期間）は、次のラッチ信号ｒ
ｌＪが出力されるまでの期間（あるいはシンボル同期信
号ＤＳＹが供給されるまでの期間）より短く、また、第
１段バッファ４Ｃへのデータ転送が充分に行なえる長さ
に設定される。また、アンドグー１〜ΔＮ９の出力信号
は前述のように、制御信号Ｗ［としてグー１〜回路７お
よびＲＡ ＩＶ＋ ６へ供給されるとともに、制御信号
ＶＳＹＭＢとしてアドレス制御回路１へ供給される。 以上がバッファレジスタ４おＪ：び書込み制御回路５の
詳細Ｃある。次に、この発明の一実ｆル例であるアドレ
ス制御回路１についてｆｌ’ｌ’述ケる。 〔アドレス制御回路１の９Ｙ胛１〕 まず、Ｒ’ＡＭ６のアドレス制御の基本的形え１ｊを簡
単なモデルを用いて説明Ｊる３、 今、１フレームＦｒ内のシンボル数を第７図に示すよう
に４シンボルＵＯ〜ＩＪ ：’、とじ、また、これらの
シンボルＵＯ〜Ｕ３が各々０，２，４．６デイレイタイ
ム遅延されてディスクに記録されているものとする。 ナオ、１１１ｍ１７）遅ＭＮＩＤ’ｌＶ１ 、 Ｄ Ｉ
ｙ３ニａｆｆ４ノる遅延処理およびクロス部Ｃｌｏｓ
ｉにお（Ｊる入替え処理はないものとする。この場合、
ｊイ延処理前の原シンボルくずなわら、第１図の最）ｆ
喘のシンボルに対応するシンボル）は、第７図の０印に
示づ位置に分散されてディスクに記録され・ているごと
になる。したがって、Ｃ２γ］−ドを行い、あるいは各
シンボルをＤＡＣへ出力づるためには、シンボルｕｏ〜
Ｕ３の各々につい（６，４，２，０フレーム前のフレー
ムｌＦｒ内に記録されＣいＩ（シ・ ンボルが必要とな
り、言い換えれば、シンボルＵＯ〜Ｕ３の各々について
、７，５，３．１の記憶Ｊリア（１エリア−８ピツ１〜
）をＲＡＭ６内に設【ノ、過去６．４．２．０フレーム
前まで遡ってシンボルＵＯ’−Ｕ’３を記憶保持覆るこ
とが必要となる。さらに、この実施例においては、ディ
スクから続出されたシンボルの＾込みと、ＲＡＭ６内の
シンボルの処理（Ｃ１，Ｃ２デコード、等）と、ＤＡＣ
への出力とを時分割で並行して行うようになっており、
したがって、ｒ＜ Ａ Ｍ ６にはシンボルｕ Ｏヘ−
Ｕ ３の各々に対応して書込み用の１エリア、シンボル
処即用の−１：配７．５，３，１」ニリアおにびＤＡＣ
出力用の１丁リアを設ける必要がある。 以上の結果、このモデルにおいては、シンボルＵＯ〜Ｕ
３の各々に対応して９，７．５．３エリアが必要となる
。そこで、ＲＡＭ６の容岳を２４エリアとする。 次に、第８図はアドレス制御回路１の基本構成を示す１
０ツク図ぐある。この図において、基準アドレス発生回
路１ａはバッファレジスタ４がら出力されるシンボルＬ
Ｊ Ｏ〜（）３の書込み時に使用される基準アドレスＦ
ＡＩ’）Ｒと、ＲＡ Ｍ ６内のシンボルＵＯ〜Ｕ３の
処理およびｌ’） Ａ Ｃ出力１１４に使用される基準
アドレスＭＡＤＲとを各々出力する回路であり、相対ア
ドレス発生回路１１）は相対アドレスＲＡＤＲを出力す
る回路であり、また、７／ダー１Ｃは基準アドレス１三
Ａ ＯＲ、Ｊ、ｌ、：はＭΔ１〕１ぐと相対アドレスＲ
Ａ Ｉ） Ｒとを加算りる回路である。 そして、アダー１Ｃの出力がアドレス信号ＡＤＳとして
ＲＡＭ６のアドレス端子△Ｄへ供給される。 次に、アドレス制御の基本的考え力を説明する。 （＋） シンボルＵＯへ−１，Ｊ３の占込み制御第９図
（イ）はＲＡ Ｍ ６の記憶−１リアを示づ図であり、
この図においてＯ−２：Ｉ Ｌよ８エリアの絶対番地を
示し、＜Ｑ＞〜〈８〉は相対番地を示り。 まず、シンボルＵＯ〜Ｕ３の店込みは次の様にして行わ
れる。最初に、基ｆｌ［７’ドレスＥ’Ａ Ｄ Ｒを任
意の位置、例えば第９図（イ）に示Ｊように絶対アドレ
ス６の位置に設定する１、（シて、このり準アドレスＥ
ＡＤＲから９エリア、４なわら絶対番地６〜１４を相対
領域５ＦＯ１次の７丁リア、寸なわら、絶対番地１５〜
２１を相対領域Ｓ Ｆ １、次の５１リア、づなわち、
絶対番地２２．２３゜０．１．２を相対領域ＳＬ２、次
の３１リア、Ｊなわら絶対番地３〜５を相対領域Ｓ［＝
３と定める。 そして、バッファレジスタ４から出力されるシンボルＵ
Ｏ〜（〕３を順次相封鎖１ｉ４ Ｓ Ｅ Ｏ〜ＳＬ３の
各先頭番地、すなわち、相対番地〈０〉内に書込む（○
印参照）。次に、ＦＦＭフレーム同ｔｉｌｌ信号Ｖ Ｆ
Ｓ’Ｙ Ｎ Ｃが供給された時点で、第９図（ロ）に
示すように基【１」ノットレストＡ Ｄ Ｒを１番地若
いアドレスに変える。これにＪ：す、相封鎖ｍｓｔぞ。 〜ＳＥ３も各々１番地ずれる。この状態にａ５いて、バ
ッファレジスタ４から出力されるシンボルＵＯ〜Ｕ３を
順次各相封鎖ＭＳＩｉＯ〜ＳＥ３の相対番地〈０〉内に
書込む。以下、第９図（ハ）、（ニ）に示ずように上記
過程が繰り返される。 そして、この繰返しにＪ、す、相対領域ＳＥＯにシンボ
ルＵＯが８個、相対領域５ＩＥ−１にシンボルｖ１が６
個、相対領域Ｓ Ｆ ２にシンボルＵ２が４個、相対領
域ＳＥ３にシンボルＵ：Ｉが２個、′常時、記憶保持さ
れることとなる。まＩこ、各相対領域Ｓ１ミ０〜ＳＦ３
の相対番地＜ Ｏ＞ に新しいシンボルＵ ０−ｔＪ
３が順次書込まれる。ｌ、ｚ ｄ＞、基準アドレスＥＡ
’ＤＲが絶対番地０と一致しｌこ揚台は、次のＥＦＭフ
レーム同期信号ＶＦＳＹＮＣが供給された時点で基準ア
ドレス（二Δ（〕］Ｒが絶対番地２３となる。 しかして、以上の書込み動作に１１３１ノるアドレス制
御は、シンボルＵＯ〜Ｕ３の各ｔ９込み時における相対
アドレスＲＡ ｌ） Ｒを各々ｒＯＪ、ｌ−９Ｊ。 １’ ９ ＋ ７ ＝ １ （３Ｊ 、ｒ ９ ＋ ７
−１− Ｅう＝２１１とづればよく、したがって、これ
らの（「１１”０１・〜［２１ｊを相対アドレス発生回
路１ｂ内に予め記憶さけ（＋５１ＪばＪ：い。なお、基
準アドレストΔ１）Ｉ＜と相対アドレスＲＡＤＲの和が
ｒ２４１．ｒ２ｊ−＋Ｊ・・・・・・とな−）た場合は
、勿論ｒＯＪ、ＮＪ・・・・・・と直さなければならな
いが、２進数演算におい−Ｃは、通常、この修ｉ［を桁
上げのカッ１へによって容易に？ｊうことができる。 （ｆｉ） Ｃ１，、’Ｃ２Ｃ２デコードおける読出し制
御第１０図は第９図にお番プる相対領域Ｓ’ＥＯ〜ＳＥ
３を縦に並べＩζζ図面る。Ｊ′１−ｊ−１この図を用
いて説明りる。 この図にａ３い−（、シンボルＵ Ｏ〜Ｕ３の書込みは
、前述したＪ：うに各相封鎖１或Ｓ Ｅ Ｏへ一８Ｅ３
の相対番地＜Ｑ＞の土リアに行なわれ、１ル−１１、Ｆ
ｒの書込み、が終了した後、次のフレームＦｒの書込み
がＵｎ始される前に各相対領域ＳＥＯ〜ＳＥＳ内の全シ
ンボルが各々１エリア下方へシフトされる。なお、この
事情は第９図を参照りれば明らかであろう。そして、Ｃ
１デ」−ド、Ｃ２デコード等の処理は各相対領域８１１
０〜ＳＦ３の相対番地〈１〉以上の領域（第１０図にお
りる破線内の領域）のシンボルに基づい（行われる。ず
なわら、Ｃ１デ」−ド（第２図参照）においては相対領
域ＳトＯ〜ＳＥ３の各相対番地〈１〉内のシンボルが順
次読出されで処理され、よ／、：、Ｃ２デ」−ドにおい
−［は、相対領域Ｓ Ｅ Ｏの相対番地く７〉、５Ｅ１
ｃＤ＜５＞、Ｓ Ｅ ２ （７） ＜ ３ ＞、５Ｅ３
（７）＜１〉内の各シンボルが読出されて処理される。 しかして、上述した場合のアドレス制御制御は次の様に
して行われる。まず、基稈７／ ｌ−レスＭ△１）１り
を第１０図に示−４位置に設定する１、ぞし−（，０１
デコ一ド時においては、シンボルＵ Ｏ〜Ｕ３の各読出
しに対応し−Ｃ相対アアドレス Ａ ｌ） Ｒを各々ｒ
ＯＪ、ｒ９Ｊ、ｒ９＋７＝１６Ｊ、ｒ９＋７＋５）〜２
１１とし、また、Ｃ２デニノード時においては、シンボ
ルＵＯ〜（Ｊ３の各読出しに対応して相対アドレスＲＡ
Ｄ Ｒを各々［ｏ−＋ ６Ｊ、ｒ９−＋４−１、Ｍ６
＋２Ｊ、’ｒ２１＋ＯＪとりる。 （ｍ）ＤＡＣ出力時にお【ノる読出し制御釦′１０図に
おける破線内のシンボルは処１！ｌ！中のシンボルであ
り、ＤＡＣへ出力りることは出来イｒい。したがつて、
各相対領域Ｓ←０−８ Ｌ ：）のく（３＞、＜６＞、
＜４．＞、＜２＞番地内のシンボルがＤＡＣへ出力され
る。この場合のアドレス制御は、基準アドレスをＭ Ａ
’ ｌ） Ｒどし、ＪＩＩ、−１相対アドレスＲＡＤＲ
をシンボル（Ｊ ０−ＬＪ ３の各読出しに対応してｒ
７Ｊ、＋１４Ｊ、＋１９Ｊ、ｒ２２１とすればよい。 ゛以下がアドレス制御の考え方である１、ところで、上
ｉｄｉ Ｌ／た考え方は、ディスクから読出される信号
にジッタ（ｊ゛イスク同転速度のゆらぎに基づく読出し
信号のゆれ）が全くない場合にのみ取りｑ′１するもの
で、現実にはジッタがあるため、上記考え方のみによつ
（はアドレス＋１ｉｌｌ ｆｉｌｌが困難である。以下
、この事情を説明り−る。 まず、ＲＡ Ｍ ｅ内の１フレームＦ ｒについてのシ
ンボルの処理（Ｃ１，Ｃ２デコード等の処理）およびＤ
ＡＣ出力は、全て水晶振動子を用ＧＸで作成された内部
りＩ−Ｉツクパルスφをタイムベースとするフレーム処
理サイクル（一定時間）内に１１ねれる。また、このフ
レーム処理サイクルの最後にＪ５いて内部ルー−１１同
期イａ号Ｘ Ｆ Ｓ Ｙ Ｎ Ｃが出力される。そして
、内部フレーム同期信号ｘ ｒ二Ｓ ＹＮＣと前述した
ＥＦＭフレーム同１！１１信号Ｖ Ｆ Ｓ ＹＮＣどは
理論上回期１°るようになつ（いる。りなわら、ディス
クの回転は内部フレーム同１！ＩＪ情号ＸＦＳＹＮＣに
同期づ−るように制御される。しかしながら、実際には
ディスクの回転制御系の応答遅れ等の原因で回転ムラが
発生し、しｌこが−）′Ｃ，読出し信号にジッタが発生
する。１ いま、ジッタによって、ＥＦＭフレーム同期（ｆｆｉ号
ＶＦＳＹＮＣの周期が内部フレーム同期（Ｆ’＋ ＞’
ｊ ＸＦＳＹＮＣの周期より短かくなつｌことり−る１
、この場合、１フレームＦｒについＣのシンボルｌ１１
！！埋およびＤＡＣ出〕ｊが終了していない内に、１１
」びシンボルの書込みが行われることになる。第１０図
について説明すると、１−ル−ム分のシンボル処ｖ１１
（１３よびＤＡＣ出力が終了していない内に、［ｔ ｔ
ｐｊｉドレスＥ Ａ Ｄ Ｒが１番地若いアト１ノスに
変化し、したがって、相対領ＶＸｓｌ＝ｏ〜Ｓ１３内の
各シンボルが各々１エリア下方にシフトされる。この結
末、各相対領域ＳトＯ〜Ｓ１三３の最下部の１リノ′内
の各シンボルが消去されてしまい、正常’３ Ｄ Ａ
Ｃ！Ｊ！力を行い得なくなる。 逆に、Ｅ ＦＭ７Ｌ／−ム同期信号Ｖ １−８ Ｙ Ｎ
Ｃ）周ＩＩＩが内部フレーム同期信号Ｘ ｌ−Ｓ Ｙ
Ｎ Ｃの同期より長くなった場合は、ディスクから読
出された１フレームＦ ｒについての全シンボルの書込
みが終了しＣいない内に、そのフレーム（Ｈ；込み中の
フレーム）についてのシンボル処理が開始されてしまう
ことに４「る。すなわち、第１０図にＪ３いて、シンボ
ル処理時の基準アドレスＭＡＤＲがシンボル処理時の基
ｈｐニアドレス［△Ｄ Ｒど一致しでしまうことになり
、正しいシンボル処理が不可能となる。 そこでこの実施例におい（は、第１１図に承りように、
各相対領域Ｓ［０〜ｓ ｅ ３の上下にジッタ吸収用の
複数のエリア（斜線を付し−Ｃ示１ ）を設（Ｊている
。そしく、シンボル書込み時の基準アドレスＥ Ａ Ｄ
Ｒを第１０図の場合と同様に、常開、相対ｆｉ域ＳＥ
Ｏの〈０〉番地とし、これにより、ディスクから読出さ
れたシンボルを〈０〉番地内に書込むにうにし、また、
シンボル処理時の基準アドレスＭ Ａ １．） Ｒを、
ジッタがない場合に相対領域ＳＥＯの〈３〉番地（ＥΔ
１〕１叉−１３）とりる。 なお、〈３〉番地どしたのは第１１図の例においＣであ
る。以下に説明づる実施例においては、ジッタ吸収用エ
リアとして上下に各々４エリｉ’ 設４−．Ｊてａ３す
、ジッタがない場合の塁ギアドレスＭ△［）１２をＥＡ
ＤＲ＋４としている。このようにりることにより、「１
：ＭフレーｌへｌｉＪ期（：漫号Ｖに５ＹＮＣの周１１
１」が短かくなって、各シンボルが第１１図の−１・方
にシフトされＩＣ場合にａメい（し、Ｉ）ΔＣ／＼出力
Ｊべきシンボルが消去されく）ことが（ｂ り、１ｋ、
ＦＦＭフレーム同１！！Ｊ信号ＶトＳ Ｙ Ｎ Ｃの周
ＪＩＪＩが艮くなり、基準アドレスＭ Ａ ｌ） Ｒか
図の、にノ°ノヘ移った場合においても、↓３準アドレ
スＭΔｌ）１＜が、！ＬＬｔｙアドレスＥ Ａ Ｄ Ｒ
と重なることがない。 以上が、アドレス制御の基本的考え１ノぐある１゜次に
、アドレス制御回路１０訂細を第１２図・−第１９図を
参照して３１明りる。第１２図はこのアドレス制御回路
１の詳細を示リブ［１ツク図であり、以下、各部の構成
から説明りる。 （アドレス制御回路１の構成） 図に４３いて、１）ＡＣシンボルカウンタ３１、Ｃ１／
Ｃ２シンボルカウンタ３２、ＦＦＭシンボルカウンタ３
３は共に、５ピツ１〜のパイプリイカウンタｅあり、そ
のリレット喘子Ｈへ゛１パ信号が供給されｌｃ時クリセ
ットれ、；トた、ぞ′のインクリメント端子Ｉ Ｎ Ｇ
に１″仁）号が供給された１１．１、クロックパルスφ
のタイミングで出力アークがインクリメン１へされる。 ＲＯＭ ３４ ＋：Ｌ、そのアドレス端子へ供給される
ｌ） Ａ Ｃンンボルカウンタの出力Ｄｏを別の（１０
に変換ＪるｌｃめのＲＯＭ ’−ｅあり、その内容は第
１３図の通りである。セレクタ３５はその人力仝；：；
了１１〜１４’＼供給される）２−夕を択一的に出力づ
る回路であり、そのレレク（〜端子８０１へ” ｉ ”
信号が供給されると、入力端子１１のγ−タを出）Ｊし
、・・・・・・、レレクト端子Ｓ（！４１＼＋ｉ １
＋＋信号が供給されると、入力端イ１４のデータを出力
り”る。ＲＯＭ ３６は３２エリアからなる記録領域３
６ａ〜３６ｃを右するＲ ＯＭであり、各記憶領域３６
８〜３６ｅの内容は第１４図の通りである。また、その
アドレス端子へはセレクタ３５の出力データ０１が供給
される。イしで、セレクタ３５の出ツノ１〕１によって
指示される、各記録領域３６ａ・〜３６ｅの１リア内の
データが並列に読出され、セレクタ３７へ供給される。 なお、記録領域３６８〜３６ｅ内の各データを各々ト１
−ＭＤ−ＡＤ（ＥＦ〜１１つアドレスデータ）、［ぐ０
１Ｆ ・ ＡＤ、Ｗ０２Ｆ−ＡＩ） 、１つ Ａ ＣＩ
） ・ △ １） 、１で０２１：・ＡＤと称りる。セ
レクタ’）７は各入力端子１１〜Ｉ５へ各々供給される
データをでのレレクト喘子Ｓｅ１〜３ｅ ５へ供給され
るイム号に基づいて選択し、出力端子Ｑ１．０２ｈａｔ
ら出力りる回路であり、各ヒレクｌ−喘子Ｓ（！１〜Ｓ
０：５へ各々１１１１１信号が供給された場合に出力端
子Ｑ１ 、 Ｑ２から出力されるデータは各々、符ｙ
：３７ ａを付した枠内に示−り通りである。ｊｌダー
３ε３ ＤＪ、その入力端子Ａ、１３へ各々供給される
データを加持りる回路であり、そのキレリイ端子Ｃ１へ
ｌＪｌ、アンドゲート３９の出力が供給され−（−いる
、、−ｅニジ”Ｃ１〕′ンドゲー１〜３９の一方の入力
端へは制御（ｉｉ＋づＣｌ２Ｄが、また他方の入力端へ
はｆ−タＤ１の［５１３（最下位ビット；以下信号Ｃａ
Ｏど称号る）か供給されている。アダ゛−／１． ＯＬ
、Ｉ、イの入力端ニーｉ′−△、１３のデータを加締ザ
る回路であり、−εのへ一ヤリイ喘子ＣｉへはＡアゲー
ト４０ａの出力が供給されている。また、−７ｉダー４
１はその入力端子Δ、Ｂのデータを加粋Ｊ−る回路であ
る。暴準カウンタ４２は１１ビツトのパイノリイカウン
タであり、そのクロック端子ｃ １− Ｋへ供給εきれ
るｆ前号をアップカウントづる。、Ｕ／Ｄカウンタ４３
は４じツ１へのアップ／ダウンカウンタであり、そのア
ップ端子（ｊへ供給される信号をアップカウントし、ま
た、そのダウン端子りへ供給される信号をダウンカラン
ｉ−づる。このＵ／Ｄカウンタ／！３は初期状態におい
て「４」にレットされ、まＩこ、そのカウント出力ｔ、
ＩＩ ｒ、ｏ ヘ−８Ｊの値のみをとり得る。そして、
１述したアダー４１、基準カウンタ４２、Ｕ／Ｄカウン
タ４３と、スイッチ−回路４４、インバータ１５どによ
り、基準アドレス発生回路４６が構成δれＣいる。また
、符号１５△（ま、第４図に示すタイミング制御回路１
５の一部、Ｊ−なりち、このアドレス制■１回路１にｄ
５いて用いられる制御信号を出力りる部分のみを示した
ものぐある。 図〜第１８図を参照し−Ｃ説明りる。。 （アドレス制御回路１の動作） 第１５図、第１６図は共に、ツノトレス制御回路１の動
作を説明するためのタイーミング１１１− トぐある。 このタイメングチ（７−トは、図におい−’ｃ ｔ、＋
紙面の都合上６列のタイミングブト一トに分ｌ）て記載
しているが、実際は連続したタイミングチーメートであ
る。増なわら、例えは第１５図第２ ？Ｊｔｆｌのタイ
ミング０は同図用１（］ｆ−ｊのタイミング４８につな
がり、また、第１６図第１行目のタイミングＯは第１５
図第３行目のタイミング４ Ｂに−）４Ｉ゛がる。また
、以下の説明にＪ−目〜（は第１５）図第１行目〜第１
６図第３行目の各タイミングに各々１〜６の符号を付し
て記り。例えば、第１５図第１（ｊ目のタイミング２８
４；ｔタイミング゛１−２８と記り−６また、このタイ
ミングプレー１・のり、イムベースはクロックパルスφ
である。 このタイミングブ１ｌ−１−ＧＪ＋、 １ル−ム１−ｒ
についての処理過程（１フレーム処ｐ１１リイクル）を
５１ンボル書込み処理、Ｃ’１．Ｃ２デコード、ＤＡＣ
出ツノ等全ての処理がこの図に示り４９ Ｘ ｆ３ ＝
２９４タイミングの間に行われる。 第１７図４；Ｌ ｌ’＜ΔＭ６の各相対領域を前述した
第１１図ど同様の方法で示した１★ＩＣある。この図に
示づ−ように、ＲＡＭ６はシンボルＷＯ〜Ｐ３を各々書
込む３２の相対領域と０１．’Ｃ２フラグを書込む相対
領域（第１７図の右２列）とを有している。この場合、
Ｃ１，Ｃ２フラグを書込む相対領域は、０１フラグを書
込む１０９エリア、Ｃ２フラグを書込む１８エリア、ジ
ッタ吸収用の８１リアのｆｆｌ’ １ ＋３５１リアか
らなる。まｌこ、シンボルＷＯ９Ｗ１・・・・・・１）
３をド１込む相対領域は各々、１１９．１１６．・・・
、１１エリアからなる。ここで、例えばシンボルＷＯを
書込む相対領域が１１９エリアとなっている理由は、１
０８デイレイタイムの起延を処理りるために１０９ Ｉ
リア、シンボル書込みのために１エリア、Ｄ Ａ Ｃ出
力のために１１リアが必要であり、また、ジッタ吸収用
に８１リアを設置Ｊでいるからである。 以下、第１２図に示−づアドレス制御回路１の動作を説
明する。 最初に、基準アドレス発生回路４６について説明Ｊる。 まず、スイッチ回路４４へ供給される制御信号ＥＦＭＤ
は、第１５．１６図に承りように、略４タイミング毎に
規則的に発生り−る。そして、この制御信＠ ＦＥ Ｆ
Ｍ Ｄが“′１゛′信号となるタイミングにおいてバ
ッファ４からのシンボルの、ＲＡＭ６への書込みのため
のアドレスが出力さね、他のタイミングにおい°Ｃはシ
ンボル処理にｉ４５ ＆Ｊる１（ＡＭ６どのデータの入
出力およびＤ△０への出力データのＲＡＭ６からの読出
しの）（めのアドレスが出力される。制御信号Ｅ ｌ−
Ｍ Ｄが’ １ ” （ｉ−、月になると、スイッチ回
路４４が開状態となり、Ｌｌ 、／Ｄカウンタ４３の出
力か〕７ダ一／Ｍの入力端７八へ供給される。この結果
、アダー／１１からＵ ／ Ｉ’ｌｌカウンタ４３の出
力データＵ ｌ） Ｄど基準カウンタ４２の出力データ
ＢＤの和ＬＩ Ｄ １．） −＋−１−３１１が出力さ
れ、したがって、インバータ４５からデータｋｌ Ｄυ
＋ＢυかＵｊ力され、仁の７” ９ ＬＪ ＩＪ ＬＪ
＋ Ｆ：５１Ｊ ／）′１前述した３％ ｉ（ｊアド
レス制御回路としてアダー４０の入力端子△へ供給され
る。−ｈ１制御信号ＥＦＭＤが゛Ｏ″信号の時は、アダ
ー４１の出力データＡＤＯがデータＢＤどなり、したが
って、インバータ？！Ｉ５の出力がデータＢ Ｉ）とな
り、このデータＢ Ｄが前述した基準アドレスＭ Ａ
ｌ） ｆテとしてアダー４０へ出力される。 ここで、基準アドレスＥＡＤＲ，ＭＡＤＲの各変化状態
を、４Ｆ、 ｌｊ、Ｑカウンタ４２が仮に４ビツト（実
際は１１ビツト）であるとして説明する。まず、スイッ
チ回路４４がＡフの場合（シンボル処：理、ＤＡＣへの
出力データの読出し）、基準カウンタ４２の出力データ
ＢＤが第１表（イ）欄に示りにうに変化すると、Ｌ１準
アドレスＭＡＤＩ（（−ＢＤ）は同表（ＣＩ）欄に小ず
ように変化する。すなわら、基準アドレスＭ Ａ Ｄ
Ｒは基準カウンタ４２がインクリメン１−される旬に、
１番地若いアドレスに変わる。次に、スイッチ回路４４
が開状態の場合（シンボル書込み）において、Ｕ ／
Ｄカウンタ４３の出力データＵ Ｄ ｌ’）が「４１で
あったと覆ると、基準カウンタ４２の出力ｆ−夕＋３
Ｄの変化に伴い、アダー４１の出カッ゛−タ△１）０が
第１表（ハ）欄に示Ｊように変化し、この結果、基準ア
ドレスＥ Ａ Ｄ Ｒが第１表（ニ）欄にｈｌすＪ、う
に変化４る１、づなわら、基片アト１ノス１］ΔＤ Ｒ
Ｇ、Ｕ Ｉｊｔハ（カウンタＩ！１．２がインクリメン
１−されるｆｉｊ Ｍ １番地若いアドレスに変化し、
ＪＩこ、常に基準アドレスＭＡＤＲよりデータＵ Ｄ
Ｄの伯だ【）若いｊ７ド１ノスどなる、１ 第１表 次に、基準カウンタ４２はタイミング制御回路１５Ａに
おいて作成される内部フレーｌｘ １ｉｉｌ ｌ’ＪＩ
４″１号ＸＦＳＹＮＯによりインクリメン１−さ４゛
乏る１、インて、この内ｒｉｌフレーム同ｌ！ｌＪ仁ｊ
’； Ｘ Ｆ Ｓ Ｙ Ｎ （’、 Ｌ、Ｌ第１５．１
６図から明らか４ｆように、１ル−ム処理→ノイクルの
最後（厳密にはタイミング６−４６＞において発生づる
。すなわら、基準カウンタ４２の出力データＢ ｔ）は
１フレーム処理ＩＬイクル内にＪ３いて変化μず（タイ
ミング６−’１７．４８を除り）、シたがっＣ，基準ア
ドレスＭ△Ｉ） Ｒ−ｂ変化しない。 一方、（）／’Ｄカウンタ４５３は、ト１：Ｎ４フレー
ム同期信号Ｖ Ｆ Ｓ Ｙ Ｎ Ｃによってインクリメ
ン１へされ、内部フレーム同＋１１Ｊイｔ〉づＸｌ−８
）ｌＮＣによっＣデクリメントされる。ここで、前述し
たＪ、うに各同期信号ＶＩ ５ＹＮＣ，ＸＦＳＹＮＣは
ｑいに同期がとれてｄｓらず、しｌこがっＣ１Ｅ Ｆ
Ｍフレーム同期信号Ｖト５ＹＮＣは、通常、１フレーム
処理（ノイクルの中間にＪ５いて発生りる。そし−（、
この「（：Ｍフレーム同１１１Ｊ信号Ｖ ｌ−Ｓ Ｙ
Ｎ Ｃが発生り−るとデータＵ Ｄ ｌ）が１１」アダ
Ｊし、したがって、基準アドレスＩＥ Ａ ［） ｌ’
？が１番地若いアドレスに変化すル。次に、内部７Ｌ／
−ム＋１１ｊ！ＩＪＩイ５、Ｆｊ Ｘ Ｉ−Ｓ Ｙ Ｎ
Ｏが出力されると、データＵ ｌ） Ｌ）が「１」ダウ
ンづるが、この時基準カウンタの出ツノデータＦ３１）
が「１」アップし、したがつ−Ｕ 、 １Ｈ−ｔ ｔＪ
＋アドレス「ＡＤＲが変化覆ることはイｆい、。 上）ホしたにうに、基ｌｉｔ；アドレスＭＡＤＲは内部
フレーム同＋１ＪＩ （に弓ＸにＳ Ｙ Ｎ Ｃｈ’出
力されるｆｌｌに１番地若いアドレスに変化し、Ｊ、た
、Ｓ、 Ｕ）］アドレスｌ二ＡＤＲはＥ Ｉ：Ｍフレー
ｌ＼同１１月信シシＶＩ ５ＹＮＣが出力される毎に１
礼地若いノアドレスに変化ηる。 次に、このアドレス制御回路１におい（’ｈわれるアド
レス制御動作を訂］ホリ−る１゜（１）シンボル書込み
制御 バッフ７レジスタ４（第４図）内のシンボルの、ＲＡ
Ｍ ６への書込みは、前述した、」；うに第１５．１６
図に示す制御信号ｌｘ ＩＴ Ｍ ｌ）が“１″イに号
どなるタイミングで行われ、まノこ、各シンボルが「１
）込まれる］−リアは、第１７図のフラグ書込用村１対
９１“１域を除く各相対領域の最上部の１リアぐある。 まず、第４図に示で受信回路２からＩＦＭフレーム同期
信弓ＶＦＳＹＮＣが出力され、第１２図のＥＦＭシンボ
ルカウンタ３３へ供給されると、同カウンタがりレット
され、ｆ−タｒ ０．１がセレクタ３３５の入力幅；子
１４へ供給される。、この状態において制御信号ＥＦ
Ｍ Ｄが“１′仇号に立上ると、セレクタ３５〕のレレ
クＩ一端イＳｅ４へ“′１°′４４４７Ｂが供給、）れ
、これにより、［−［Ｍシンボルカウンタご３３の出力
ｉ−タ１”０１がセレクタ３Ｅ＋を介してＲＯＭ ３６
へ供給され、ＲＯＭ ３６の記憶領域３６ａ〜３６ｅの
各０番地内のデータ（第１４図４照）が各々セレクタ３
７の人力Ｑ１“ｆｌ：子［１・〜・Ｉ５へ供給される。 この時、セレクタ３７のレレク［〜端子Ｓｅ５へ信号Ｉ
Ｅ ［−Ｍ ｌ）の“１′信号が供給されている３、こ
の結果、符号３７ａをイ」シた枠内に示されるように、
セレクタ３３７の出力端子０１から、入力端子）１のＪ
゛−夕、Ｊイｆわら、Ｒ０Ｍ３６の記憶グ１域３６ａの
０番地内のデータ［１３５」が出力され、また、出力端
子Ｑ２から「０」が出力される。またこの時、アンドグ
ー１〜３９の一方の入力端へ供給され−Ｃいるｆｌｉ制
御信号ＣＩ ２ Ｌ’）は第１５）、１６図から明らか
なＪ、うに゛Ｏ″伯号信号り、したがっ−’Ｃ，ノｌン
ドゲー１・３９の出力はＩＩ Ｏ”′信号にある１、こ
の結果、アダー３ε１かＩうｊ゛−りＩ−１３５ｊが出
力され、相９−１ ＞’ドレス［く△［）Ｒとしてアダ
ー４０の入力端子Ｉ−３へ供給される、。 この時、第１ゲート４０ａの両人力錆（：了の制御１１
′１号はいずれも“□ ｎ ４３ｇ 、Ｍにあり（第１
と）、１（１図）、したがって、アダー／１． Ｏから
ノ゛−タＦ△ｌ−） ＲＩＲＡ ）、） Ｒ＝ Ｅ Ａ
Ｄ Ｒ→１３５〕が出力され、アドレス信号ＡＤＳど
してＲＡ Ｍ ６へ供給される。。 このように、ＥＦＭフレーム同＋１１ＪイＣ号Ｖ Ｆ
Ｓ ＹＮＣが出力された後の最初の制御信号ＩＥ Ｆ
Ｍ ｆ、）（“’１”）のタイミングにおい−Ｃ、アダ
ー／ＩＯからアドレスＩ： Ａ １．’） ｌ＊ ４−
１３５がＲＡ Ｍ ６へ出力される。一方、上述した最
初の制御信÷９ｋｌ−Ｍ１つく“１″）のタイミングに
おいて、バッファレジスタ４の第３段バッファ４０（第
５図）内に１でにシンボルＷＯが人力されＣいた時（，
１１、ｊＦ１１１１′、月ＦＦＭ１つ（“１′”）のタ
イミングにａ３いＣデータバスＤＡｔ３Ｓ１ （第４図
）へシンボルＷＯが出力され、ま７．：、ＲＡＭ６のリ
ードラーイト制御端ｒ（ｂ 、、、／Ｗへ制御信号ＷＥ
（“′１″仁月）が供給される３３これにより、シンボ
ルＷＯかｌ−＜ Ａ Ｍ ６のアドレス［ＡＤ Ｒト１
３５に市込まれる１、また、この時同時に書込み制御回
路５から制御化＠ＶＳＹＭＢが出力され、Ｆ］’Ｍシン
ボルカウンタ３３のインクリメン１〜端子ＩＮＣへ供給
され、これにより、次のりＬ］ツクパルスφのタイミン
グにおい−Ｕ、ＥトＭシンボルカウンタ３３から）０゛
−タ［１］が出力される。 一方、上述した最初の制御信号トＦ Ｍ Ｌ）のタイミ
ングにおいて、バッファレジスタ４の第３段バッフｔｙ
／４． （Ｂ内に未だシンボルＷ Ｏが人力されてい
なかった場合ｉｌｌ、制御仁月Ｗト、ＶＳＹＭｌ’）か
いり゛れｂ出力されず、Ｌ／ Ａ：がつＣ１］【八Ｍ６
の店込み、にＦＭシンボルカウンク３３のインクリメン
トがいずれも行われない。この場合、次の制御他月ヒｌ
＝ＭＤ（“’１”）のタイミングにｄ５い（、アダー／
１０から再びアドレスＥ Ａ Ｉ） Ｒ＋１３５か出力
される。。 なお、アドレス［三ΔＤ ｌ＜ ＋１３５が第１７図に
１ｌＩ５けるシンボルＷ ＯＩＮ込み用の相対領域の最
上部の−１−リフ ／に：指示していること４ま、）う
グひ）込ｒｙｒ、川の相対領域のエリア教（１３！ｂ
）から明らかＣあろう。 次に、シンボルＷＯの−））呑みがｈわれ、１−１Ｍシ
ンボルカウンタ３３のと１１カデータが１１１とＧつだ
状態において、再び制御仏舅１： Ｆ Ｍ Ｄ （”
１ ”）のタイミングになると、上述した場合どハｊ］
杵にしてＲＯＭ３６の記恒領域３（３ａの１番地内の）
−タｒ２５４Ｊが相対アドレスＲＡ Ｌ） Ｒとし″（
アゲ−４０へ供給され、この結末、）ｌグー４０からア
ドレスＥ Ａ Ｄ Ｒ−＋−２５４がｌ＜ Ａ Ｍ ６
へ出力される。そし−Ｃ１この峙バッファレジスタ４の
第、′３３段バラ−ノン４ｅにシンボルＷ１か人力され
−Ｃいた場合は、同シンボルＷ１がＲＡ Ｍ ６のアド
レス１ΔＤ Ｒ＋ ２５４に書込まれる１、ここて、２
５ｔ＋＝１．３５−１−．１１９であり、ｒ １１９
Ｊが第１７図に示づシンボル読出用の相対領域の丁−リ
ア数であることから明らかなように、アドレス１逼△Ｄ
Ｒ−Ｌ ２５４は、シンボル読出用の相対領域の最上
部の」リアのアドレスとなっている４、以下、ト記過程
が繰返され、これにより、１（ΔＭ （ｉのシンボル重
連みが行われる１゜ な４り、に）小しｌこことから明らかなように、このシ
ンボル１１イ込み［ｊ、）にｉ１３い−（アダー／１．
Ｏから出力されるアドレスＡ Ｌ） Ｓは次式によつ
Ｃ−表わされる。 Ａ ｌ） Ｓ ＝ Ｅ△Ｄ Ｒ−１−口ＦＭＤ −ＡＤ
（ｘ １ ） ・・・・・・（１） ここで゛、１７Ｆ Ｍ ｌ）・ＡＤ（×１）はＲＯＭ
３６の記恒領域３６ａの×１番地内のＥＦＭＤ−ＡＤを
Ｌ味りる１、また、×１は１ミＦ Ｍシンボルシカ「ン
ンタ３３の出ノノラ２′−夕である１゜ （２） Ｃ１デＪ１−ド時にａ３υノるシンボル読出し
制御 Ｃ１デ」−ドは、第２図Ｇこｄ３Ｇノる収延ｆｉ１１１
つ１ｖｌｌを化１々リ−れば明らかなよ・うに、第１７
図（Ｊ実線１ａにで小す［リア内のシンボルを読出りこ
とにより行われる１、また、このＣ１デロードに８’；
ｌ″）るシンボルの読出しは第１５図に示づ制御信号
Ｃ１Ｓ ）’ＭＢＣ’“１″）のタイミングにおいてイ
°］われる。 この制御信号ＣＩ Ｓ Ｙ Ｍ １３が゛１゛′信号に
なるタイミングにおいては、レレクタ３３５）のレレク
Ｉ一端子Ｓｅ２へ“１゛信号が供給され、（二の結末、
レレクタ３５から、ｆ−夕ｌ）１としてＣ１／ Ｃ２シ
ン小ルカウンタ３２の出カッ゛−夕が出力される１゜ま
た、レレクタ３７のレレクト☆Ｍｉ”ｒＳ（’！ ５へ
” １ ”信号が供給され、この結末、ＲＯＭ ３６の
相幻領１或３６ａ内のＥ［二ＭＬ）−Δ［つが出力端ｆ
Ｏ］から、データ「０」が出力端イＱ２から各々出力さ
れろ。 よノこ、信号（’： １２ ＋）が” １”化÷）とな
り、したがっＵ 、 イｐ’ｊ号ＣａＯがアンドグーｌ
へ３０を介して】アダー３８のキャリイ端子Ｃｊｌ＼供
給される。さらに、信号Ｃ１２Ｄが“１゛仁号となるこ
とから、アゲ−４０のキ【２リイ端子Ｃ１／＼パ１′”
／、＋＜供給きれる。 しかして、まず、第１５図に小Ａタイミング１−３に８
５いて制御信号Ｃｌ２ＳＹＮＣがタイミング制御回路１
５Ａから出力されると、Ｃ１、／ （’、 ２シンボル
カウンタ３２がリセットされ、１ＩＪ１カウンタ３２か
らデータ「０」が出力される１、次に、タイミング１−
４において制御化Ｊ−１；１ＳＹＭ１３か” １ ”イ
ゐ号になると、ＲＯＭ 、３６へデータＤ１どし−（「
０」が供給され、したがって、セレクタ３７の出ツノ端
子Ｑ１からデータ１１３５．１（第１４図参照）が出力
され、アダー３８のパノＪ端子Ａへ供給される１、コの
ｌ］、’Ｊ、 低ｊｊＣａ ＯＧＪ ＋ｔＯ＋＋であり
、しＩＣかっ−（アゲ−１″３８から相対アドレスＲＡ
Ｄ Ｒとして（”ｌ ３５ ｊが出力され、これによ
り、アダー／ＩＯからアドレスＭ△１つＲ＋１３５ ＋
１が出力される。そし−で、このアドレスＭ△１つＲ
＋ １３５＋１がＲＡ Ｍ ６へ供給されることにより
、ＲＡ Ｍ６の、実線ｌａによって示される１リア内の
シンボルＷＯが読出され、データ誤り検出・訂正回路Ｆ
３内に読込まれる１゜ 次に、タイミング１−５〕のＸｔ上り時点におい−ＣＣ
１／Ｃ２シンボルカウンタ３２からデータ［１」が出力
される。この結果、このタイミング１−Ｆ〕においては
、セレクタ３７の出力幅；子Ｑ１から１２ｂ４Ｊが出力
され、また、アンドゲート３９ｈ日う１″が出力され、
この結果、アダー３８がらデータＩ ２５ ／Ｉ ＋Ｉ
Ｊが出力され、アダー４０からアドレスＭへＤ Ｒ＋
２５ ／ｌ −１’１−Ｌ １が出力される。これによ
り、ＲＡ、Ｍ６の、実線１ ａに−一つて示されるエリ
ア内のシンボルＷ１が読出される。 以下、制御信号ＣＩＳＣｌ５Ｙが“１″と／、ｆイ）タ
イミングにおいて上配動ｆ［が繰返され、これにより、
Ｃ１デコードに必要な３２個のシンボルが、順次読出さ
れる、１ なお、アダー３８のキ【・リイ端子Ｃ１１＼信号Ｃａ○
を加えている理由は、第２［シ］にお（ブる遅延部Ｌ）
ｌｙ４に対応して第１７図の実線１ａｋｊ：示ｉＪ’
Ｊ： ５に、シンボル読出し位置を１シンボル旬ににＦ
クリアらす必要があるからである、１．土ｌこ、アゲ−
４０のキャリイ端子０１へ” １ ”信＋”ｊ ’ａ加
え−Ｃいる理由は、この“′１゛′信月を加えないと、
本来読出（べきエリアより１］＝リア上（第１７図にｉ
ｆ３いτ）のエリア内のシンボルが読出され一ζしまう
からＣ゛ある３゜ また、この場合のアドレスＡＩ）ｓは次式に、Ｊ、り表
わされる。 Ａ Ｉ） Ｓ ＝ Ｍ Ａ Ｄ Ｒ＋ Ｅ Ｆ Ｍ １
つ ・ △ Ｄ（Ｘ２））ＣａＯ＋１ ・・・・・・
（２） 但し、Ｘ’２ ： ０１ ＩＣ２シンボルカウンタの出
力データ ここひ、Ｃ１ｊ” ＩＩ−ド０．１４Ｌ１１１３Ｌノる
第４図のり１−タ誤り検出・ｉＪ正回路８ ｄｉよぴ］
ラーフラグ判定回路１０の動作を簡単にｄｉ明りる１、
まず、データ誤り検出・削正回路８１，１第′１５図に
示り（υＩ １１１ｉ１１ Ｍｌ−１〜−１−Ｍｌ−５
において各々、シンドロームＳ○〜Ｓ３の演棹、単−誤
りの検出、二重誤りの検出、二重誤りの訂正、中 ｉ＋
！＋りの訂正を行う。 そして、単−誤り、二重誤りの判定時に８５いて１−ラ
ーフラグト０，１モ１．ト２．Ｎト２を−１ラーフラグ
検出回路１０へ出力し７、またタイミング３−３３．３
−−−３６において、１シ；リシンポルの位置を示す−
データｋを、タイミング３−’ｌ １ 、 ；３−４’
ｌに占い−Ｃ誤りシンボルの位置を承りデー９１を、タ
イミング３ ４５．３−４８において誤りシンボルの位
置を小Ｊ −ｊ’ −／７ｊを各々アドレスｉｔ、１１
御回路１へ出ツノする（第１５図Ｃごｉｌ＞ｔづる制御
信号ＣＴＣのタイミング参照）。一方、二［ラーフラグ
判定回路１０は、データ誤り検出・ｒ’ｆ ｉｆ−回路
ε３から出力される上記エラーフラグＦＯ・〜１２．Ｎ
１２に基づいてＣ１フラグを作成し、タイミング３−２
２（祠号ＷＣ１Ｆ参照）におい（）゛−クバス１）へ１
３Ｓ１へ出力する。 （３）ＣＩフラグ出出逢制御 Ｃ１フラグは−１−）小しｌこタイミング３２２におい
て、第１７図に符号［○をイＳｆ Ｌ・ＩＪ−１リア、
弓２．Ｚ４つも、基準アドレスＭＡ１つＲｔ、Ｊよ・）
で指示される−１−リア内に書込まれる。りなわら、タ
イミング３−２２においては、セレクタ３７のセレクト
端子３０１〜Ｓｅ ５へ供給される各制御１．一７月が
い４”れも” Ｑ ”となり、し１こがってしし・クク
３７の出力９ｉｉｉ子Ｓｅ１〜Ｓｅ５へ供給される各制
御信号がいす゛れら′０″どなり、ｌ、 ７Ｃが・〕−
（、レレクタ、′）７の出ツノψＭ；子Ｑ１．Ｑ２から
各々１０Ｉか出力される。またこの時、アンドゲート＜
３９の出力し’ Ｏ”と（する１、この結果、−ツノ９
’ 、’、’５８が自、年１１ス・１ｉ′ドレス１ぐ△
１〕１＜とじて［０）が出ツノされろ１，７１、ノＪ、
このタイミング３−２２に【１ンい（は、Δアゲー１へ
４０ａの出力も“’ ０ ”となる３２以上の結束、タ
イミング３−２２にａ３いＣは、Ｉグー４０から基準ア
ドレスＭＡ Ｉ） Ｒが出力され、Ｆ＜八ＭＧへ供給さ
れる。。 このＪ、うに、０１フラグ（、上１フレーム処１里リイ
クルにｌＪ３いて１瓜だ各プ書込まれる。そし−（−１
このＣ１フシグｉ！１込み用エリアとして１０９エリア
設け−でいるＣどから明らかなＪ、うに、過去１０８フ
レーム処理リイクルにお−Ｃ作成されたＣボッラグが記
憶保持され、Ｊラーフラグ判定回路１０にお（］るＣ２
フＣ２フラグ際にこれら１０９個の０１フラグの内、１
フレームトｒ毎に２８個のＣ１フラグが参照される。 （／１．）、ＣＩ誤りの訂正時におルプる続出し／書込
み制御 Ｃ１ｆコードは、前ｊボしたように第１７図に実線１ａ
にＣ示り一１リア内のシンボルによつ０行われる。そし
て、Ｊｌつが検出された場合は、まず、誤りシンボルが
ＲＡ Ｍ ６からＥｍ出され、データ誤り検出・訂正回
路８においでそのｉ■止が行われ、訂正済のシンボルが
ｍびＲＡ Ｍ ６のもとに］′リアに書込まれる。 すなわら、まずタイミング＋、’、ｌ ” ＋Ｆ、＋
＋３ ’にこおい（制御信号Ｃ１Ｃが“１″になると、
セレクタ３５のヒレ９１〜端子ｓｅａへ“′１“４’ｉ
’ Ｊ’、３ ｔりく供給され、セレクタ３５の入力端
子Ｉ３のデータがデータＤ１どしてセレクタ３５から出
力される１、ここぐ、このタイミング３−３３においＩ
【、王、前述し；こようにデータ誤り検出・訂正回路８
からデータ１＜が出力され、セレクタ３ｂの入力端子１
３へ供給されている。したがって、タイミング３−３
：１にｌＪ３いて、データｋ ｌＪ＜ＲＯＭ３６へ（Ｊ
’＜給Ｊれる。 ま／ｊ、このタイミング３−３３にお
いて、セレクタ：３７のセレクト端子Ｓｅ５へ“１″仁
月、が供給される。 さらに、このタイミングこ３−’ Ｊ３ ＋、’３にａ
−ンいて、信号Ｃ１２Ｄ番、１ ” １ ”信号にあり
、しｌこがっ（、イ１−８弓Ｃａ ｑ （データ１＜の
Ｌ Ｓ Ｂ ）がアダーζ３８のキトリイ端子Ｃ１へ供
給され、また、アダー−！ＩＯのキャリイ端子Ｃ１へ”
１ ”が供給される。 以−にの結果、タイミング、３ ”” ３３にＡＬＬノ
るｊツタ４０の出力ＡＤＳは Ａ １．’） Ｓ ＝ Ｍ Ａ Ｌ’） Ｒ＋ Ｅ ｆ
： Ｍ １つ ・ ＡＤ （ｋ ） −ト Ｃａ Ｏト
１ ・・・ ・・・ （３）どなる。ぞしく、口のア
ドレスＡＩ） ＳがＲＡ Ｍ ６へ供給されることにＪ
：す、データＩＸに対応する誤ＡＢＳ１ｔ＼出力するど
共に、データｈを再びアドレス制御回路１へ出力する。 一方、ｆｌｉ’ｌ １ｆｌｌｌ信死Ｃ１Ｇはタイミング
３−３６１．Ｊおいて再σ゛１″となる。この結果、同
タイミング３−３６において、再び上記第（３３）式に
示すアドレスＡＤＳがＲＡ Ｍ ６へ供給され、また、
この時同時にＲＡＭ６のリード／ライト制御端子Ｆく／
Ｗへ“１ ” （ｒｉ号が供給され、これにより、訂正
済のシンボルが１７Ａ Ｍ ｆ３のもとの−Ｊ−１．Ｊ
］’に書込まれる。。 以下、タイミング３−４１ 、３−４４ 、３− ’１
５．３−−４８において同様の動ヂ１が行われ、これに
より、データｌ、Ｊに基づく誤りシンボルの訂正が行わ
れる。 ＜５）Ｃ２デニ」−ド時にａ３けるシンボル読出し制御 Ｃ２デコードは、第２図の遅延名１ｉ Ｌ’） ｌｙ／
ｌＪ：ｉ 、ＪこびＤＩＶ５にお（Ｊる遅延処理を名慮
−４＊１ｂ−ｃ印」らｈｌなＪ、うに、第１７図に破線
ｌｂに−（示ＩＩ ＩＩＪＺ内のシンボルを読出りこと
により行われる８２．未だ、このＣ２デコードにａ３け
るシンボルの読出しは第１（３Ｉヌ１に示り一制御信＠
Ｃ２Ｃ２５Ｙ’３ （”１ ” ）のタイミングにｉ１
５い−Ｃ行われる、。 この制御信号Ｃ２ＳＣ２５Ｙ’“１″）のタイミングに
おいては、セレクタ３５のセレクト・娼；了Ｓ０２へ“
１′°信号が供給され、したがって、Ｃ１１０２シンボ
ルカウンタ３２の出力−２”−タがレレ′クタ３５を介
してＲＯＭ ３６へ供給δれる１、また、セレクタ３７
のセレクト端子３ｃ ４．Ｓ（！ ５へ各々” ’Ｉ
”信号が供給され、これによりセレクタ３７の出力端子
Ｑ１．（１）２から各々［ト−Ｍ ＋）・△［）および
ＲＣＩ Ｆ −Ａ Ｌ）が出力、される３、また、制御
信＠Ｃｌ２Ｄが゛１″信号となることから、イハ号Ｃａ
Ｏがアンドゲート３９を介しくアダー３八〇〇）キャリ
イ端子Ｃ１へ供給されろと共に−１））グー１０の１１
ｒリイ端子へ“′１′′が（Ｊ（給される。 以上の結果、制御信号ｃ ２ Ｓ Ｙ Ｍ ［３が′１
″のタイミングにお【プる）′ドレスＡＤＳは、ＡＤＳ
＝ＭＡＬｌ＋で＋ＥＦＭＤ−ＡＤ （ｘ ２） 十ＲＣ
ＩＩ’−Ａ１つ （ｘ ２ ＞ −ｌ Ｃａ Ｏ＋ １
＝−−・−（４）但し、ｘ２：Ｃ１／Ｃ２シンボルカ
ウンタ３２の出ツノとなる。 ぞしＣ１Ｃ１、／ Ｃ２シンボルカウンタ３２は、タイ
ミング４ こ３にｄ５いて制御信号ＣＩ ２ＳＹＮＣ（
” １ ” ）にＪ：リリレットされ、以後、制御１８
号ＣＣ２５Ｙ［３（”１” ）のタイミング４− ｉ、
。 ５．６，８．９・・・・・・／１２においてその出力デ
ータが０，１．・・・・・２７ど変化り１、これにより
、第１７図に破線１ｂに−Ｃ示覆土リすツ内の各シンボ
ルが読出されろ、、’ｃＫ Ａｊｌ、Ｌ記（４）式に示
づアドレスＡＤＳによって破線１ｂのＩリアがアドレス
されることは、Ｍｆ述した（２）項の説明＋１３よび第
１４りｊがら明らかひあろう。 こ、Ｘｒ、Ｃ２デ゛」−ド時におけるデータ誤り検出・
訂１１−回路ε３およびエラーフラグ判定回路１０の動
作を簡単に説明りる１、ま弓、データ誤り検出・訂正回
路８は、第１６図に二示匂期間下Ｍ２ １〜ｒ Ｍ ２
−５においで各々、シンドロームＳ Ｏ・〜・Ｃ３の演
算、単−誤りの検出、二手誤りの検出、二重誤りの訂正
、単−誤りの閉止を行う。そして、単−誤り、二重誤り
の検出１１）にＪｊい（、ｊ−ノーフラグＥ、 Ｏ〜ｌ
＝ ２ 、 Ｎ［：：、 ’２を−１ラーフラグ判定回
路１０へ出力し、また、タイミング６−３：う、３６、
タイミング６−４１’、４４Ｊ３よびタイミング０／１
５．４６に、１３いて各々シンボルの誤り位置を示゛リ
データｋ 、 ｌ 、 ｊをアドレス制御；１１回路１
へ出力り−る（第１６図における１３す御飢：； （：
２ ｃのタイミング参照）。一方、エラーフラグ判定
回路１０は、ｒ＜ Ａ Ｍ ６に記憶され−くいる０１
ノラグｄ、ダＪ、ｏ・ラーータ誤り検出・訂正回路８か
ら出力される１フーフラグｒ−０−Ｃ２，ＮＦ：２に阜
ついてＣ２フラグを作成し、第１６１ネ１の制御信号＼
〜’に；、＋１−（“’ −１” ）のタイミングにｄ
３いＣデータバス［）△ｌ：３ Ｓ １へ出ツノ す
る 。 （６＞ＣＩフラグの読出し制御 上述したように、Ｃ２デ」コード口、１によりいて（よ
エラーフラグ判定回路１０が０１フラグを必要どづる。 そこで、［）ｒ］述した０２デー１−ドのためのシンボ
ル読出しに続いて、Ｃ１フラグの読出しが行われる。こ
のＣ２デ」−ド時におい−Ｃ必要とされるＣ１ノック番
、１１、？ｉ３１７図にｉｊｊいて祠号Ｆ’０ 、 Ｆ
４ 。 １：Ｃ３・・・Ｆ １０８がイ＼ｌされている一Ｆリア
、Ｊ−なわら、４エリＴ／’ ｉｌｊさの丁リア内のＣ
Ｉフラグであり、これらの各０１フラグが第１６図に示
゛り制御信号１でＣ１）（’“１″〉のタイミングにお
いてμｆ１次読出され、エラー−ノック判定回路１０へ
入力される。 上述した制御信号ＲＣ１Ｆ （’“１″）のタイミング
においＣは、レレクタ３５のセレクト端子Ｓ０２、セレ
クタ３７のセレク１−娼１了３ｅ４へ各々“１′′ｆ３
号が供給される３、また、アンドゲート３）９へ供給さ
れる制御信号ＣＩ ２Ｄ、オ）ｌグー１− ｎＯａへ供
給さねる制御イに号Ｃｌ２Ｄ、Ｉ）Δ０１〕がいずれも
“○Ｉ＋ （１，５号にある１、この結束、アト１ノス
ＡＤＳは、 Ａ Ｄ Ｓ ＝ Ｍ Ａ Ｄ ｌ（＋ＩＲＯ１１］・Δ
Ｄ（Ｘ２＞・・・・・・（５） となる。そして、ＣＩ ／ Ｃ２シンボル力・シンク３
）２は、タイミング５−３においで制御イｉ’１’ｊ−
７ＣＩ ２ＳＹＮＣ（“１″）によりリセ・ン１〜され
、以後、制御信号ＲＣ１Ｆ （”１ ” ）の夕、イミ
ング５−４゜５．６，８．９・・・・・・４２にＣ１−
５い（その出力データが０．１．・・・・・・２７と変
化し、この結果、各Ｃ１ノラグが順次読出される（第１
／１図参照）、。 （７）Ｃ２フラグ書込み制御 エラーフラグ判定回路１０は、ＤＡＣへ出力すべきシン
ボルＷＯ〜Ｗ２３の各々に対応して０２フラグを作成し
、作成したＣ２−ノック（１ビツト）を６つのデータ（
以下、第１〜第６７ラグデータと称′ｔｌ−）にまとめ
てデータバスＤ Ａ ＋３８１へ出力りる。この場合、
第１７ラグｊ゛−タは、シンボルＷ○、Ｗ１．Ｗ６．Ｗ
７に対応りる０２フシグににつて構成され、第２７ラグ
ノ゛−夕はシンボルＷ１２、Ｗｌ３．ＷＩ Ｂ、Ｗｌ
９に対応規る０２ノラグによって構成され、第、′３ノ
１ノグ５１゛−夕はシンボルＷ ２ 、 Ｗ３ 、 Ｗ
ε）、Ｗ９に夕・１応り−るＣ２ノ°ングによって構成
され、第４７ラグデータはシンポ ・ルＷ １４ 、
Ｗｌ ５ 、 Ｗ２０ 、 Ｗ ２１に３・ｊ応りる０
２フラグによって構成され、第５）フラグデータはシン
ボルＷ４． Ｗ５．Ｗｌ Ｏ，Ｗｌ １に対応り−るＣ
２フラグによって構成され、また、第６７ラグデータは
シンボルＷ’Ｉ ６．Ｗｌ ７．Ｗ２２．Ｗ２Ｂに対応
り−るＣ２フラグによつ−（構成される。むお、このよ
うに各フラグデータを構成している理由は後に説明りる
３、ぞして、これら第１・〜第６７ラグデータは、各々
タイミング６−１６．１７゜１８．２０，２１．２２
（リ−なわち、制御信号ＷＣ２Ｆ（“’１”）のタイミ
ング）においＣ１順次データバス１）△１３Ｓ１へ出力
され、貿）１７図に荀弓ト０ ’１．１−０２．Ｆｏ３
．Ｆｏ４．、ｉ−（：１５．Ｆｏ ６を何しし承り一゛
Ｊリア内に順次出逢まれる。 ここで、Ｃ２フラグ占込川の二［リアについて説明をし
−でｄ３ ＜。このＣ２フラグ古込用のエリアは第１７
図に承りよう（Ｊ符号１：０１〜Ｆ３６の１８１−リア
からなる。ぞし−Ｃ１これらのエリアは第１８図（第１
３図ど同 の用紙）に示すように（５個の相対領域Ｓ
Ｅ Ｆ Ｏ−Ｓ ｃ−１−５に分りられ、各相対領域５
ｃＦｏ−３ＥＦ５＋こ各々り〕１・〜ｉｉ ６ノ′ノグ
データが書込まれる。この場合、４（］対領領域ＩＦＯ
，５ＥＦ２，５ＥＦ＝１が各々２］すｉ′とイしフてい
る理由は缶込用Ｊ３よびし△ｒ）への出ツノｊ−りの読
出し用に各々１エリアずつ説４）−ｔいろからである。 一方、相対領域Ｓ ［［１，Ｓ ｌ二ｌ＝ ｊ！、 、
Ｓ ｌ−１−５が各々４エリ）ノとなっている理由は
、第２［ピζ）に示す収延部］つｌｙ６の２デイレイタ
イｌ＼遅延処理をＣ２フラグについてもキ〕う必要があ
ろノ）＼ら（ある１、すなわち、相対領域ＳＦ ＩＯ，
Ｓ ［ｌゴ２． ＳＥ Ｆ ４に各々書込、士れる第１
、第３、第５）１″ノグデータの０２ノラグ（，１，２
デイレイターイム起延がｆＪわれないシンボルに夕・］
応し、−力、相差］領］軟５１１−１．ＳＥト３，５Ｅ
Ｉ−５εこ各々書込まれる第２、箱４、第６フラグデー
タのＣ２−ノつグ【、１．２ノ゛ｒレイタイム遅延が行
われるシンボルに対応づる１、さＵ、Ｃ２フラグｔり込
み制御に説明を戻り。前述したように、第１〜第６ノノ
ケＩ゛−り（，１、各々；ｔ、ＩＩ御イム尼ＷＣ２Ｆ（
”１”）のタイミング（ごおい（データバス０ＡＢＳ１
へ出力され、したが−）（、これらの−ノッグｊ′−夕
の２１込みはこの制御信ｇ ＷＣ２Ｆ（’“１″）のタ
イミングに（１３いＣ行われる。 制御Ｉ （ｆｉ Ｍ Ｗ Ｃ２Ｆカ” １ ” ４ｒ、
号ニ／、ｔ ルト、ｅレクタ３５のレレクｈ Ｍａｔ
子Ｓｅ２、セレクタ３７のレレクト喘了Ｓ（！３へ各々
“′１′°信弓が供給される１、またこのｌｌへ、制御
信号ＣＩ ２Ｄ、Ｌ）ＡＣ，Ｄε、（共に’ Ｏ” （
８号（Ｊある１、この結束、アドレスＡＤＳ ４．１、 ＡＤＳ＝ＭＡＬ）［ｔｌＡ／Ｃ２ｆ−−ＡＤ （ｘ ２
）・・・・・・（６） どなる、そしＵ、０１／Ｃ２シンポルカウンク３２ ｉ
、Ｌ、タイミング（’） ”−１３にＩＩ５い−（制御
４１１号Ｃｌ２ＳＹＮＣによりリセットされ、以後、制
御信号ＷＣ２［（“１″）のタイミング６−１６．１７
゜１８．２０，２１．２２におい−Ｃその出力データが
０．１・・・・・・５と変化し、この結果、上記タイミ
ングにｄ３い−（第１へ・第６−フラグデータか順次、
前述したＣ２フラグ−１込用Ｊ−リアに出込まれろく第
１４図参照）。 （８）Ｃ２誤りのａＪ正正時おける読出し／書込み制御 この読出し／書込み制御ｔ′Ａ、；１１制御イ１．）コ
０２Ｃ（“１″）のタイミングにｄ５い（イＪわれろ１
１ Ｌσ）制御信号Ｃ２Ｃ（’１”）のタイミングにａ
３いてｔ、上、セ１ノクタ３５のＬシタ１〜Ｑｊｌｎ
ｊ’ ：べＩ： 、’３ Ｊ’； Ｊ−びレレクタ３７
のセレクト端子Ｓ ｃ ３ 、 Ｓｅ ５ ｌ＼各々“
１″信号が供給される。またこのタイミングにおいて制
御信号ｃ １２ Ｄが” １ ”信昼にある５、この結
果、アドレスＡＤＳは、 ＡＤＳ＝ＭＡＬ）ｌぐ ト Ｅ Ｆ Ｍ Ｄ ・ Δ
［）（ｋ、ｌ。 ｊ ）＋ＲＣＩＦ・ＡＩ’）（ｋ 、ｌ 、ｊ ）＋Ｃ
ａ Ｏ−＋１・・・・・・（７） となり、この（７）式に示でアトしノスＡ Ｄ Ｓに基
づい【、誤りシンボルの読出しく１号」びｔ］正済シン
ボルの出込みが行われる１、４ｆお、このアドレス制御
の動作は前記（４）項の動作と略１？ｊｊ Ｕ ”ｊｌ
”あり、訂ｌ１ｌｌｌな説明は省略Ｊる。 （９） Ｃ２フラグおよびＤ Ａ Ｃ出力シンボルの読
出し制街Ｉ Ｃ１，Ｃ２デ′］−トが終了したシンボルＩＪ〜１０へ
・Ｗ ２３はＣ２フラグと共にＲＡ Ｍ ６から読出己
れ、ＤＡＣへ出力される３、この揚台、Ｃ２フラグの読
出しは第１５図、第１０図しこ承り一制御信号１２Ｃ２
Ｆ（“’ １ ” ）のタイミングに＋３いて行われ、
また、シンボルの臥出しは制御！Ｉ１１信弓［）八Ｃ１
，（“’１”）のタイミングに４．りい−Ｃ＜）ねれる
１、ま７°こ、口のＣ２フラグ、ｂよびＬ’ｌ Ａ Ｃ
出力シンボルの読出しは共しご、ＤＡＣシンボルカウン
タ３１の出力データ１）○に塁づい−Ｃ行われる。′？
ｌなわち、このＬＩＡＣシンボルカウンタ３１ ＣＨＩ
、１つ前のル−ム処狸サイクルの最後で出力された内部
フレーム同期信号ＸトＳＹ Ｎ ｃによ−〕でリレツ１
〜され、以後、制御イ、−；祁Ｉ〈Ｃ２Ｆ （” １
” ） ＋３ 、Ｊ： （ｆ Ｄ Ａ （’； Ｄ （
” １ ” ） （７）タイミング、ｊ＋−なわち、タ
イミング１−０．１，２゜２５．２６、タイミング２−
０ 、１．２ 、２５ 。 ２６、・・・・・、タイミング６−０．１，２．２り。 ２（５におい“Ｃその出力データＤ Ｏがが０．１．２
・・・・・・２９と変化する。イして、この出力データ
［〕０の変化に）ユづいてアドレス制御がｔｊわれる３
、以−１・、まずＣ２フラグの読出しから説明する１゜
ｔ−１７’） Ｃ２フラグの読出しは第１７図および第
１８図に符号１：１１．Ｆ３２．に１ｊ３．ｔでご′Ｉ
４．Ｉ：１ｂ、Ｆ３６を付したニｌ−リア内の第１〜第
６−フラグデータを各々、タイミング１ ０．２−０．
・・・・・・６−Ｏにａういて順次読出すことにＪ−り
竹わ七しる。 すなわち、制御信号１犬Ｃ２１−（””じ）のタイミン
グにおいＣは、セレクタ３５のレレクｌ−！ｆ！ｒ′１
： −ｊ’−；３ｅ１およびレレクタ３７のレレク１一
端」−８（、！１へ各々１４１ ＋１信号が供給され、
また、制御信号０１２Ｄ、ＤＡＣＤは共に゛′０°′信
ンー；にある。この結束、アドレス△Ｄ Ｓは、 Ａ Ｄ Ｓ ＝ Ｍ Ａ ＯＲ＋ ｌ＜ Ｃ２Ｆ−・
△ １つ く × ３ ） ・・・・・・（８） 但し、×３：［でＯＭ ３ ／Ｉの出力となる。 しかして、タイミング１ （：ｉ、２０・・・・・・６
−Ｏにおいて各々、ｔ）ＡＣシンボルカウン／１３１の
出力データＤｏが０．５．１０．１５．２（、）、２５
になると、これらの各データ［）０に対応しＣ第１３図
に示づようにＲＯＭ ３４からノ゛−り０，１゜ｉ Ｊ
＋ ４ ＋ Ｊが１１次出力され、このＲＯＭ ３７′
Ｉの出ツノｊ′−りに棋づいＣ第（８）式のアドレスＡ
ＤＳか決定され（第１４図参照）、フラグデータ（Ｃ２
フラグ）の、ｉ、“Ｃ出しがイ）われる。 次に、Ｄ Ａ （’、出力シンボルの読出しについて説
＋１１Ｊりる１、このｌ） Ａ Ｃ出力シンボルの。ダ
、出しく、１．第１７図に一点鎖線ＩＣで示Ｍ各−■リ
ア内のシンボルをｔ売１１４リ−ことによりわわれる、
１これらの各１リアの内、第２図に承り遅延部１）ｌｙ
６の；了延処理を必要としないシンボルがｉｉ［！ 憶
されでいる」−リアｉＪ１、Ｃ２デコード時の読出しエ
リアの１つ上（第１７図に（１′３いて）の」リアどむ
り、また、遅延部Ｊｌ！を必ツ是とりるシンボル／］−
記憶されている二「リア（ま、Ｃ２デニＪ−ド時の読出
し一１リラノのｘ３ ”）下の」−リアど（ｇる 。 制御信＋３［）ＡＣＤ （”１ ” ）のタイミングに
おいては、廿しクＪ）、Ｓ′！５の１！し／／１・端子
５ｅ１ｄ＞Ｊ、びセレクタ３７のセレ９ト−喘子Ｓｅ
２，３ｃ ５へ各々” １ ” ４ｉ列が供給され、ま
た、制御信号Ｃ１２１、）が“’ ｏ ” −ｃあるこ
とからアンドゲートこう９の出力がＩｆ Ｏ＋１信号と
なり、りした、Δアゲー ト／ＩＯａの出力が“１°信
号となる。このｌ’１’ｉ宋、アドレスＡＤＳは、 Ａ１つ Ｓ −Ｍ Ａ Ｄ Ｒ＋ を二 に Ｍ Ｄ
・ Ａ Ｉ−） （ｘ ご３）−１ＤＡＣＩ）−ＡＩ）
（ｘ ３） ＋１−＝＝ （９）どなる１゜ そして、制御信号Ｄ Ａ Ｃ１ノ（” １ ” ）のタ
イミング、すなわら、タイミング１ １，２，２り。 ２６．２−１．’２，２５．２６．・・・・・・６−１
．２゜２５ 、２６ ニ；Ｊ３ イＴ各々、［） Ａ
Ｃシンホ／Ｌ／ ７Ｊ ７．’７ ンタ３１の出力デー
タＤ Ｏが１．２，３，４，６゜７．８，９，１１．・
・・・・・、２９ど変化づるど、これに対応して、ＲＯ
Ｍ ３ ’ｌからｉ、ｌｉ １３図に小づデータ０，１
，６，７．１６．１−／、２２．２．’３゜・・・・・
・、２７が各々出力ｉｃ ＊Ｉる１、（二こひ、ｌ＜
Ｏｌ’１４３４の出力が０．１，２・・・・・・と順次
増加りる−）−タとなっていない理由は第２図レニお（
りるり［ｊ）部Ｃ１ｏｓ２の入替え処理を杓うため（あ
る１、リーイ【わ！′）、ＲＡ Ｍ ６には第１７図に
示りｊ、うに各シンボルかＷ○・・・・・・Ｗ ２３の
順に記ｆｊされ（いる１、シかし、この順序は各シンボ
ルの′ＬＦシい順序（第１図最左娼）の順序）ではない
３．そこて・、（）ＡＣ出力時には、ムとの正しい順序
で各シンボルを読出り一必要がある。 しかして、ＲＯＭ ３４の出カフ゛−タによる順序でｃ
］Ｆ Ｍ １つ・△［つｃＪ’ｊよびＤ Ａ ＣＤ −
Ａ １つがＲＯＭ３６から読み出され、この読出された
各アドレスデータに塁づい−ＣアドレスＡ Ｄ Ｓが形
成され、この）７ドレスデータＡ［）Ｓに基づいＣ１第
１７図に一点鎖線１０にて示づ上リア内の各シンボルが
順次読出される。ここで、ＯＡＣＤ・△Ｄの各値は勿論
第２図の遅延部Ｄｌｙ（３の遅延処理を考慮した値と４
ｇっている、。 なｊｌ３、第１〜第６７ラグデータが各々１１ζ１述し
た構成とイヱ・）Ｃいる１、１！ １：１口よ、各１）
△０出力シンボルに対応するＣ２フラグを、１〕△０出
力シンボルの読出し順序とＪｆｆｉｌじ順ｊ′ＪＣ′Ｃ
″ＩぐＡ ｆｖ１６に記１５させる！こめである。 以上が第１２図に示す−アドレス制御回路１の訂細であ
る。 なお、参考までにＥ Ｆ ＩＶＩ ’７レーノー、同ｆ
！Ｉｔ情号ＶＦＳＹＮＣの周期が通常の状態に比べＣ内
部フレーム同期信８ Ｘ Ｆ Ｓ Ｙ Ｎ Ｃより４−
ル−ム分クー１した場合（ジッタが、＋４の場合）、逆
に４フレ−ｌ＼分遅延した場合（ジッタが−４の場合）
にｔｊ； ４りるｌ又ＡＭ６の状態を第１９〕図、第２
０図にｌＪ＜づ。なｔｉ、第２０図においては１１アド
レスＥ Ａ ｌ） Ｒと基準アドレスＭΔＤ Ｒの位置
が一捜しているか、シンボル書込み時にはアダー４０の
Ａヤリ、イ端子に＃ Ｉ Ｉ＋が印加されず、−１ｊ、
Ｃ１，Ｃ２γＪ−ド、Ｉ） Ａ Ｃ出力時においでｉＪ
、“′１″が印加されることから、出込み中のエリア内
のシンボルを用いてＣ１デコード等の処理が行われるこ
とはない９゜以上説明したように、この発明（Ｊよれば
内Ｂｌｌル−ム同期イａ８をカラン１−１する阜卑ｊＪ
ウンタと、内部フレーム同期信号をダウンカウントし、
に［Ｍフレーム同期（Ｎ号をアップカランＩ−ｌＪるア
ツノダウンノＪウンタとを段各−〕、ディスクデ′−夕
のＴ１１込み時には基準カウンタの出力と）ｌツｊ゛ダ
ウンカウンタの出力どの和に基づいてアドレス制御をし
、ディスクデータの書込み以外の場合はＭ 準ノＪウン
タの出力に基づいてアドレス制御Ｊるようにしたので、
簡単な構成によってシックによる誤動作を防止りること
がで・きる利点が１ｑられる。１
第１図、第２図は各々、Ｃ１）（３ンパクｌ−Ｆイスク
）システ１１にｄ３いて、ディスクへア゛−タをａ込む
書込み回路ｃ１ｉよびディスクから１１売出したデータ
を処理りる処理回路の概念図、第３図はディスクにデー
タが書込まれている状態を示す概略図、第４図はこの発
明の一実施例を適用しＩＣＣＩ）プレーヤの要部の構成
を示１１−ゾ１１・−Ｉり図、第５図ｔよ同ＣＤプレー
′Ｘ／にａ３＆するバッファレジスタ４および書込み制
御１回路５の構成を示リブロック図、第（３図は第５図
に）ｊｌす回路の動作を説明りるためのタイミングブー
ミノ−１・、第７図〜第１１図は各々この発明の一実施
例によるアドレス制御回路１によって行われるアドレス
制御の基本的考え方を簡単なしデルを用い−Ｃ説明゛り
る７ｊめの図であり、第７図は土デ゛ル説明におけるフ
ゞイスク）？−タの記録状態を示づ図、第８図はアドレ
スＩｒ制御回Ｆｔ１１の基本的構成を示す図、第９図１
〈イ）へ・〈−）（、（各々［−アル説明におりるＲＡ
Ｍ６のデータ配信状態を示１図、第１０図は第９図（イ
）・〜（ニ）に示４相対領域５ＥＯ−・ＳＦ３を各々縦
（ご、か−ノ別々に記Φにした図、第１１図は、第１０
図に示１各相夕・１６１′！域ＳＥＯ〜Ｓ Ｆ 、３に
シック吸収用−Ｊリアを設【）た状態を示す図、第１２
図はこの発明の 実施例によるアドレス制御回路１の構
成を示ｊｌブロック図、第１３図第１４図は各々同アド
レス制御回路１におＣプる１犬０Ｍ３４．３（３の記旬
内容を承り図、第１５図、第１６図は各々１−アドレス
制御回路１の動作を説明Ｊるためのタイミングｆ １ｒ
−１−１第１７図は通常状態（ジッタ０）におりべ）
１り△Ｍ６のデータ記憶状態を示１図、第１８図番、ム
［せＡ ＩＶＩ６内のＣ２−フラグ書込用の記憶Ｉす／
’ ４ｊ、’ ｉｊり目１ｇ１、第１９図、第２０図は
各々シック／、）＜＋／ｌ、−４の場合におりるＲＡＭ
６のデータ記憶状態を・示づ図ζ゛ある。 ４０・・・・・芽ｊ１の加０１段（アク−）、／１１・
・・・・・第２のｊ用Ｉ；）手段（ｉツタ−）、／１２
・・・・・・阜ｑカウンタ、４３・・・・・・アッノ°
り′ランカウンタ、４６・・・・・・培基ｔアドレス出
力り段（ｉｉｔ ／ｉ（アドレス発生回路）。 出１９ｆｔ人 ト］木楽器製造株式会ネＪ第１８図 第
１４図 第１３図 ｎ
）システ１１にｄ３いて、ディスクへア゛−タをａ込む
書込み回路ｃ１ｉよびディスクから１１売出したデータ
を処理りる処理回路の概念図、第３図はディスクにデー
タが書込まれている状態を示す概略図、第４図はこの発
明の一実施例を適用しＩＣＣＩ）プレーヤの要部の構成
を示１１−ゾ１１・−Ｉり図、第５図ｔよ同ＣＤプレー
′Ｘ／にａ３＆するバッファレジスタ４および書込み制
御１回路５の構成を示リブロック図、第（３図は第５図
に）ｊｌす回路の動作を説明りるためのタイミングブー
ミノ−１・、第７図〜第１１図は各々この発明の一実施
例によるアドレス制御回路１によって行われるアドレス
制御の基本的考え方を簡単なしデルを用い−Ｃ説明゛り
る７ｊめの図であり、第７図は土デ゛ル説明におけるフ
ゞイスク）？−タの記録状態を示づ図、第８図はアドレ
スＩｒ制御回Ｆｔ１１の基本的構成を示す図、第９図１
〈イ）へ・〈−）（、（各々［−アル説明におりるＲＡ
Ｍ６のデータ配信状態を示１図、第１０図は第９図（イ
）・〜（ニ）に示４相対領域５ＥＯ−・ＳＦ３を各々縦
（ご、か−ノ別々に記Φにした図、第１１図は、第１０
図に示１各相夕・１６１′！域ＳＥＯ〜Ｓ Ｆ 、３に
シック吸収用−Ｊリアを設【）た状態を示す図、第１２
図はこの発明の 実施例によるアドレス制御回路１の構
成を示ｊｌブロック図、第１３図第１４図は各々同アド
レス制御回路１におＣプる１犬０Ｍ３４．３（３の記旬
内容を承り図、第１５図、第１６図は各々１−アドレス
制御回路１の動作を説明Ｊるためのタイミングｆ １ｒ
−１−１第１７図は通常状態（ジッタ０）におりべ）
１り△Ｍ６のデータ記憶状態を示１図、第１８図番、ム
［せＡ ＩＶＩ６内のＣ２−フラグ書込用の記憶Ｉす／
’ ４ｊ、’ ｉｊり目１ｇ１、第１９図、第２０図は
各々シック／、）＜＋／ｌ、−４の場合におりるＲＡＭ
６のデータ記憶状態を・示づ図ζ゛ある。 ４０・・・・・芽ｊ１の加０１段（アク−）、／１１・
・・・・・第２のｊ用Ｉ；）手段（ｉツタ−）、／１２
・・・・・・阜ｑカウンタ、４３・・・・・・アッノ°
り′ランカウンタ、４６・・・・・・培基ｔアドレス出
力り段（ｉｉｔ ／ｉ（アドレス発生回路）。 出１９ｆｔ人 ト］木楽器製造株式会ネＪ第１８図 第
１４図 第１３図 ｎ
Claims (1)
- 【特許請求の範囲】 ディスクに記録されたデータが書込まれるメモリのアド
レスを制御するアドレス制御回路において、基準アドレ
スを出ノ〕するｐＪ ｉｔ、ｔ、アドレス出力手段と、
相対アドレスを出力する相対アドレス出力手段と、前記
基準アドレスおよび相対アドレスを加算する第７の加昇
手段とを具備してなり、前記基準アドレス出力手段は、 ＜ａ ）内部クロックパルスに基づいて作成される内部
フレーム同期信号をカウントする基準カウンタと、 （１））前記内部フレーム同期信号ど前記ディスクに記
録された同期パターンに基づいて作成されるＥ’ Ｆ
Ｍフレーム同期信号とによってアップダウン動作するア
ップダウンカウンタと、 （Ｃ）前記ｆイスクに記録されたデータの前記メモリへ
の書込み時においては、前記基準カウンタおよびアップ
ダウンカウンタの出力を加締して出力し、それ以外の場
合には前記基準カウンタの出力をそのまま出力する第２
の加紳手段と、を有し、前記第２の加悼手段の出力に対
応するデータを前記基準アドレスとして前記第゛１の１
１１１ 停手段へ出力することを特徴とり−るＤΔＤブ
レー翫７におけるアドレス制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22299983A JPS6079565A (ja) | 1983-11-26 | 1983-11-26 | Ｄａｄプレ−ヤにおけるアドレス制御回路 |
| EP84306578A EP0136882B1 (en) | 1983-10-05 | 1984-09-27 | Data processing circuit for digital audio system |
| DE8484306578T DE3470242D1 (en) | 1983-10-05 | 1984-09-27 | Data processing circuit for digital audio system |
| US06/657,487 US4707805A (en) | 1983-10-05 | 1984-10-03 | Data processing circuit for digital audio system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22299983A JPS6079565A (ja) | 1983-11-26 | 1983-11-26 | Ｄａｄプレ−ヤにおけるアドレス制御回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18610483A Division JPS6079564A (ja) | 1983-10-05 | 1983-10-05 | Ｄａｄプレ−ヤにおけるアドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079565A true JPS6079565A (ja) | 1985-05-07 |
Family
ID=16791227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22299983A Pending JPS6079565A (ja) | 1983-10-05 | 1983-11-26 | Ｄａｄプレ−ヤにおけるアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295266A (ja) * | 1986-05-20 | 1987-12-22 | Sanyo Electric Co Ltd | Ｃｄプレ−ヤの信号処理回路 |
| JPS62295267A (ja) * | 1986-05-20 | 1987-12-22 | Sanyo Electric Co Ltd | Ｃｄプレ−ヤの信号処理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161114A (ja) * | 1982-03-19 | 1983-09-24 | Pioneer Electronic Corp | メモリアドレス情報信号発生装置 |
-
1983
- 1983-11-26 JP JP22299983A patent/JPS6079565A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161114A (ja) * | 1982-03-19 | 1983-09-24 | Pioneer Electronic Corp | メモリアドレス情報信号発生装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295266A (ja) * | 1986-05-20 | 1987-12-22 | Sanyo Electric Co Ltd | Ｃｄプレ−ヤの信号処理回路 |
| JPS62295267A (ja) * | 1986-05-20 | 1987-12-22 | Sanyo Electric Co Ltd | Ｃｄプレ−ヤの信号処理回路 |
| JPH0529976B2 (ja) * | 1986-05-20 | 1993-05-06 | Sanyo Electric Co | |
| JPH0529977B2 (ja) * | 1986-05-20 | 1993-05-06 | Sanyo Electric Co |
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