JPH0538442Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、CD（コンパクトデイスク）プレー
ヤに用いられるアドレス制御回路に関する。

〔従来技術〕

周知のように、CDにおいてはリードソロモン
符号とクロスインタリーブの手法を組み合わせた
CIRC（Cross Interleave Read−Solomon Code）
による誤り訂正方法が用いられており、また、各
データはEFM（Eight to Fourteen Modulation）
変調されてデイスクに記録されている。第１図
は、各データがデイスクに記録されている状態を
示す図である。この図において、SYNCは同期パ
ターン、W0〜Ｗ２３は音楽信号データ、Q0〜
Q3およびＰ０〜Ｐ３は各々誤り検出用データで
あり、これら32のデータ（以下シンボルと称す）
および同期パターンSYNCによつて１つのデータ
処理単位（以下、フレームFrと称する）が構成
されている。

そして、CDプレーヤにおいては、デイスクか
ら順次読み出された各シンボルが、第２図に示す
受信回路１を介してEFM復調回路２へ供給され、
ここで復調された後バツフアレジスタ回路３に一
旦記録され、次いでアドレス制御回路４のアドレ
ス制御の下にRAM（ランダムアクセスメモリ）
５に書き込まれる。次に、書き込まれた各シンボ
ルが読み出され、誤りのチエツクおよび訂正（Ｃ
１デコード、Ｃ２デコードと称される）が行われ
る。次いで、RAM５から音楽信号のシンボルＷ
０〜Ｗ２３が読み出され、DAC（デイジタル／ア
ナログ変換器）へ出力され、ここでアナログ信号
に変換されてスピーカへ供給される。

第３図は、RAM５の記録状態を示す図であ
り、この図において各小四角は８ビツトの記憶ス
ロツトを示し、また、各スロツト列（たて列）の
最下部のスロツトは次のスロツト列（左側）の最
上部のスロツトに連続している。また、各スロツ
ト列は各々シンボルＷ０，Ｗ１，……Ｐ２、Ｐ３
が記憶されるスロツト列であり、△列のスロツト
にはデイスクから新たに読み出されたシンボルが
書き込まれ、また、その下部のスロツトには、過
去にデイスクから読み出されたシンボルが記憶保
持されている。なお、斜線はジツタ吸収のための
エリアを示す。この図に示すように、CDプレー
ヤにおいてはクロスインタリーブの解除およびジ
ツタ吸収のため、シンボルＷ０について118、シ
ンボルＷ１について115、……のシンボルが過去
に遡つて記憶保持されており、Ｃ１デコード時に
おいては図に実線l_aにて示すスロツト内の各シン
ボルが読み出され、Ｃ２デコード時においては破
線l_bにて示すスロツト内の各シンボルが読み出さ
れ、また、DAC出力時には一点鎖線l_cにて示すス
ロツト内の各シンボルが読み出される。

第４図は、アドレス制御回路４の要部を示すブ
ロツク図であり、この図において基準アドレスカ
ウンタ７（基準アドレス発生手段）はEFMフレ
ーム同期信号VFSYNCをダウンカウントするカ
ウンタである。また、シンボルカウンタ８（５ビ
ツト；32進）はシンボル書込み信号VSYMBを
アツプカウントし、EFMフレーム同期信号
VFSYNCによつてリセツトされるカウンタであ
る。ここで、EFMフレーム同期信号VFSYNC
は、受信回路１が第１図に示す同期パターン
SYNCを検出する毎に出力する信号であり、ま
た、シンボル書込み信号VSYMBは、バツフア
レジスタ回路３内のシンボルがRAM５へ書き込
まれる毎に、同バツフアレジスタ回路３から出力
される信号である。アドレスデータ発生回路９
（相対アドレス発生手段）はシンボルカウンタ８
のカウント出力に対応するアドレスデータRDを
発生する回路であり、具体的には、シンボルカウ
ンタ８のカウント出力が、「０」、「１」、「２」…
…の時、アドレスデータRD「０」、「119」、「119
＋116」……を各々出力する。ここで「119」、
「116」……は各々第３図に示す各スロツト列のス
ロツト数である。アダー１０は、基準アドレスカ
ウンタ７から出力される基準アドレスEDと、ア
ドレスデータ発生回路９から出力されるアドレス
データRDとを加算し、この加算結果をアドレス
信号ADSとしてRAM５のアドレス端子ADへ出
力する。

以上の構成において、受信回路１からEFMフ
レーム同期信号VFSYNCが出力されると、基準
アドレスカウンタ７がデクリメントされ、また、
シンボルカウンタ８がリセツトされる。なお、こ
の時の基準アドレスカウンタ７のカウント出力を
Ｍとする。シンボルカウンタ８がリセツトされ、
そのカウント出力が「０」になると、アドレスデ
ータ発生回路９からアドレスデータ「０」が出力
され、したがつて、アダー１０からアドレス信号
ADSとして「Ｍ」が出力され、RAM５へ供給さ
れる。このアドレス信号ADS「Ｍ」は第３図にお
けるスロツトＳ０のアドレスを示している。次
に、シンボルＷ０がデイスクから読み出される
と、このシンボルＷ０がバツフアレジスタ回路３
を介してRAM５のアドレス「Ｍ」のスロツトＳ
０（第３図）内に書き込まれ、またこの時シンボ
ル書込み信号VSYMBがシンボルカウンタ８へ
供給される。信号VSYMBがシンボルカウンタ
８へ供給されると、同カウンタ８がインクリメン
トされ、カウント出力「１」がアドレスデータ発
生回路９へ出力される。これにより、アドレスデ
ータ発生回路９からアドレスデータ「119」が出
力され、したがつて、アダー１０からアドレス信
号ADS「Ｍ＋119」が出力される。このアドレス
信号ADS「Ｍ＋119」は第３図に示すスロツトＳ
１のアドレスを示している。次に、デイスクから
シンボルＷ１が読み出されると、このシンボルＷ
１がスロツトＳ１内に書き込まれる。以下、同様
にして第３図に示す△印のスロツト内にデイスク
から読み出されたシンボルが順次書き込まれる。
そして、１フレームFrの最後のシンボルＰ３の
書き込みが終了した後、再びEFMフレーム同期
信号VFSYNCが出力されると、基準アドレスカ
ウンタ７がデクリメントされ、次いで、各シンボ
ルが再び△印のスロツトに順次書き込まれる。こ
の場合、基準アドレスEDが「Ｍ−１」となつて
おり、したがつて、前記書き込み時の各スロツト
より１番地若いアドレスのスロツト内に書き込ま
れる。

このように、デイスクから読み出された各シン
ボルのRAM５への書き込みにおいては、EFMフ
レーム同期信号VFSYNCが基準になり、この同
期信号VFSYNCに基づいてRAM５のアドレス
が制御される。

ところで、デイスクの記録内容はデイスク製造
上あるいは使用上のきず等の原因で破損されてい
る場合がある。この場合、EFMフレーム同期信
号VFSYNCが全く得られなくなつたりあるいは
記録内容を誤つて読み込んだりする結果、正しい
位置で発生しなくなり、RAM５のシンボル書き
込みアドレスが全く狂つてきてしまう。そこで、
従来、同期パターンSYNCが破損もしくは欠落さ
れた場合においても、同期パターンSYNCが検出
されたであろうと思われる時点で代替信号を発生
し、EFMフレーム同期信号としてアドレス制御
回路４へ供給する、いわゆる同期保護が行われて
いる。なおこの代替信号は、通常デイスクから再
生されるビツトクロツクをカウントすることによ
り作成される。また、この明細書におけるEFM
フレーム同期信号には、正規の同期信号だけでな
く、この代替信号をも含むものとする。

しかしながら、従来のCDプレーヤにおいては、
EFMフレーム同期信号VFSYNCがアドレス制御
回路４へ供給されると、必ず基準アドレスカウン
タ７をデクリメントする構成となつており、この
ため、前記同期保護能力を超えて代替動作が行な
われたような場合、特に連続して同期パターン
SYNCが破損された場合等においては、次のよう
な不都合が生じる。すなわち、連続して同期パタ
ーンSYNCが破損されると、上述した代替信号の
発生時点が本来の同期パターンSYNCの位置から
ずれてしまい、次に正確に再生された同期パター
ンSYNCが近接して発生する可能性があり、この
ような場合、EFMフレーム同期信号VFSYNCに
よつて常に基準アドレスカウンタ７をデクリメン
トすると、本来の１フレームに対して２つの
EFMフレーム同期信号VFSYNCが生じてしまう
ことになつて、シンボル書き込みアドレスが１フ
レーム分余分に消費されてしまい、この部分でフ
レームの連続性が崩れる。

EFMフレーム同期パターンSYNCが破損もし
くは欠落されて検出できないために代替信号を用
いた場合には、通常、そのフレーム内のデータ
（シンボル）は正規のデータ位置に記録されてい
ない可能性は非常に大きいが、このフレームの前
後のフレームとの連続性さえ保たれていれば、
CIRCデインタリーブ処理によつてC1，Ｃ２デコ
ード時にこれら１フレーム分の誤りデータシンボ
ルは各々訂正することが可能な形となる。仮に全
て訂正できないとしても、少なくとも訂正不可能
となるデータシンボルは、前記同期パターン
SYNCが破損もしくは欠落したフレーム内にある
データシンボルのうちの一部のみである。

しかしながら、前述のように、一旦フレームの
連続性が崩れてしまうと、CIRCデインタリーブ
処理によつても、このフレーム不連続部をまたが
つたデータ構成に基づいてＣ１，Ｃ２デコード用
のデータブロツクが形成されてしまうので、これ
らＣ１，Ｃ２デコード用のデータブロツクは本来
（エンコード時）のデータ構成とは全く異なつた
ものとなり、本質的矛盾が生じて完全に訂正不可
能となつてしまう。この場合、正しいデータシン
ボルも誤りデータとして処理されてしまう。すな
わち、前述の同期パターンSYNCの破損もしくは
欠落により発生した訂正不可能のデータシンボル
に加えて、フレーム不連続性の発生後、略１イン
タリーブ単位区間（108フレーム）でデコードさ
れるデータシンボルは、正しいデータも含めて、
全てのものが訂正不可能なデータとして処理され
てしまうのである。これは最終的な音楽信号にと
つて致命的な影響を与えることになる。

〔考案の目的〕

この考案は、前述のような事態の発生をできる
かぎり少くすることができるCDプレーヤにおけ
るアドレス制御回路を提供することを目的として
いる。

〔考案の構成〕

この考案は、EFMフレーム同期信号によつて
リセツトされ、データ数（シンボル数）をカウン
トするカウンタと、このカウンタのカウント値が
予め定められた一定値以下の場合には、EFMフ
レーム同期信号を基準アドレス発生手段へ供給す
る信号経路をオフとし、前記一定値以上の場合に
は同信号経路をオンとする開閉手段を設けてなる
ものである。

〔実施例〕

第５図は、この考案の一実施例の構成を示すブ
ロツク図であり、この図において第４図の各部に
対応する部分には同一の符号が付してある。この
図において、符号１１はアンドゲート（開閉手
段）であり、このアンドゲート１１の一方の入力
端にはEFMフレーム同期信号VFSYNCが供給さ
れ、他方の入力端にはシンボルカウンタ８の第５
ビツト目（MSB）の出力信号Ｇが供給され、ま
た、アンドゲート１１の出力信号VSCは基準ア
ドレスカウンタ７のクロツク端子CKへ供給され
ている。

以上の構成によれば、シンボルカウンタ８の出
力が「０」〜「15」の間に次なるEFMフレーム
同期信号VFSYNCが発生した場合には、これら
２つのEFMフレーム同期信号VFSYNCの位置が
あまりに近いのでこれら信号は同じフレームに対
する同期信号である確率が高いと見なし、後から
発生するEFMフレーム同期信号で基準アドレス
カウンタ７をデクリメントすることをせずシンボ
ルカウンタ８のみリセツトして再度同じフレーム
にデータを書き込むようにしている。すなわち、
これらの場合には、信号Ｇが“０”信号となつて
アンドゲート１１を閉状態とし、もつて、EFM
フレーム同期信号VFSYNCが基準アドレスカウ
ンタ７へ供給されないようにしている。第６図は
この場合の一例を示すタイミングチヤートであ
り、シンボルカウンタ８の出力が例えば「６」の
時EFMフレーム同期信号VFSYNCが出力されて
も（符号Ｐ２参照）、アンドゲート１１から信号
VSCが出力されることはない。この場合、シン
ボルカウンタ８は符号Ｐ２にて示す同期信号
VFSYNCによつてリセツトされ、以後、前述し
た場合と同様にRAM５の書き込みが行われる。
すなわち、第６図に示す位置に同期信号
VFSYNCが発生した場合、符号Ｐ２の同期信号
VFSYNCによつて基準アドレスカウンタ７がデ
クリメントされないことから、符号Ｐ１にて示す
同期信号VFSYNC以後に書き込まれたRAM５
のスロツトと同じスロツトにＰ２以後も再び書き
込まれることになる。言い換えれば、符号Ｐ１と
Ｐ２との間にRAM５に書き込まれたデータが無
視されることになる。なお、第６図に示すような
状態が発生するのは、符号Ｐ１が代替信号、Ｐ２
が同期パターンSYNCに基づく正期の同期信号の
場合である。したがつて、第５図の構成によつ
て、データ誤りをより減らすことができる。

一方、シンボルカウンタ８の出力が「16」〜
「31」の間に次なるEFMフレーム同期信号
VFSYNCが発生した場合には、２つのEFMフレ
ーム同期信号VFSYNCの位置が充分離れている
のでこれら信号は各々別のフレームに対する同期
信号である確率が高いと見なし、この場合には後
から発生するEFMフレーム同期信号で基準アド
レスカウンタ７をデクリメントさせ、次のフレー
ムにデータを書き込むようにしている。すなわ
ち、これらの場合には、信号Ｇが“１”信号とな
つてアンドゲート１１を開状態とし、もつて
EFMフレーム同期信号VFSYNCは基準アドレス
カウンタ７へ供給されるようになつている。例え
ば、第７図に示すように、シンボルカウンタ８の
出力が「19」の時同期信号VFSYNCが発生する
と（符号Ｐ４参照）、この同期信号VFSYNCがシ
ンボルカウンタ８のリセツト端子Ｒへ供給される
と共に、信号VSCが基準アドレスカウンタ７へ
供給され、これにより、基準アドレスカウンタ７
がデクリメントされ、また、シンボルカウンタ８
がリセツトされる。以後、デクリメントされたカ
ウンタ７の出力を基準としてシンボルの書き込み
が行われる。なお、シンボルカウンタ８の出力が
「16」〜「31」の場合、第５図に示す回路は第４
図に示す回路と同一になる。

なお、前述した実施例においては、シンボルカ
ウンタ８の出力が「16」より大か小かに基づいて
アンドゲート１１の開閉制御を行つたが、上記
「16」以外の他の値に基づいて開閉制御を行つて
もよい。

〔考案の効果〕

以上説明したように、この考案によるアドレス
制御回路は、EFMフレーム同期信号によつてリ
セツトされ、データ数（シンボル数）をカウント
するカウンタと、このカウンタのカウント値が予
め定められた一定値以下の場合には、EFMフレ
ーム同期信号を基準アドレス発生手段へ供給する
信号経路をオフとし、前記一定値以上の場合には
同信号経路をオンとする開閉手段とを具備してい
るので、同期保護能力を超えるような代替信号に
よつて、逆にフレーム連続性を崩してしまい結果
として大量のデータ誤りを誘発するような事態の
発生を可及的に少なくすることができ、もつて
CDプレーヤにおける安定な楽音再生を可能にす
ることができるという効果を奏する。

【図面の簡単な説明】

第１図は各シンボルがデイスクに記録されてい
る状態を示す図、第２図はデイスクから読み出さ
れたシンボルがRAM５に書き込まれるまでの経
路を示すブロツク図、第３図は第２図における
RAM５に各シンボルが記憶されている状態を示
す図、第４図は第２図におけるアドレス制御回路
４の要部の構成を示すブロツク図、第５図はこの
考案の一実施例の構成を示すブロツク図、第６
図、第７図は各々同実施例の動作を説明するため
のタイミングチヤートである。 ４……アドレス制御回路、５……メモリ
（RAM）、７……基準アドレス発生手段（基準ア
ドレスカウンタ）、８……カウンタ（シンボルカ
ウンタ）、９……相対アドレス発生手段（アドレ
スデータ発生回路）、１０……アダー、１１……
開閉手段（アンドゲート）。

Claims (1)

【実用新案登録請求の範囲】
1. デイスクから読み出されたデータをメモリに書
   き込む際のメモリアドレスを制御するアドレス制
   御回路であつて、EFMフレーム同期信号をカウ
   ントする基準アドレス発生手段と、相対アドレス
   を発生する相対アドレス発生手段とを具備し、前
   記基準アドレス発生手段および相対アドレス発生
   手段の各出力に基づいて前記メモリの書込みアド
   レスを制御するCDプレーヤにおけるアドレス制
   御回路において、前記EFMフレーム同期信号に
   よつてリセツトされ、データ数をカウントするカ
   ウンタと、前記カウンタのカウント値が予め定め
   られた一定値以下の場合に前記EFMフレーム同
   期信号を前記基準アドレス発生手段へ供給する信
   号経路をオフとし、前記一定値以上の場合に前記
   信号経路をオンとする開閉手段とを具備してなる
   CDプレーヤにおけるアドレス制御回路。