SU1249584A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к области вычислительной уехники и может быть использовано в процессорах ЭВМ. Цель изобретени  - повышение быстродействи  устройства. Устройство со ,держит первый и второй матричные накопители , служащие соответственно дл  хранени  данных и адресов буферной пам ти, третий и четвертый матричные накопители,, служащие соответственно дл  хранени  данных и адресов буферной сверхоперативной пам ти, блоки сравнени , регистры адреса страницы, адреса столбца и данных, мультиплексор, шифратор, : блок управлени  и элементы И и ИЛИ. Второй матричный накопитель содержит п (число строк матриц ти, в каждой из которых может хранитьс  m (число столбцов) адресов (номера страниц оперативной пам ти), соответствующих блокам данных, хран щихс  в первом матричном накопителе с Третий матричный накопитель организован по схеме пр мого соответстви , т.е. адрес, выдаваемый процессором однозначно, определ ет только одну  чейку, в которой может хранитьс  требуема  процессору инфор маци . Адреса, хран щиес  в четвертом матричном накопителе, указьшают на место расположени  в оперативной пам ти слов, которые в данное врем  наход тс  в третьем матричном накопителе. 7 ил. § (Л с 00 4

Description

Изобретение относитс  к вычисли- ельной технике и может быть использовано в процессорах ЭВМ

Цель изобретени  - повышение ыстродействи  устройства.

На фиг. 1 изображена структурна  схема буферного запоминающего устройства; на фиГо 2 - структурна  схема блока управлени ; на фиг.З - структурна  схема второго матричного накопител ; на фиг.4-6 - времен-: ные диаграммы работы устройства; на фиг о 7 - функциональна  схема процессора , в котором используетс  буферное запоминающее устройство.

Буферное запоминающее устройство (фиг.1) содержит первый матричный накопитель 1,  вл ющийс  накопителем данных буферной пам ти, второй матричный накопитель 2,  вл ющийс  накопителем адресов буферной пам ти, третий матричшлй накопитель 3, служащий дл  хранени  данных сверхоперативной буферной пам ти, четвертый матричный накопитель 4, служащий дл  хранени  адресов сверхоперативной буферной пам ти, первый 5 и второй 6 блоки сравнени , регистры адреса страницы 7, и адреса столбца 8, регистр 9 данных, мультиплексор 10, шифратор 11, блок 12 управлени , триггер 13, первый 4, второй 15 и третий 6 элементы И и элемент ИЛИ 17. Также обозначены синхровход 18 устройства, первый 19 и второй -20 информационные входы устройства, первый 21 и второй 22 адресные входы устройства, первый 23 и второй 24 управл ющие входы устройства, первый 25, второй 26 и третий 27 выходы устройства.

Блок 12 управлени  (фиг.2} содержит триггеры 28 и 29, элемент 30 задержки , накопитель 31, первый 32 и Второй 33 шифраторы, мультиплексор 34, элементы И 35 - 37 и элементы ИЛИ 38 - 40. Накопитель 2 (фиг.З) содержит матрицы 41 пам ти и дешифратор 42.

I

Процессор, в котором используетс  буферное запоминающее устройство, содержит (фиг,7) блоки локальной 43,

оперативной 44 и управл ющей 45 пам ти , регистр 46 микрокоманд, узел 47 синхронизации, узел 48 формировани  адреса, буферный блок 49 переадресации , элементы И 50 и 51 и арифметико-логическое устройство 52 АЛУ.

Накопитель 2 содержит и (число строк) матриц пам ти. В каждой матрице 41 может хранитьс  m (число столбцов);адресов (номеров страниц

оперативной пам ти), соответствуилцих блокам данных, хран щихс  в накопителе 1. Запись в накопитель и в матрицы 41 вьшолн ютс  при по влении на выходе элемента ИЛИ 39, котора 

вызьшает по вление сигнала, разрешающего запись в одну из матриц 41 в зависимости от кода на информацион- ньк входах дешифраторов 42. 1 на выходе элемента ИЛИ 39 по вл етс ,

если есть сигнал на управл ющем вхог де 24 устройства, либо по синхроимпульсу , если на управл ющем входе 23 устройства задана микроопераци  записи в пам ть и есть 1 на выходе элемента ИЛИ 40.

Регистр 7 адресует страницу (строку) оперативной пам ти, котора  разбиваетс  наш столбцов. Регистр 8 адресует столбец блока 44,

накопител  1, накопител  2, одно слово накопител  3, одну запись в накопителе 4 и  чейку пам ти накопител  31 . . Накопитель 3 организован по схеме пр мого соответстви , т.е. адрес , вьщаваемый процессором, однозначно определ ет только одну  чейку пам ти, в которой может хранитьс  требуема  процессору информаци .

Емкость накопител  3 не должна превьш1ать размера одной страницы виртуальной и оперативной пам ти. Если его объем меньше размера страницы , то он адресуетс  не всеми разр дами регистра 8, а только частью. Остальна  часть вместе с адресом страницы в этом случае хранитс  в накопителе 4. Адреса, хран щиес  в накопителе 4, указывают на месторасположение , в оперативной пам ти слов, которые в данное врем  наход тс  в накопителе 3

Запись в накопители 4 и 3 производитс  по сигналу, по вл к цемус  на выходе элемента ИЛИ 17.

Прием информации в регистры 7 и 8 производитс  по импульсу ТИ 1 на синхровходе 18 устройства (в каждом цикле работы устройства на его синхровходе 18 по вл етс  четыре тактовых импульса: ТИ 1, ТИ 2, ТИ 3 и ТИ 4), если триггер 13 установлен в 1 и на управл ющем вхо- jse 23 устройства задана микроопера

ци , разрешающа  прием в данные регистры .

Запись в накопители 3 и 4 производитс  в следующих случа х: на управл ющем входе 24 устройства по-  вилс  сигнал, указывающий на то, что требуемые данные считаны из one ративной пам ти (а); .на управл ющем входе 23 задана микроопераци  записи в пам ть и- информаци  из  чейки, в которую производитс  запись,находитс  в накопителе 3, Тое. на выходе блока 6 по вилась 1 (б); задана микроопераци  чтени  из пам ти и триггер 13 находитс  в О (в)..В слу- чае (б) и (в) запись производитс  соответственно по импульсам ТИ 4 и ТИ 2 на синхровходе 18 устройства.

Шифратор 11 формирует сигналы дл  управл ющих входов мультиплексо- ра 10 в соответствии с таблицей.

Входы шифратора 11 Значение сигнала

I

44 52

Рассмотрим работу устройства на примере выполнений микрокоманды, в которой заданы следумщие действи : чтение одного операнда из блока 43, чтение второго операнда из пам ти (иерархической системы пам ти, включающей блок 44, накопители 1 и 3), вьшолнение заданной операции над этими операндами на АЛУ 52 и запись результата в блок 43,

Рассмотрим случай, когда второй операнд находитс  в накопителе 3 (фиг.4).

По импульсу ТИ 1 в регистр 46 заноситс  микрокоманда, в которой заданы перечисленные операции, :а в регистр 8 заноситс  младша  часть адреса, указьшающего местонахождение в пам ти второго операнда. Старша  часть адреса ( адрес виртуальной страницы) начинает преобразовыватьс блоком 49 в реальный адрес страницы.

g ю 15

20

25

30

5

0

5

0

Из блока 43 по адресу, заданному в регистре 46, выбираетс  первьш one- ранд и подаетс  на вход АЛУ 52. Из накопител  3 по адресу, запомненному в регистре 8, выбираетс  второй операнд (в предйоложенйи, что это. действительный операнд). Он заноситс  по импульсу ТИ 2 в рег истр 9 и подаетс  по выходу 25 на вход АЛУ 52.

После этого на «АЛУ 52 начинает выполн тьс  заданна  операци . Одновременно по содержимому регистра 8 из накопител  4 и из матрицы 41 выбираютс  адреса страниц, которые подаютс  на входы блоков 6 и 6 соответственно .

Реальный адрес страницы с выхода блока 49 заноситс  по импульсу ТИ 2 в регистр 7 и подаетс  на входы блоков 5 и 6. Результаты сравнени  по импульсу ТИ 3 занос тс  в триггеры 13 и 28.

Если требуемые данные есть в наг копителе 3, то в триггер 13 заноситс  1, котора  разрешает запись через элемент И 50 (по импульсу . ТИ 4) результата, полученного на выходе АЛУ 52, в блок 43.

На этом вьшолнение данной микрокоманды заканчиваетс . В следующем цикле в регистр 46 заноситс  нова  микрокоманда.

Другой случай вьтолнени  этой же микрокоманды (второго операнда нет

;В накопителе 3, но он есть в накопителе 1 ) иллюстрируетс  временными диаграммами, изображенными на фиг.5, третий случай (второго операнда нет в накопител х 1 и 3) на фиг.6. По этим диаграммам можно проследить работу устройства в этих случа х.

Claims (1)

1. Формула изобретени 

   Буферное запоминающее устройство , содержащее первый и второй матричные накопители, первый блок сравнени , регистр адреса столбца, регистр адреса страницы, первый элемент И, шифратор, илок управлени , мультиплексор и регистр данных, выход которого соединен с информационным входом первого матричного накопител  и  вл етс  первым выходом устройства, управл ющий вход перчо- го матричного накопител  соединен с первым выходом блока управлени  и управл ющим входом второго матричного накопител , информационный вход которого соединен с первым входом первого блока сравнени  и с выходом регистра адреса страницы информационный вход ко- орого  вл етс  первым адресным входом устройства, вторым адресным входом которого  вл етс  информационный вход регистра адреса столбца, выход которого соединен с первым адресным входом первого матричного накопител , с первым входом блока управлени  и с адрес- ным входом второго матричного накопител , выход которого подключен к второму входу первого блока сравнени , выход которого соединен с вторым входом блока управлени , второй и третий выходы которого соединены соответственно с первым входом шифратора и с вторым адресным входом первого матричного накопител , выход которого соединен с первым входом мультиплексора, второй и третий входы которого  вл ютс  соответственно первым и вторым информационными входами устройства, выход мультиплексора соединен с информационным входом регистра данных, синхровход которого подключен к четвертому выходу блока управлени , п тый выход которого  вл етс  вторым выходом устk- i .

   ройства, синхровходом которого  вл ютс  третий вход блока управлени , управл ющий вход регистра данных, второй вход шифратора и один из входов первого элемента И, выход которого соединен с управл ющими входами регистров адреса страницы и столбца , синхровходы которых и четвертый вход блока управлени   вл ютс  первым;: управл ющим входом устройства, вторым управл ющим входом которого

    вл етс  п тый вход блока управлени ,, выход шифратора соединен с управл ющим входом мультиплексора, о т л ичающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены третий и четвертый матричные накопители , второй блок сравнени , триггер, второй и третий

   элементы И и элемент ИЛИ, первый вход которого подключен к второму управл ющему входу устройства, второй и третий входы элемента ИЛИ соединены с выходами второго и третьего элементов И, первые и вторые входы которых, синхровход и управл ющий вход триггера соединены соответственно с первым управл ющим входом и i синхровходом устройства, третьи

   входы второго элемента И и шифратора подключены к инверсному входу триггера , пр мой выход которого соединен с другим входом первого элемента И и  вл етс  третьим выходом устройства , информационный вход триггера и третий вход третьего элемента И соединены с выходом второго блока сравнени , первый вход которого и информационный вход четвертого матричного накопител  соединены с выходом регистра адреса- страницы, второй вход второго блока сравнени  соединен с выходом четвертого матричного накопител , адресный вход которого подключен к выходу регистра адреса столбца и к адресному входу третьего матричного накопител , информационный вход которого соединен с выходом ре-- гистра данных, выход - с четвертым входом мультиплексора, управл ющие входы третьего и четвертого матрич- ньпс накопителей соединены с выходом элемента ИЛИ.

   г)

   фиг.З

   l-i/ ци д

   Tff

   Прие t//f(popffou(/i/ fpeeuc/fffl 46 V e/afsi/c/rrp в

   /Jpt/e Sflciuc/np 9

   et/na/iHCH на

   ue олерочии

   Лриен S peai/c/np 7

   SbUfoff /приггера 7J

   43

   t-rtf tft/fjf

   HfO/fff врегис/7у 4S ирегос/пр 8

   flpueft fpeevcfnp S

   Выполмение операции

   fipwft врееис/пр 7

   Обигод /пруггера fj

   3 r/fvc6 -S fftfxo/iy/nejn J и ffoxo/ru/rre/ft 4

   3 угисл SSffojf J

   /fOPPMtfVJt fffffro/rvтеп  Jf

   фиг. 5

   ц«/гл

   ор И.Дербак 4333/53

   фиг 7

   Составитешь В.Рудаков Техр ед О.Гортвай

   . Корректор

   Тираж 543Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

   . Корректор Л.Пштпенко