JPS62295267A - Ｃｄプレ−ヤの信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （イ）産業上の利用分野 本発明は、コンパクトディスク（ＣＤ）再生装置におけ
る信号処理回路に関し、特に、信号処理にあたってシン
ボルデータを記憶しておくＲＡＭの制御回路に関する。

（口〉従来の技術 ＣＤ方式では、ＣＩ　ＲＣ（クロス・インターリーブ・
リード・ソロモン・コード）と呼ばれる誤り訂正方式が
用いられ、右チャンネルと左チャンネルの各々６サンプ
ルによって２４個の情報シンボル（８ビツト）と８個の
パリティシンボル（８ビツト）の合計３２個のシンボル
が作成される。これらの３２シンボルに８ビツトのサブ
コードが付され、これらがＥＦＭ（８−１４）変調きれ
て２４ビツトのフレーム同期信号と共に１フレームとし
てディスクに記録される。ＣＤ再生装置の信号処理装置
は、ディスクから読み出されたＥＦＭ信号をデコードし
て８ビツトのシンボルを作成し、該シンボルをＲＡＭに
順次記憶する動作と、ＲＡＭに記憶されたシンボルを読
み出して１フレーム毎にＣＩＲＣデコーダによってＣＩ
誤り訂正及びＣ３誤り訂正を行い、その訂正されたシン
ボルを再びＲＡＭに記憶する動作と、訂正されたシンボ
ルをＲＡＭから読み出してＤＡ変換回路に印加する動作
とを行９ている。

通常、シンボルを記憶するＲＡＭは、信号処理を行う集
積回路の外部に接読きれ、集積回路からの要求によって
読み出し及び書き込みが為される。

従来、ＥＦＭ信号をデコードして得られたシンボルをＲ
ＡＭに書き込む書き込み信号は、フレーム同期信号によ
ってＰＬＬ回路で作成された８゜６４３６ＭＨｚのパル
スを１分周したＥＦＭ同期同 期号に基づいて、１シンボル分のＥＦＭ信号（１４ビツ
ト）が入力されたとき発生される。一方、誤り訂正を行
うためにＲＡＭからシンボルを読み出し、あるいは、書
き込むタイミング、及び、ＤＡ変換回路にシンボルを印
加するためにＲＡＭから読み出すタイミングは、水晶発
振回路で発振された８　、　６４３６ＭＨ２の基準信号
に基いて作成されていた。この場合、ＰＬＬ回路で作成
されたＥＦＭ同期信号と水晶発振回路から出力される基
準信号は、必ずしも同期せず、ディスクの回転むらによ
って生じるジッタにより、ＥＦＭ信号から得られたシン
ボルの書き込みタイミングとその他の書き込み及び読み
出しタイミングが一致することがあるため、ＲＡＭのア
クセスに優先順位を付けていた。

上述のＲＡＭ制御回路と類似したものは、特開昭６０−
７９５６５号公報にも記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、ＲＡＭのアクセスに優先順位を付けるた
めには、優先順位回路が必要であり、ＲＡＭの書き込み
信号ＷＥ及び読み出し信号ＯＥを発生する回路が複雑と
なり、素子数が増加する欠点があった。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、Ｅ
Ｆ’Ｍ信号が所定ビット数、即ち、１シンボルに相当す
るＥＦＭ信号が入力されたとき書き込み要求信号を発り
するデータ入力完了検出回路と、基準発振信号に基いて
前記書き込み要求信号の発生周期より短い周期で且つ他
の書き込み及び読み出し信号の発生タイミングと異なる
タイミングで書き込み許可信号を発生するＲＯＭと、前
記書き込み要求信号により設定されるフリップフロップ
と、該フリップフロップの出力信号と前記書き込み許可
信号との論理積を入力とするディレイド・フリップフロ
ップ（Ｄ−ＦＦ）とを備え、前記ディレイド・フリップ
フロップ（Ｄ−ＦＦ）の出力信号をＲＡＭの書き込み信
号とすると共に前記フリップフロップをリセットするも
のである。

（ホ）作用 上述の手段によれば、ジッタによってＥＦＭ信号から得
られたシンボルの書き込み要求信号の発生周期が変化し
ても、その発生周期より短い周期で書き込み許可信号が
ＲＯＭによって発生きれるため、書き込み要求信号の発
生によってフリップフロップがセットされると、次の書
き込み要求信号が発生する前に発生する書き込み許可信
号のタイミングでＤ−ＦＦがセットされ書き込み信号が
発生するのであり、また、Ｄ−ＦＦの出力によりフリッ
プフロップをリセットするための次の書き込み要求信号
の発生を検出できる。更に、書き込み許可信号は、他の
書き込み及び読み出し信号の発生タイミングと異なるた
め、ＥＦＭ信号から得られたシンボルの書き込みと他の
書き込み及び読み出しの発生タイミングとが重なること
がない。

くべ）実施例 第１図は本発明の実施例を示すブロック図である。ディ
スクから読み出されたＥＦＭ信号は、２２ビツトのシフ
トレジスタ（１）に印加きれ、ＰＬＬ回路（図示せず）
で作成された８、６４３６Ｍトの信号をｉ分周して得ら
れる４、３２１８ＭＨｚのＥＦＭ同期パルスＰＬＣＫに
よってシフトレジスタ（１）内に順次シフトきれる。デ
ータ入力完了検出回路は、ＥＦＭ同期パルスＰＬＣＫを
計数するカウンタ（２）によって形成され、所定数のＥ
ＦＭ同期パルスＰＬＣＫを計数したとき、即ち、シフト
レジスタ（１）に１シンボルに相当する１４ビツトのＥ
ＦＭ信号が取り込まれたとき、ラッチパルスＬＰを発生
すると共に、ラッチパルスＬＰと同一パルスでサブコー
ドが取り込まれたときには出力されない書き込み要求信
号ロードパルス３２ＬＰを発生する。シフトレジスタ（
１）の９ビツトから２２ビツトの各出力は、１４ビット
ラッチ回路（３）に接続きれ、ロードパルスＬＰが発生
したときシフトレジスタ（１）の９ビツトから２２ビツ
ト、即ち、１シンボルのＥＦＭ信号１４ビットが１４ビ
ットラッチ回路（３）に保持される。ラッチ回路（３）
の出力は、ＥＦＭデコーダ（４）に印加きれ、１４ビツ
トのＥＦＭ信号から８ビツトのシンボルに変換される。

更に、ＥＦＭデコーダ（４）のシンボル出力は、２　、
１６０９ＭＨｚのクロックパルスφ□で８ビツトラッチ
回路（５）に取り込まれ、書き込み許可のタイミ゛ング
で発生するゲート信号ＦＷＯＵＴによってデータバス（
６）に送出きれる。

データバス〈６〉には、シンボルを記憶するＲＡＭ　（
７）と、１フレームのシンボルに従ってＣ，誤り訂正及
びＣ１誤り訂正を行うＣＩＲＣ回路（８）と、訂正され
たシンボルに従ってアナログ信号を発生するＤＡ変換回
路（９）とが接続きれている。ＲＡＭ（７）は８ビツト
Ｘ２にの容量を有し、アドレス制御回路（１０）によっ
てアドレス指定され、書き込み信号ＷＥが書き込み制御
回路（１１）から印加される。

発振回路（１２）は水晶振動子（Ｘ３）によって８．６
４３２ＭＨｚの基準発振信号ＱＳ　ｒｅｆを発生し、プ
リディバイダ（１４）に供給する。ブリディバイダ（１
４）は基準発振信号φｒｅｆを分周して、４．３２１８
ＭＨ２のタイミング信号φ、及び２．１６０９ＭＨ。

のタイミング信号φ２Ｍ等を作成する。また、ＲＯＭ　
（１５）のアドレスカウンタ（１６）は、タイミング信
号−７を計数することによって順次ＲＯＭ（１５）のア
ドレスを指定する。ＲＯＭ（１５）はアドレスカウンタ
（１６）によって指定きれる各々のアドレスに、内部回
路の動作を制御するための制御信号を発生するデータが
記憶されている。即ち、ＲＯＭ（１５）から出力きれる
制御信号は、タイミング信号φ１Ｍに同期した動作タイ
ミング信号となる。また、ＲＯＭ（１５）からは、ＥＦ
Ｍ信号から得られたシンボルのＲＡＭ（７）への書き込
みを許可する書き込み許可信号ＦＷが定期的に出力され
ると共にラッチ回路（５）のデータをデータバス（６）
に送出するゲート信号ＦＷＯＵＴが同時に出力きれる。

更に、ＲＯＭ（１５）からは、書き込み許可信号ＦＷと
は異なるタイミングに於いて、Ｃ３誤り訂正、Ｃ８誤り
訂正及びＤＡ変換回路（９）への出力のための書き込み
信号ＷＥ、及び読み出し信号ＯＥ、が出力される。書き
込み制御回路（１１）は、ロードパルスＬＰが出力され
た後にＲＯＭ（１５）から書き込み許可信号ＦＷが発生
したとき、及び、書き込み信号ＷＥ。

がＲＯＭ（１５）から印加されたとき書き込み信号ＷＥ
をＲＡＭ（７）に印加する。

第１図に示されたＲＯＭ＜１５）によって発生する制御
信号の動作内容は、第２図に示される如く割付けられて
いる。第２図に於いて、動作のタイミングは、Ｔ、から
Ｔ、の６個のタイミングブロックに分割されており、更
に、各タイミングブロックはｔ、からｔ４．の４９個の
タイミングに分割されている。ＴＩのタイミングブロッ
クに於いては、ＲＡ　Ｍ　（７）に記憶されたｌフレー
ムのシンボルを読み出してＣ，のシンドローム計算を行
い、Ｔ、のタイミングブロックに於いては誤り位置Ｅｉ
及びＥｊを計算し、Ｔ１のタイミングブロックでは、Ｃ
Ｉの誤り訂正を行うと共に０１フラグの書き込みを行う
。更に、Ｔ４のタイミングブロックではＣ２のシンドロ
ーム計算を行い、Ｔ６のタイミングブロックではＣ１の
誤り位置Ｅｉ及びＥｊの計算を行って訂正可否を判別し
、Ｔ、のタイミングブロックではＣ１の誤°り訂正を実
行して、Ｃ，フラグを書き込むと共に、訂正済みのシン
ボルをＲＡＭ（７）に書き込む。この各タイミングブロ
ックの動作は、各々のｔｏからｔａｇのタイミングによ
って為されるのであるが、ＲＡＭ（７）とＣＩＲＣ回路
（８）のシンボルの読み出し反び書き込みのタイミング
とＲＡＭ（７）からＤＡ変換回路（９）にシンボルを印
加する読み出しタイミングが重ならないように、書き込
み許可信号ＦＷを発生するタイミングがｔｏからｔ４ｍ
に振り分けられる。即ち、各タイミングブロックに於い
て、ｔ、、ｔａ、１ｌｌｂｉ１６、ｔｚ＋ｂｔｔａ、ｔ
３□、ｔｉｅ、ｔ４゜、ｔ４Ｂの各タイミングに振り分
けられている。

そこで、ＲＯＭ（１５）のアドレスカウンタ（１６）に
タイミング信号φ□が印加許れているので、タイミング
ｔ０〜ｔ４ｍの各タイミング期間は４６３ｎｓとなり、
書き込み許可信号ＦＷが発生する期間は、第３図に示す
如（２，３１４μＳと一部Ｔ。

〜Ｔ８の変わり目で１．８５１μｓとなる。一方、ＥＦ
Ｍ同期信号ＰＬＣＫを１７個（１シンボルのＥＦＭ信号
１４ビット＋シンボル間の結合ビット３）計数したとき
、カウンタ（２）から出力されるラッチパルスＬＰ（ロ
ードパルス３２ＬＰ）の発生周期は、第３図に示される
如く正常な状態で３．９３４μｓとなる。従って、書き
込み許可信号ＦＷの発生周期はラッチパルスＬＰ（ロー
ドパルス３２　ＬＰ）の発生周期より短くなっている。

そこで、第３図によれば、ラッチパルスＬＰｉ（ロード
パルス３２　Ｌ　Ｐｉ）によって１４ビットラッチ回路
（３）に取り込まれＥＦＭデコーダ（４）で復調された
シンボルは、書き込み許可信号ＦＷｊのタイミングでＲ
ＡＭ（７）に書き込まれ、ラッチパルスＬＰｉ＋ｌ（ロ
ードパルス３２ＬＰｉ＋１）によって得られたシンボル
は、書き込み許可信号ＦＷｊ＋１のタイミングによって
ＲＡ　Ｍ　（７）に書き込まれるのである。故に、ジッ
タによってＥＦＭ同期信号ＰＬＣＫ及びＥＦＭ信号の周
波数が変化した場合、ラッチパルスＬＰ（ロードパルス
３２ＬＰ）の発生周期が２．３１４μｓ以下、即ち、Ｅ
ＦＭ同期信号ＰＬＣＫが７．３４６６ＭＨｚ以上になら
なければ確実にＥＦＭ信号から得られたシンボルをＲＡ
Ｍ（７）に書き込むことができる。実際、ＥＦＭ同期信
号ＰＬＣＫが７　、３４６６ＭＨｚ以上になるようなジ
ッダは通常再生時には発生しない。

第１図に示された書き込み制御回路（１１）は、第３図
に示されたロードパルス３２ＬＰ及び書き込み許可信号
ＦＷに基いてＲＡＭ（７）に書き込み信号Ｗ１を印加す
るものであり、第４図の如く構成されている。Ｄ−ＦＦ
（１７）のクロック入力にはロードパルス３２ＬＰが印
加され、入力りには、電源電圧■、Ｄが接続されている
。従って、ロードパルス３２ＬＰが発生するとＤ　−Ｆ
　Ｆ（１７）には“１゛′が保持されることになる。Ｄ
−ＦＦ（１７）の出力ＬＰＤ、はタイミング信号≠、が
クロック人力φに印加されたＤ−ＦＦ（１８＞の入力り
に接続される。即ち、Ｄ　−Ｆ　Ｆ　（１７）＜１８＞
によってロードパルス３２ＬＰがタイミング信号φ□に
同期化きれる。−吏、ＲＯＭ（１５）から出力諮れる書
き込み許可信号ＦＷは、タイミングパルスφ、がクロッ
ク入力φに印加されたＤ−ＦＦ（１９）の入力りに印加
され、Ｄ−ＦＦ＜１９）の出力ＦＷＤは、Ｄ−ＦＦ（１
８）の出力ＬＰＤ！と共にＡＮＤゲート（２０）に印加
される。このＡＮＤゲート（２０）の出力は、タイミン
グ信号必、がクロック入力φに印加されたＤ−ＦＦ（２
１）の入力りに印加され、Ｄ−ＦＦ（２１）の出力ＷＥ
、は、ＯＲゲート（２２）に印加されると共にＤ　−Ｆ
　Ｆ　（１７）（１８）のリセット入力Ｒに印加される
。ＯＲゲート（２２）の出力は信号ｒ１の印加されたＮ
ＡＮＤゲート（２３）に印加きれ、ＮＡＮＤゲート（２
３）の出力が書き込み信号Ｗ１としてＲＡＭ（７）に印
加される。ここで、信号ｎは、クロック人力φにタイミ
ング信号φ４Ｍが印加され、データ人力りにタイミング
信号−７が印加されたＤ−Ｆ　Ｆ　（２４）の出力σで
あり、書き込み信号Ｗ１の発生を遅延させて、データバ
ス（６）に送出されたデータが確定する時間の余裕を持
たせている。

尚、ＲＯＭ＜１５＞からの書き込み信号ＷＥｘは、タイ
ミング信号−７がクロック入力φに印加されたＤ　−Ｆ
　Ｆ　（２５）（２６）により遅延きれＯＲゲート（２
２）に印加きれている。

第５図は第４図に示された書き込み制御回路の動作を示
すタイミング図である。第５図に於いて、タイミングｔ
０に於いて、ロードパルス３２ＬＰが発生したとすると
、ロードパルス３２ＬＰの立ち上がりに於いてＤ−ＦＦ
（１７）は１”を取り込んで出力ＬＰＤ、を“１”とす
る。次に、タイミング信号４□が立ち下がるとＤ　−Ｆ
　Ｆ（１８）は′１”の出力ＬＰＤ、を取り込んで出力
Ｌ　Ｐ　Ｄ　＊を“１”とする。一方、タイミングｔｌ
になるとＲＯＭ（１５）から書き込み許可信号ＦＷ“１
゛′が出力され、タイミングｔ、に於いてタイミング信
号≠。

が立ち下がるとＤ　−Ｆ　Ｆ　（１９）の出力ＦＷＤが
“１″となり、ＡＮＤゲート（２０）の出力が１”とな
る。次に、タイミング信号φ、が立ち下がってタイミン
グｔ、になるとＤ−ＦＦ（２１）の出力ＷＥ、が“１″
となり、この出力ＷＥ、によりＤ−ＦＦ　（１７）（１
Ｂ）はリセットきれる。従って、信号ｒ１が“１”とな
る期間に書き込み信号Ｗ１が“０“となってＲＡＭ（７
）にＥＦＭ信号から復調されたシンボルが書き込まれる
。即ち、実際にＲＡＭ（７）への書き込みが実施される
のは、書き込み許可信号ＦＷが発生してから２つのタイ
ミング後になる。一方、書き込み信号ＷＥｔが発生した
場合には、Ｄ　−Ｆ　Ｆ　（２５）＜２６）によって２
つのタイミングだけ遅延されるため、書き込み許可信号
ＦＷによる書き込みと重なることはない。

このように書き込み許可信号ＦＷが発生したときに、ロ
ードパルス３２ＬＰが発生してＤ−ＦＦ（１７）の出力
ＬＰＤ、が“１”になっていれば、　ＥＦＭ信号から得
られたシンボルがＲＡＭ（７）に書き込まれるので、ロ
ードパルス３２ＬＰの発生周期より短周期で書き込み許
可信号ＦＷが発生するようにＲＯＭ（１５）のアドレス
に書き込み許可信号ＦＷの発生命令が他の書き込み及び
読み出し命令と重複しないように割り付けられるのであ
る。

（ト）発明の効果 上述の如く本発明によれば、ディスクの回転むらによっ
てＥＦＭ信号にジッタが発生しても、ＲＡＭのアクセス
が重複することなく行えるので、書き込みの優先回路が
不要になり、それだけ素子数が減少する利点がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたＲＯＭに割付けられるタイミングを示す
タイミング図、第３図はＲＡＭへの書き込みを示すタイ
ミング図、第４図は第１図に示された書き込み制御回路
の回路図、第５図は第４図の動作を示すタイミング図で
ある。 （１）・・・シフトレジスタ、（２）・・・カウンタ、
（３）・・・１４ビットラッチ回路、（４）・・・ＥＦ
Ｍデコーダ、　　（５）・・・８ピットラッチ回路、　
（６）・・・データバス、　（７）・・・ＲＡＭ、　　
（８）・・・ＣＩＲＣ回路、　（９〉・・・ＤＡ変換回
路、　（１０）・・・アドレス制御回路、　（１１）・
・・書き込み制御回路、　（１２）・・・発振回路、　
（１４）・・・プリディバイダ、　（１５）・・・ＲＯ
Ｍ、　　　（１６）・・・アドレスカウンタ。 出願人　三洋ｔ＠株式会社外１名 代理人　弁理士　西野卓嗣　外１名 第１ｇ ！ｓ２図 第３図

Claims (1)

【特許請求の範囲】
1. １、ディスクから読み出されたＥＦＭ信号から復調され
   たシンボルデータをＲＡＭに記憶し、該シンボルデータ
   を読み出してデインターリーブするＣＤプレーヤの信号
   処理回路に於いて、前記ＥＦＭ信号が所定ビット数入力
   されたとき書き込み要求信号を発生するデータ入力完了
   検出回路と、基準発振信号に基いて前記書き込み要求信
   号の発生周期より短い周期で且つ他の書き込み及び読み
   出し信号の発生タイミングと異なるタイミングで書き込
   み許可信号を発生するＲＯＭと、前記書き込み要求信号
   により設定されるフリップフロップと、該フリップフロ
   ップの出力信号と前記書き込み許可信号との論理積を入
   力とするディレイド・フリップフロップとを備え、前記
   ディレイド・フリップフロップの出力信号により前記Ｒ
   ＡＭの書き込み信号を形成すると共に前記フリップフロ
   ップをリセットすることを特徴とするＣＤプレーヤの信
   号処理回路。