JPH0369214A - パラレル信号監視回路 - Google Patents
パラレル信号監視回路Info
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- JPH0369214A JPH0369214A JP20457089A JP20457089A JPH0369214A JP H0369214 A JPH0369214 A JP H0369214A JP 20457089 A JP20457089 A JP 20457089A JP 20457089 A JP20457089 A JP 20457089A JP H0369214 A JPH0369214 A JP H0369214A
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- 238000012544 monitoring process Methods 0.000 title claims description 11
- 230000005540 biological transmission Effects 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はパラレルデータにおいて発生したｌビットエ
ラーの位置を判別できるようにし、また、１つのパラレ
ルデータにおいて同時に発生した２ビツトのエラーを検
出できるようにしたバラレル信号監視回路に関する。
ラーの位置を判別できるようにし、また、１つのパラレ
ルデータにおいて同時に発生した２ビツトのエラーを検
出できるようにしたバラレル信号監視回路に関する。
［従来の技術］
第３図は従来のパラレル信号監視回路を示すブロック図
である。
である。
送信側のパリティ演算回路３１は、入力したパラレルデ
ータＳｌ−Ｓｎに対してパリティ演算を行いパリティビ
ットＰをパラレルデータＳ１〜Ｓｎとともに受信側に送
出するようになっている。
ータＳｌ−Ｓｎに対してパリティ演算を行いパリティビ
ットＰをパラレルデータＳ１〜Ｓｎとともに受信側に送
出するようになっている。
一方、パリティエラー検出回路３２は、送信側から送出
されたパラレルデータＳ１〜Ｓｎに対して上記と同様に
パリティ演算を行ってパリティビットを求める。このパ
リティビットとパリティ演算回路３１から送出されたパ
リティビットＰとを比較、照合してエラーの有無を検出
するようになっている。
されたパラレルデータＳ１〜Ｓｎに対して上記と同様に
パリティ演算を行ってパリティビットを求める。このパ
リティビットとパリティ演算回路３１から送出されたパ
リティビットＰとを比較、照合してエラーの有無を検出
するようになっている。
すなわち、送信側から受信側に伝送されたパラレルデー
タＳ１〜Ｓｎにおいて１ビツトのエラーが発生した場合
、パリティエラー検出回路３２において演算されたパリ
ティビットと送信側から送出されたパリティビットＰと
のデータが合致しない。したがって、パリティエラー検
出回路３２はエラーが発生したことを検出してエラー検
出データＥを出力する。
タＳ１〜Ｓｎにおいて１ビツトのエラーが発生した場合
、パリティエラー検出回路３２において演算されたパリ
ティビットと送信側から送出されたパリティビットＰと
のデータが合致しない。したがって、パリティエラー検
出回路３２はエラーが発生したことを検出してエラー検
出データＥを出力する。
［発明が解決しようとする課題］
上述した従来のパラレル信号監視回路では、１ビツトの
エラーが発生したことは検出できるが、エラーの発生し
た位置を判別することはできないという欠点があった。
エラーが発生したことは検出できるが、エラーの発生し
た位置を判別することはできないという欠点があった。
また、２ビツトのエラーが発生した場合にはパリティエ
ラー検出回路３２においてデータの不一致を検出するこ
とが不可能であるため、２ビツトのエラーを検出するこ
とはできないという問題があった。
ラー検出回路３２においてデータの不一致を検出するこ
とが不可能であるため、２ビツトのエラーを検出するこ
とはできないという問題があった。
［課題を解決するための手段］
この発明のパラレル信号監視回路は次の手段を有してい
る。
る。
（ａ） ｎビットのパラレルデータを入力してパリティ
演算を行い第１のパリティビットを出力する第１の送信
側パリティ演算回路、 （ｂ） ｎビットのパラレルデータをそれぞれ入力する
ｎ個の送信側シフトレジスタ回路、 （ｃ） ｎ個の送信側シフトレジスタ回路から出力され
るｎビットのパラレルデータを入力してパリティ演算を
行い第２のパリティビットを出力する第２の送信側パリ
ティ演算回路、 （ｄ） ｎビットのパラレルデータを入力しパリティ演
算を行ってパリティビットを求め、このパリティビット
と第１のパリティビットとを比較。
演算を行い第１のパリティビットを出力する第１の送信
側パリティ演算回路、 （ｂ） ｎビットのパラレルデータをそれぞれ入力する
ｎ個の送信側シフトレジスタ回路、 （ｃ） ｎ個の送信側シフトレジスタ回路から出力され
るｎビットのパラレルデータを入力してパリティ演算を
行い第２のパリティビットを出力する第２の送信側パリ
ティ演算回路、 （ｄ） ｎビットのパラレルデータを入力しパリティ演
算を行ってパリティビットを求め、このパリティビット
と第１のパリティビットとを比較。
照合しエラーの有無を検出する第１の受信側パリティ演
算回路、 （ｅ） ｎビットのパラレルデータをそれぞれ入力する
ｎ個の受信側シフトレジスタ回路、 （ｆ） ｎ個の受信側シフトレジスタ回路から出力され
るｎビットのパラレルデータを入力してパリティ演算を
行いパリティビットを求め、このパリティデータと第２
のパリティビットとを比較、照合しエラーの有無を検出
する第２の受信側パリティ演算回路。
算回路、 （ｅ） ｎビットのパラレルデータをそれぞれ入力する
ｎ個の受信側シフトレジスタ回路、 （ｆ） ｎ個の受信側シフトレジスタ回路から出力され
るｎビットのパラレルデータを入力してパリティ演算を
行いパリティビットを求め、このパリティデータと第２
のパリティビットとを比較、照合しエラーの有無を検出
する第２の受信側パリティ演算回路。
［作用］
パラレルデータの送出周期をＴとするとき、ｎ個の送信
側シフトレジスタは、入力するｎビットのパラレルデー
タに与える遅延時間をビットごとにＯから（ｎ−１）Ｔ
の範囲においてＴ単位で変えるようにし、ｎ個の受信側
シフトレジスタもｎ個の送信側シフトレジスタと同様の
構成としたことにより、各ビットの送出されるタイミン
グが同一であるパラレルデータから生成した第１のパリ
ティビットと、各ビットの送出されるタイミングがすべ
て異なるパラレルデータから生成した第２のパリティビ
ットとが送受信部間で授受される。
側シフトレジスタは、入力するｎビットのパラレルデー
タに与える遅延時間をビットごとにＯから（ｎ−１）Ｔ
の範囲においてＴ単位で変えるようにし、ｎ個の受信側
シフトレジスタもｎ個の送信側シフトレジスタと同様の
構成としたことにより、各ビットの送出されるタイミン
グが同一であるパラレルデータから生成した第１のパリ
ティビットと、各ビットの送出されるタイミングがすべ
て異なるパラレルデータから生成した第２のパリティビ
ットとが送受信部間で授受される。
このことにより、パラレルデータにおける各ビットに対
して異なるタイミングで２度のパリティチェックがなさ
れることになる。
して異なるタイミングで２度のパリティチェックがなさ
れることになる。
この結果、パラレルデータにおいて、１ビツトのエラー
が発生した場合には、第１および第２両者のパリティビ
ットによってエラーが検出される。また、パラレルデー
タにおいて、２ビツトのエラーが発生した場合には、第
２のパリティビットによって２度エラーが検出される。
が発生した場合には、第１および第２両者のパリティビ
ットによってエラーが検出される。また、パラレルデー
タにおいて、２ビツトのエラーが発生した場合には、第
２のパリティビットによって２度エラーが検出される。
［実施例コ
次に、この発明について図面を参照して説明する。
第１図はこの発明のパラレル信号監視回路の一実施例を
示すブロック図、第２図はこの実施例における動作を示
すタイミングチャートである。
示すブロック図、第２図はこの実施例における動作を示
すタイミングチャートである。
第１図において、１０は送信部である。１１□〜１１．
はパラレルデータＳ１〜Ｓｎをそれぞれ入力して所定の
遅延をかけた後、出力するシフトレジスタである。遅延
の量はパラレルデータＳ１〜Ｓｎの送出周期単位に基づ
いて定められる。すなわち、パラレルデータの送出周期
をＴとするとき、ｎ個の送信側シフトレジスタは、入力
するｎビットのパラレルデータに与える遅延時間をビッ
トごとにＯから（ｎ−１）Ｔの範囲においてＴ単位で変
えるようになっている。
はパラレルデータＳ１〜Ｓｎをそれぞれ入力して所定の
遅延をかけた後、出力するシフトレジスタである。遅延
の量はパラレルデータＳ１〜Ｓｎの送出周期単位に基づ
いて定められる。すなわち、パラレルデータの送出周期
をＴとするとき、ｎ個の送信側シフトレジスタは、入力
するｎビットのパラレルデータに与える遅延時間をビッ
トごとにＯから（ｎ−１）Ｔの範囲においてＴ単位で変
えるようになっている。
例えば、パラレルデータＳ１〜Ｓｎの送出周期をＴとし
、パラレルデータＳ１〜Ｓｎを４ビツトのデータ、すな
わち、ｎ＝４とすれば、シフトレジスタ１１、〜１１４
は次の遅延をパラレルデータＳ１〜Ｓ４に与えるように
なっている。
、パラレルデータＳ１〜Ｓｎを４ビツトのデータ、すな
わち、ｎ＝４とすれば、シフトレジスタ１１、〜１１４
は次の遅延をパラレルデータＳ１〜Ｓ４に与えるように
なっている。
■シフトレジスタ１１ｌ ： （４１）Ｔ＝３Ｔ■シフ
トレジスタ１１２ ： （４２）Ｔ＝２Ｔ■シフトレ
ジスタ１１３ ： （４−３）Ｔ＝Ｔ■シフトレジス
タ１１４ ： （４−４）Ｔ＝０１２はパラレルデータ
Ｓ１〜Ｓｎを入力してパリティ演算を行いパリティビッ
トＰ１を送出するパリティ演算回路である。１３はシフ
トレジスタ１１、〜１１．で所定の遅延をがけられた後
、出力されるパラレルデータＳ１〜Ｓｎを入力してパリ
ティ演算を行ってパリティビットＰ２を送出するパリテ
ィ演算回路である。
トレジスタ１１２ ： （４２）Ｔ＝２Ｔ■シフトレ
ジスタ１１３ ： （４−３）Ｔ＝Ｔ■シフトレジス
タ１１４ ： （４−４）Ｔ＝０１２はパラレルデータ
Ｓ１〜Ｓｎを入力してパリティ演算を行いパリティビッ
トＰ１を送出するパリティ演算回路である。１３はシフ
トレジスタ１１、〜１１．で所定の遅延をがけられた後
、出力されるパラレルデータＳ１〜Ｓｎを入力してパリ
ティ演算を行ってパリティビットＰ２を送出するパリテ
ィ演算回路である。
２０は受信部である。２１、〜２１．は上述したシフト
レジスタ１１．〜１１．と同様な動作を行うシフトレジ
スタである。２２はパラレルデータＳ１〜Ｓｎを入力し
てパリティ演算を行いパリティビットを求めるとともに
、このパリティビットとパリティビットＰ１とを比較、
照合してエラーの有無を検出し、エラー信号Ｅｌを出力
するパリティ演算回路である。２３はシフトレジスタ２
１ｒ〜２１．で所定の遅延をかけられた後、出力された
パラレルデータを入力してパリティ演算を行い、パリテ
ィビットを求めるとともに、このパリティビットとパリ
ティビットＰ２とを比較。
レジスタ１１．〜１１．と同様な動作を行うシフトレジ
スタである。２２はパラレルデータＳ１〜Ｓｎを入力し
てパリティ演算を行いパリティビットを求めるとともに
、このパリティビットとパリティビットＰ１とを比較、
照合してエラーの有無を検出し、エラー信号Ｅｌを出力
するパリティ演算回路である。２３はシフトレジスタ２
１ｒ〜２１．で所定の遅延をかけられた後、出力された
パラレルデータを入力してパリティ演算を行い、パリテ
ィビットを求めるとともに、このパリティビットとパリ
ティビットＰ２とを比較。
照合してエラーの有無を検出し、エラー信号Ｅ２を出力
するパリティ演算回路である。
するパリティ演算回路である。
次に、第２図のタイミングチャートを参照して動作を説
明する。
明する。
なお、説明を簡単にするため、パラレルデータＳ１〜Ｓ
ｎを４ビツトのデータ、すなわち、パラレルデータＳ１
〜Ｓ４とする。そして、第２図（ａ）〜（ｄ）に示すよ
うに、パラレルデータＳｌ−Ｓ４は、各々「ａｌｂｌｃ
ｌｄｌ」〜「ａ５ｂ。
ｎを４ビツトのデータ、すなわち、パラレルデータＳ１
〜Ｓ４とする。そして、第２図（ａ）〜（ｄ）に示すよ
うに、パラレルデータＳｌ−Ｓ４は、各々「ａｌｂｌｃ
ｌｄｌ」〜「ａ５ｂ。
Ｃ５ｄ５ 」という４ビツトのパラレルデータが周期Ｔ
で送出され受信されるものとする。したがって、対応す
る各部のビット数も４ビツトであるとして説明する。
で送出され受信されるものとする。したがって、対応す
る各部のビット数も４ビツトであるとして説明する。
まず、データ’ａｌｔ）ｔ Ｃ１ｄｘ Ｊが送信側から
送出されると、送信部１ｏのパリティ演算回路１３によ
りデータ’ａ１ｂｘ Ｃｔ ｄ＋ Ｊに対応するパリテ
ィビットが計算されてパリティビットＰ１として送出さ
れる。以下同様にしてデータ「ａ５ ｂ、Ｃ５ｄ５ 」
までが送出される。各パラレルデータおよびパリティビ
ットは実線の矢線で示すように対応している（第２図（
ａ）〜（ｅ））。
送出されると、送信部１ｏのパリティ演算回路１３によ
りデータ’ａ１ｂｘ Ｃｔ ｄ＋ Ｊに対応するパリテ
ィビットが計算されてパリティビットＰ１として送出さ
れる。以下同様にしてデータ「ａ５ ｂ、Ｃ５ｄ５ 」
までが送出される。各パラレルデータおよびパリティビ
ットは実線の矢線で示すように対応している（第２図（
ａ）〜（ｅ））。
一方、シフトレジスタ１１１〜１１．においては、これ
らのパラレルデータＳ１〜Ｓ４に対して所定の時間だけ
遅延がなされる。すなわち、パラレルデータＳ１に対し
ては３Ｔ、パラレルデータＳ２に対しては２Ｔ、パラレ
ルデータＳ３に対してはＴ、パラレルデータＳ４に対し
ては０の遅延がなされる。このようにして所定の遅延が
なされたパラレルデータＳ１〜ｓ４は、パリティ演算回
路１３に入力してパリティ演算がなされ、パリティビッ
トＳ２が送出される。つまり、破線の矢線で示すように
、Ｔづつ遅延したデータ、例えば、’ａｌ ｂｚ Ｃ３
（１４Ｊ 、 ’ａ２ ｂｓ Ｃ４ｄｓ」・・・とい
うような組み合わせのデータが新たに生成され、この新
たなデータに対してパリティ演算がなされてパリティビ
ットＰ２が求められるのである（第２図（ｆ）〉。
らのパラレルデータＳ１〜Ｓ４に対して所定の時間だけ
遅延がなされる。すなわち、パラレルデータＳ１に対し
ては３Ｔ、パラレルデータＳ２に対しては２Ｔ、パラレ
ルデータＳ３に対してはＴ、パラレルデータＳ４に対し
ては０の遅延がなされる。このようにして所定の遅延が
なされたパラレルデータＳ１〜ｓ４は、パリティ演算回
路１３に入力してパリティ演算がなされ、パリティビッ
トＳ２が送出される。つまり、破線の矢線で示すように
、Ｔづつ遅延したデータ、例えば、’ａｌ ｂｚ Ｃ３
（１４Ｊ 、 ’ａ２ ｂｓ Ｃ４ｄｓ」・・・とい
うような組み合わせのデータが新たに生成され、この新
たなデータに対してパリティ演算がなされてパリティビ
ットＰ２が求められるのである（第２図（ｆ）〉。
上述のようにして送出されたパリティピットＰ１、Ｐ２
を受信した受信部２０は送信部１０と同様にして以下の
ような動作を行う。
を受信した受信部２０は送信部１０と同様にして以下の
ような動作を行う。
パリティ演算回路２２は入力したパラレルデータＳ１〜
Ｓ４に対してパリティ演算を行って１＜リティビットを
求め、このパリティビットと入力したパリティビットＰ
１とを比較、照合してエラーの有無を検出する。
Ｓ４に対してパリティ演算を行って１＜リティビットを
求め、このパリティビットと入力したパリティビットＰ
１とを比較、照合してエラーの有無を検出する。
一方、シフトレジスタ２１ｒ〜２１４は入力したパラレ
ルデータＳ１〜Ｓ４に対して所定の遅延を与えてパリテ
ィ演算回路２３に出力する。パリティ演算回路２３は前
述したパリティ演算回路１３と同様にパリティ演算を行
ってパリテイビ・７トを求めて入力したパリティビット
Ｐ２と比較、照合してエラーの有無を検出する。
ルデータＳ１〜Ｓ４に対して所定の遅延を与えてパリテ
ィ演算回路２３に出力する。パリティ演算回路２３は前
述したパリティ演算回路１３と同様にパリティ演算を行
ってパリテイビ・７トを求めて入力したパリティビット
Ｐ２と比較、照合してエラーの有無を検出する。
このようにしてパリティピットＰＬ、Ｐ２が求められて
、パラレルデータにおける各ビットに対し、異なるタイ
ミングで２度のパリティチェックがなされる。
、パラレルデータにおける各ビットに対し、異なるタイ
ミングで２度のパリティチェックがなされる。
次に、パラレルデータＳ１〜Ｓ４にエラーが発生した場
合の動作について具体的に説明する。
合の動作について具体的に説明する。
（１）１ビツトのエラーが発生した場合第２図において
、データ’ａｔ Ｊがエラーとなった場合について考え
る。
、データ’ａｔ Ｊがエラーとなった場合について考え
る。
まず、受信部２０のパリティ演算回路２２においてデー
タ’ａｌｔ）ｔ Ｃ＋ ｄｔ Ｊのエラーが検出される
。この時点では、データｒａｌｂｌ Ｃ１ｄｔＪの中の
どのデータがエラーなのかを判別することはできない。
タ’ａｌｔ）ｔ Ｃ＋ ｄｔ Ｊのエラーが検出される
。この時点では、データｒａｌｂｌ Ｃ１ｄｔＪの中の
どのデータがエラーなのかを判別することはできない。
次に、パリティ演算口２８２３においてデータ「ａｌｂ
２Ｃ９ｄ４」のエラーが検出される。
２Ｃ９ｄ４」のエラーが検出される。
したがって、データ’ａｒ ｂｔ Ｃｔ ｄ＋ Ｊおよ
びデータ「ａｌｂ２ＣＳｄ４」に共通のデータ。
びデータ「ａｌｂ２ＣＳｄ４」に共通のデータ。
すなわち、データ’ａ＋ Ｊがエラーであることが判別
できるのである。第２図で示せば、データ「ａｌｂｌｃ
ｌｄｌ」を結ぶ実線矢線とデータ’ａｔ ｂ２Ｃｓ （
Ｌ Ｊを結ぶ破線矢線との交点に相当するデータ「ａｌ
」がエラーであることが判るのである。
できるのである。第２図で示せば、データ「ａｌｂｌｃ
ｌｄｌ」を結ぶ実線矢線とデータ’ａｔ ｂ２Ｃｓ （
Ｌ Ｊを結ぶ破線矢線との交点に相当するデータ「ａｌ
」がエラーであることが判るのである。
（２Ｊ ２ビツトのエラーが発生した場合第２図におい
て、データ「ａ２」およびデータ「ｂ２」の２ビツトが
エラーとなった場合について考える。
て、データ「ａ２」およびデータ「ｂ２」の２ビツトが
エラーとなった場合について考える。
まず、パリティ演算回路２２において、データ「ａｌｂ
ｌＣ１ｄ工」のエラーは検出されない。
ｌＣ１ｄ工」のエラーは検出されない。
次に、パリティ演算回路２３において、データ’ａｌ
ｂ２ Ｃ３ｄ４Ｊおよびデータｒａ２ｂ。
ｂ２ Ｃ３ｄ４Ｊおよびデータｒａ２ｂ。
Ｃ４ｄ５Ｊにおいてそれぞれ１ビツトのエラーが検出さ
れる。したがって、２ビツトのエラーが発生したことが
検出できるのである。このことを第２図で示せば、デー
タ「ａ２」を含むデータ「ａ２ｂ３Ｃ４ｄｓ 」のエラ
ーと、データ「ｂ２」を含むデータ「ａ１ｂ２Ｃ３ｄ４
」のエラーとがパリティ演算回路２４において検出され
るのである。
れる。したがって、２ビツトのエラーが発生したことが
検出できるのである。このことを第２図で示せば、デー
タ「ａ２」を含むデータ「ａ２ｂ３Ｃ４ｄｓ 」のエラ
ーと、データ「ｂ２」を含むデータ「ａ１ｂ２Ｃ３ｄ４
」のエラーとがパリティ演算回路２４において検出され
るのである。
なお、この場合どのビットがエラーなのかは判別できな
い。
い。
［発明の効果］
以上説明したようにこの発明のパラレル信号監視回路に
よれば、パラレルデータの送出周期をＴとするとき、ｎ
個の送信側シフトレジスタは、入力するｎビットのパラ
レルデータに与える遅延時間をビットごとにＯから（ｎ
−１）Ｔの範囲においてＴ単位で変えるようにし、ｎ個
の受信側シフトレジスタもｎ個の送信側シフトレジスタ
と同様の構成としたことにより、各ビットの送出される
タイミングが同一であるパラレルデータから生成した第
１のパリティビットと、各ビットの送出されるタイミン
グがすべて異なるパラレルデータから生成した第２のパ
リティビットとが送受信部間で授受される。このことに
より、パラレルデータにおける各ビットに対して異なる
タイミングで２度のパリティチェックがなされることに
なる。
よれば、パラレルデータの送出周期をＴとするとき、ｎ
個の送信側シフトレジスタは、入力するｎビットのパラ
レルデータに与える遅延時間をビットごとにＯから（ｎ
−１）Ｔの範囲においてＴ単位で変えるようにし、ｎ個
の受信側シフトレジスタもｎ個の送信側シフトレジスタ
と同様の構成としたことにより、各ビットの送出される
タイミングが同一であるパラレルデータから生成した第
１のパリティビットと、各ビットの送出されるタイミン
グがすべて異なるパラレルデータから生成した第２のパ
リティビットとが送受信部間で授受される。このことに
より、パラレルデータにおける各ビットに対して異なる
タイミングで２度のパリティチェックがなされることに
なる。
この結果、パラレルデータにおいて、１ビツトのエラー
が発生した場合には、第１および第２両者のパリティビ
ットによってエラーが検出される。また、１つのパラレ
ルデータにおいて、２ビツトのエラーが発生した場合に
は、第２のパリティビットによって２度エラーが検出さ
れる。
が発生した場合には、第１および第２両者のパリティビ
ットによってエラーが検出される。また、１つのパラレ
ルデータにおいて、２ビツトのエラーが発生した場合に
は、第２のパリティビットによって２度エラーが検出さ
れる。
したがって、１ビツトのエラーが発生した場合には、エ
ラーを検出した第１および第２両者のバリティビットに
対応するパラレルデータの中の共通のビットがエラービ
ットであると判断することができるので、エラーピット
の位置を判別できる。また、第２のパリティビットによ
って２回エラーが検出された場合は１つのパラレルデー
タにおいて同時に２ビツトのエラーが発生したと判断す
ることができる。
ラーを検出した第１および第２両者のバリティビットに
対応するパラレルデータの中の共通のビットがエラービ
ットであると判断することができるので、エラーピット
の位置を判別できる。また、第２のパリティビットによ
って２回エラーが検出された場合は１つのパラレルデー
タにおいて同時に２ビツトのエラーが発生したと判断す
ることができる。
第、１図はこの発明のパラレル信号監視回路の一実施例
を示すブロック図、第２図は同実施例のタイミングチャ
ート、第３図は従来のパラレル信号監視回路を示すブロ
ック図である。 １１１〜１１Ｉ、・・・シフトレジスタ（送信側シフト
レジスタ）、１２・・・パリティ演算回路（第１の送信
側パリティ演算回路）、１３・・・パリティ演算回路（
第２の送信側パリティ演算回路〉、２１、〜２１．・・
・シフトレジスタ（受信側シフトレジスタ）、２２・・
−パリティ演算回路（第１の受信側パリティ演算回路）
、２３・・・パリティ演算回路（第２の受信側パリティ
演算回路）、８１〜Ｓｎ・・・パラレルデータ、ＰＬ、
Ｐ２・・・パリティビット、Ｅｌ、Ｅ２・・・エラー信
号。
を示すブロック図、第２図は同実施例のタイミングチャ
ート、第３図は従来のパラレル信号監視回路を示すブロ
ック図である。 １１１〜１１Ｉ、・・・シフトレジスタ（送信側シフト
レジスタ）、１２・・・パリティ演算回路（第１の送信
側パリティ演算回路）、１３・・・パリティ演算回路（
第２の送信側パリティ演算回路〉、２１、〜２１．・・
・シフトレジスタ（受信側シフトレジスタ）、２２・・
−パリティ演算回路（第１の受信側パリティ演算回路）
、２３・・・パリティ演算回路（第２の受信側パリティ
演算回路）、８１〜Ｓｎ・・・パラレルデータ、ＰＬ、
Ｐ２・・・パリティビット、Ｅｌ、Ｅ２・・・エラー信
号。
Claims (1)
- 【特許請求の範囲】 パリティチェックによつてパラレル信号のエラーを検出
するパラレル信号監視回路において、送信部に、ｎビッ
トのパラレルデータを入力してパリテイ演算を行い第１
のパリティビットを出力する第１の送信側パリテイ演算
回路と、ｎビットのパラレルデータをそれぞれ入力する
ｎ個の送信側シフトレジスタ回路と、ｎ個の送信側シフ
トレジスタ回路から出力されるｎビットのパラレルデー
タを入力してパリテイ演算を行い第２のパリティビット
を出力する第２の送信側パリティ演算回路とを設け、 受信部に、ｎビットのパラレルデータを入力しパリティ
演算を行ってパリティビットを求め、このパリティビッ
トと第１のパリティビットとを比較、照合しエラーの有
無を検出する第１の受信側パリティ演算回路と、ｎビッ
トのパラレルデータをそれぞれ入力するｎ個の受信側シ
フトレジスタ回路と、ｎ個の受信側シフトレジスタ回路
から出力されるｎビットのパラレルデータを入力してパ
リティ演算を行いパリティビットを求め、このパリティ
ビットと第２のパリティビットとを比較、照合しエラー
の有無を検出する第２の受信側パリティ演算回路とを設
け、 パラレルデータの送出周期をＴとするとき、ｎ個の送信
側シフトレジスタは、入力するｎビットのパラレルデー
タに与える遅延時間をビットごとに０から（ｎ−１）Ｔ
の範囲においてＴ単位で変えるようにし、ｎ個の受信側
シフトレジスタもｎ個の送信側シフトレジスタと同様の
構成としたことを特徴とするパラレル信号監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20457089A JPH0369214A (ja) | 1989-08-09 | 1989-08-09 | パラレル信号監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20457089A JPH0369214A (ja) | 1989-08-09 | 1989-08-09 | パラレル信号監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369214A true JPH0369214A (ja) | 1991-03-25 |
Family
ID=16492660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20457089A Pending JPH0369214A (ja) | 1989-08-09 | 1989-08-09 | パラレル信号監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983319A (ja) * | 1995-09-19 | 1997-03-28 | Hitachi Ltd | 超電導遅延素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171860A (en) * | 1981-04-16 | 1982-10-22 | Sony Corp | Method for encoding error correction |
| JPS63245023A (ja) * | 1987-03-31 | 1988-10-12 | Sony Corp | 誤り訂正符号化方法及び誤り訂正符号化装置 |
-
1989
- 1989-08-09 JP JP20457089A patent/JPH0369214A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171860A (en) * | 1981-04-16 | 1982-10-22 | Sony Corp | Method for encoding error correction |
| JPS63245023A (ja) * | 1987-03-31 | 1988-10-12 | Sony Corp | 誤り訂正符号化方法及び誤り訂正符号化装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0983319A (ja) * | 1995-09-19 | 1997-03-28 | Hitachi Ltd | 超電導遅延素子 |
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