JP3515616B2 - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、読出器によりデータ記
憶体から読み出したデータの誤りを検出して訂正する誤
り訂正装置に関する。
憶体から読み出したデータの誤りを検出して訂正する誤
り訂正装置に関する。
【０００２】
【従来の技術】従来、この種の誤り訂正装置としては、
例えば次のハミングコードがある。まず誤り訂正符号の
作成方法から説明する。いまハミングコードの検査行列
（最終行列）をＨ、読み出した情報点と検査点で構成さ
れる符号データをｗとする。この時、シンドロームＳは Ｓ＝Ｈ×ｗT ＝０ （１） 但し、０は空ベクトル となる。例えば検査行列Ｈと符号データｗが次のような
場合である。
例えば次のハミングコードがある。まず誤り訂正符号の
作成方法から説明する。いまハミングコードの検査行列
（最終行列）をＨ、読み出した情報点と検査点で構成さ
れる符号データをｗとする。この時、シンドロームＳは Ｓ＝Ｈ×ｗT ＝０ （１） 但し、０は空ベクトル となる。例えば検査行列Ｈと符号データｗが次のような
場合である。
【０００３】
【数１】
【０００４】次に、通信中に符号データのｉビット目に
誤りが生じた場合、受信データが ｗ’＝ｗ＋ｅi となったと仮定する。この時、検査行列Ｈとの掛け合わ
せでは、 Ｈ×ｗ’T ＝Ｈ×（ｗ＋ｅi ）T ＝Ｈ×ｅi T ＝Ｈi （３） 但し、Ｈi はｉ列目の列ベクトル となる。従って、検査行列Ｈの各列ベクトルが全て独立
であれば、１ビット誤りが検出できる。
誤りが生じた場合、受信データが ｗ’＝ｗ＋ｅi となったと仮定する。この時、検査行列Ｈとの掛け合わ
せでは、 Ｈ×ｗ’T ＝Ｈ×（ｗ＋ｅi ）T ＝Ｈ×ｅi T ＝Ｈi （３） 但し、Ｈi はｉ列目の列ベクトル となる。従って、検査行列Ｈの各列ベクトルが全て独立
であれば、１ビット誤りが検出できる。
【０００５】しかし、２ビット誤った場合、例えば１ビ
ット目と２ビット目を誤った場合、４ビット目を１ビッ
トだけ誤ったことと区別できない。なぜなら、
ット目と２ビット目を誤った場合、４ビット目を１ビッ
トだけ誤ったことと区別できない。なぜなら、
【０００６】
【数２】
【０００７】そこで、検査行列Ｈを次のように拡張す
る。
る。
【０００８】
【数３】
【０００９】これを拡張ハミング符号という。この時、
どこかで１ビット誤れば、それに該当する列ベクトルが
検査行列との掛け合わせで出てくる。従って、列ベクト
ルが全て独立であるため、１ビット誤り訂正符号とな
る。また、（５）式から２ビット誤った場合、それに該
当する２つの列ベクトルの和となるが、１行目のビット
は必ず０になり、２行目以降の列ベクトルの和は零ベク
トルとならないことから、どの列ベクトルとも一致しな
い。
どこかで１ビット誤れば、それに該当する列ベクトルが
検査行列との掛け合わせで出てくる。従って、列ベクト
ルが全て独立であるため、１ビット誤り訂正符号とな
る。また、（５）式から２ビット誤った場合、それに該
当する２つの列ベクトルの和となるが、１行目のビット
は必ず０になり、２行目以降の列ベクトルの和は零ベク
トルとならないことから、どの列ベクトルとも一致しな
い。
【００１０】しかし、どの２ビットが誤ったか分からな
いため、２ビット誤り検出しかできない。これは次式で
示される。
いため、２ビット誤り検出しかできない。これは次式で
示される。
【００１１】
【数４】
【００１２】このように、連続して読み出せるデータビ
ットに対し訂正符号を付けることで誤りの検出及び訂正
ができる。ここで、１ビット誤り訂正を行うためには、
ットに対し訂正符号を付けることで誤りの検出及び訂正
ができる。ここで、１ビット誤り訂正を行うためには、
【００１３】
【数５】
【００１４】となる。このことから、Ｎビットの誤り訂
正符号とするためには、どの２Ｎ個の列ベクトルの和も
０にならないことが必要である。また、２ビット誤り検
出を行うためには、
正符号とするためには、どの２Ｎ個の列ベクトルの和も
０にならないことが必要である。また、２ビット誤り検
出を行うためには、
【００１５】
【数６】
【００１６】となる。このことから、Ｎビット誤り検出
符号とするためには、どのＮ個の列ベクトルの和も０に
ならないことが必要である。更に、１ビット誤りは訂正
し、同時に２ビット誤りを検出するためには
符号とするためには、どのＮ個の列ベクトルの和も０に
ならないことが必要である。更に、１ビット誤りは訂正
し、同時に２ビット誤りを検出するためには
【００１７】
【数７】
【００１８】ところで本願発明者にあっては、データ記
憶体からの読出データの伝送効率を上げるため、例えば
２個のシリアルメモリから同時に読み出したパラレル２
ビットデータを、２2 ＝４種類の信号の１つに割り当
て、一度の通信で２ビット同時に送るようにしている。
図１０は従来装置の一例であり、読出器１００は、制御
部１４０、読出部１６０、送受信部１８０、デコード部
２００、検査部２２０を備える。またデータ記憶体１２
０は、制御部２６０、送受信部２８０、シリアルメモリ
３００ａ，３００ｂ、エンコード部３８０を備える。
憶体からの読出データの伝送効率を上げるため、例えば
２個のシリアルメモリから同時に読み出したパラレル２
ビットデータを、２2 ＝４種類の信号の１つに割り当
て、一度の通信で２ビット同時に送るようにしている。
図１０は従来装置の一例であり、読出器１００は、制御
部１４０、読出部１６０、送受信部１８０、デコード部
２００、検査部２２０を備える。またデータ記憶体１２
０は、制御部２６０、送受信部２８０、シリアルメモリ
３００ａ，３００ｂ、エンコード部３８０を備える。
【００１９】シリアルメモリ３００ａ，３００ｂには、
図１１のビット長Ｍのデータ１０２，１０４が同一アド
レスにペアデータとして記憶されており、データ１０
２，１０４を読み出して交互に並べたデータ１０６が、
ビット長２Ｍのデータｗとなり、情報点１０８と検査点
１１０をもっている。
図１１のビット長Ｍのデータ１０２，１０４が同一アド
レスにペアデータとして記憶されており、データ１０
２，１０４を読み出して交互に並べたデータ１０６が、
ビット長２Ｍのデータｗとなり、情報点１０８と検査点
１１０をもっている。
【００２０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の誤り訂正装置にあっては、次のような問題点
が出てきた。まず、１ビットの誤りが生じた場合、列ベ
クトルのどこと同じか検査する。また、２ビット誤った
場合は、どの列ベクトルとも等しくなく、かつシンドロ
ームＳが０でないことを確かめる。
うな従来の誤り訂正装置にあっては、次のような問題点
が出てきた。まず、１ビットの誤りが生じた場合、列ベ
クトルのどこと同じか検査する。また、２ビット誤った
場合は、どの列ベクトルとも等しくなく、かつシンドロ
ームＳが０でないことを確かめる。
【００２１】このため図１０の一度に２ビット同時に送
ることができる通信方式の場合、誤り訂正を行うために
は、１通信誤り訂正・２通信誤り検出符号、つまり２ビ
ット誤り訂正・４ビット誤り検出符号としなくてはいけ
ない。このためには、 ２ビット誤り訂正→ ４つの列ベクトルが線形独立 ４ビット誤り検出→ ４つの列ベクトルが線形独立
ることができる通信方式の場合、誤り訂正を行うために
は、１通信誤り訂正・２通信誤り検出符号、つまり２ビ
ット誤り訂正・４ビット誤り検出符号としなくてはいけ
ない。このためには、 ２ビット誤り訂正→ ４つの列ベクトルが線形独立 ４ビット誤り検出→ ４つの列ベクトルが線形独立
【００２２】
【数８】
【００２３】とする必要がある。これを検査するために
は、シンドロームＳが０とならないことで誤りの存在を
検出した場合、 いずれかの列ベクトルと同じ → １ビット誤り ある列ベクトルと他の列ベクトルとの和 → ２ビ
ット誤り 及びに該当しない → ３ビット以上４ビット
以下の誤り検出 になる検査の処理を行わなければならない。。
は、シンドロームＳが０とならないことで誤りの存在を
検出した場合、 いずれかの列ベクトルと同じ → １ビット誤り ある列ベクトルと他の列ベクトルとの和 → ２ビ
ット誤り 及びに該当しない → ３ビット以上４ビット
以下の誤り検出 になる検査の処理を行わなければならない。。
【００２４】これを数式で示すと、次のようになる。
【００２５】
【数９】
【００２６】しかし、２ビット誤りを検査するため、
シンドロームＳが、ある列ベクトルと他の列ベクトルと
の和に一致することを判断する処理には時間がかかる問
題がある。例えば図８のデータｗのように２Ｍビット長
の場合、１ビット誤りの検査は２Ｍ回の処理で済む
が、２ビット誤りを検査は2MＣ2 の処理が必要にな
り、検査に処理時間がかかる問題があった。
シンドロームＳが、ある列ベクトルと他の列ベクトルと
の和に一致することを判断する処理には時間がかかる問
題がある。例えば図８のデータｗのように２Ｍビット長
の場合、１ビット誤りの検査は２Ｍ回の処理で済む
が、２ビット誤りを検査は2MＣ2 の処理が必要にな
り、検査に処理時間がかかる問題があった。
【００２７】本発明は、このような従来の問題点に着目
してなされたもので、Ｎ個のメモリからパラレル読出し
で一度にＮビットずつ同時に送られた固定ビット長Ｍの
Ｎ個のデータを対象に、効率良く誤り訂正の検査処理が
できるようにした誤り訂正装置を提供する。
してなされたもので、Ｎ個のメモリからパラレル読出し
で一度にＮビットずつ同時に送られた固定ビット長Ｍの
Ｎ個のデータを対象に、効率良く誤り訂正の検査処理が
できるようにした誤り訂正装置を提供する。
【００２８】
【課題を解決するための手段】この目的を達成するため
本発明は次のように構成する。尚、実施例図面中の符号
を併せて示す。まず本発明は、読出器１０によりデータ
記憶体１２から読み出したデータの誤りを検出して訂正
する誤り訂正装置を対象とする。データ記憶体１２に
は、Ｎ個のメモリ、例えば２個のメモリ３０ａ，３０ｂ
と、エンコード部３８が設けられる。
本発明は次のように構成する。尚、実施例図面中の符号
を併せて示す。まず本発明は、読出器１０によりデータ
記憶体１２から読み出したデータの誤りを検出して訂正
する誤り訂正装置を対象とする。データ記憶体１２に
は、Ｎ個のメモリ、例えば２個のメモリ３０ａ，３０ｂ
と、エンコード部３８が設けられる。
【００２９】各メモリ３０ａ，３０ｂには、例えば誤り
訂正符号（検査点）を付加した固定ビット長Ｍのデータ
が格納され、このデータはビット単位にシリアル読出し
される。読出器１０から所定のコマンドを受信すると、
各メモリ３０ａ，３０ｂから同時に読み出したＮ＝２ビ
ットのパラレルデータに対して、エンコード部３８が予
め定めた２N ＝４種類の信号の内の１つを割当て応答送
信する。
訂正符号（検査点）を付加した固定ビット長Ｍのデータ
が格納され、このデータはビット単位にシリアル読出し
される。読出器１０から所定のコマンドを受信すると、
各メモリ３０ａ，３０ｂから同時に読み出したＮ＝２ビ
ットのパラレルデータに対して、エンコード部３８が予
め定めた２N ＝４種類の信号の内の１つを割当て応答送
信する。
【００３０】読出器１０には、デコード部２０と検査部
２２，２４が設けられる。デコード部２０は、データ記
憶体１２から送信された２N ＝４種類の信号の１つから
Ｎ＝２ビットのパラレルデータを復調する。検査部２
２，２４は、デコード部２０でＮ＝２個のメモリ３０
ａ，３０ｂに対応した固定ビット長Ｍのデータを復調す
る毎に、各データに対して別々に訂正符号を検査して誤
りを訂正する。
２２，２４が設けられる。デコード部２０は、データ記
憶体１２から送信された２N ＝４種類の信号の１つから
Ｎ＝２ビットのパラレルデータを復調する。検査部２
２，２４は、デコード部２０でＮ＝２個のメモリ３０
ａ，３０ｂに対応した固定ビット長Ｍのデータを復調す
る毎に、各データに対して別々に訂正符号を検査して誤
りを訂正する。
【００３１】読出器１０の検査部２２，２４は、誤りが
訂正できたメモリ対応データの誤り位置の情報を使用
し、他のメモリ対応データの誤りを訂正する。データ記
憶体１２のエンコード部３８としては、予め定めた２N
＝４種類の信号に擬似ランダム信号を使用し、各メモリ
３０ａ，３０ｂから同時に読み出したＮ＝２ビットのパ
ラレルデータに対して、予め定めた２N ＝４種類の擬似
ランダム信号の内の１つを割当て送信させる。
訂正できたメモリ対応データの誤り位置の情報を使用
し、他のメモリ対応データの誤りを訂正する。データ記
憶体１２のエンコード部３８としては、予め定めた２N
＝４種類の信号に擬似ランダム信号を使用し、各メモリ
３０ａ，３０ｂから同時に読み出したＮ＝２ビットのパ
ラレルデータに対して、予め定めた２N ＝４種類の擬似
ランダム信号の内の１つを割当て送信させる。
【００３２】これに対し読出器１０のデコード部２０
は、データ記憶体１２の２N ＝４種類の擬似ランダム信
号と同一の信号を基準信号として保持し、受信信号との
自己相関を求める相関演算部４４ａ〜４４ｄと、相関演
算部４４ａ〜４４ｄで求めた２ N ＝４種類の擬似ランダ
ム信号ごとの自己相関の内、最大のものを求めて対応す
るＮ＝２ビットデータを出力する比較部４６を備える。
は、データ記憶体１２の２N ＝４種類の擬似ランダム信
号と同一の信号を基準信号として保持し、受信信号との
自己相関を求める相関演算部４４ａ〜４４ｄと、相関演
算部４４ａ〜４４ｄで求めた２ N ＝４種類の擬似ランダ
ム信号ごとの自己相関の内、最大のものを求めて対応す
るＮ＝２ビットデータを出力する比較部４６を備える。
【００３３】
【作用】このような本発明の誤り訂正装置によれば、デ
ータ記憶体のＮ個のメモリが保持するそれぞれのデータ
に、単一誤り訂正・２ビット誤り検出符号を付加し、１
回の通信で、Ｎ＝２ビットの情報を送り、２系列の情報
点と検査点で構成された各メモリ毎のデータを受信し、
各メモリ対応データ毎に個別に誤りを訂正する。
ータ記憶体のＮ個のメモリが保持するそれぞれのデータ
に、単一誤り訂正・２ビット誤り検出符号を付加し、１
回の通信で、Ｎ＝２ビットの情報を送り、２系列の情報
点と検査点で構成された各メモリ毎のデータを受信し、
各メモリ対応データ毎に個別に誤りを訂正する。
【００３４】これによって例えばメモリを２つ持つデー
タ記憶体から一度の通信で同時２ビットによりビット長
Ｍのデータを読み出す際に、２ビット誤りが生じても、
２Ｍ回の検査の処理で済み、誤り訂正の検査に要する処
理時間を大幅に短縮することができる。
タ記憶体から一度の通信で同時２ビットによりビット長
Ｍのデータを読み出す際に、２ビット誤りが生じても、
２Ｍ回の検査の処理で済み、誤り訂正の検査に要する処
理時間を大幅に短縮することができる。
【００３５】
【実施例】図１は本発明の誤り訂正装置が適用される読
出器とデータ記憶体を用いたデータ処理システムの実施
例である。図１において、読出器１０には制御部１４、
読出部１６、送受信部１８、デコード部２０、第１検査
部２２、第２検査部２４が設けられる。一方、データ記
憶体１２には制御部２６、送受信部２８、メモリ３０
ａ，３０ｂおよびエンコード部３８が設けられる。
出器とデータ記憶体を用いたデータ処理システムの実施
例である。図１において、読出器１０には制御部１４、
読出部１６、送受信部１８、デコード部２０、第１検査
部２２、第２検査部２４が設けられる。一方、データ記
憶体１２には制御部２６、送受信部２８、メモリ３０
ａ，３０ｂおよびエンコード部３８が設けられる。
【００３６】データ記憶体１２のメモリ３０ａ，３０ｂ
の同一アドレス位置には、データ３２ａ，３２ｂが格納
されている。データ３２ａ，３２ｂは、単一誤り訂正・
二重誤り検出符号であり、例えば拡張ハミング符号を使
用している。拡張ハミング符号としてのデータ３２ａ，
３２ｂは、情報点３４ａ，３４ｂと検査点３６ａ，３６
ｂで構成される。
の同一アドレス位置には、データ３２ａ，３２ｂが格納
されている。データ３２ａ，３２ｂは、単一誤り訂正・
二重誤り検出符号であり、例えば拡張ハミング符号を使
用している。拡張ハミング符号としてのデータ３２ａ，
３２ｂは、情報点３４ａ，３４ｂと検査点３６ａ，３６
ｂで構成される。
【００３７】この拡張ハミング符号としてのデータ３２
ａ，３２ｂにあっては、検査点３６ａ，３６ｂの検査ビ
ット数はハミング符号における検査ビット数をｍとする
と、ｍ＋１で与えられる。また符号ビットの最大数Ｍは
２m となる。更に、情報点３４ａ，３４ｂの情報ビット
の最大数は（２m −ｍ−１）となる。例えば、ｍ＝３の
場合を例にとると、検査点３６ａ，３６ｂの検査ビット
数は４ビット、データ３２ａ，３２ｂのビット長Ｍは８
ビット、更に情報点３４ａ，３４ｂの各情報ビット数は
４ビットとなる。
ａ，３２ｂにあっては、検査点３６ａ，３６ｂの検査ビ
ット数はハミング符号における検査ビット数をｍとする
と、ｍ＋１で与えられる。また符号ビットの最大数Ｍは
２m となる。更に、情報点３４ａ，３４ｂの情報ビット
の最大数は（２m −ｍ−１）となる。例えば、ｍ＝３の
場合を例にとると、検査点３６ａ，３６ｂの検査ビット
数は４ビット、データ３２ａ，３２ｂのビット長Ｍは８
ビット、更に情報点３４ａ，３４ｂの各情報ビット数は
４ビットとなる。
【００３８】したがって、データ３２ａ，３２ｂのそれ
ぞれをデータｗとすると、次のように一般化して表わす
ことができる。 ｗ＝（p1 p2 p3 p4 b1 b2 b3 b4） ここで、ｐ１〜ｐ４は検査ビット、ｂ１〜ｂ４は情報ビ
ットである。メモリ３０ａにデータ３２ａ，３２ｂを書
き込む際の符号データの作成は、次式に従う。
ぞれをデータｗとすると、次のように一般化して表わす
ことができる。 ｗ＝（p1 p2 p3 p4 b1 b2 b3 b4） ここで、ｐ１〜ｐ４は検査ビット、ｂ１〜ｂ４は情報ビ
ットである。メモリ３０ａにデータ３２ａ，３２ｂを書
き込む際の符号データの作成は、次式に従う。
【００３９】p1＝b1＋b2＋b3
p2＝b1＋b2＋b4
p3＝b1＋b3＋b4
p4＝b2＋b3＋b4
メモリ３０ａ，３０ｂに格納されたデータ３２ａ，３２
ｂは、読出器１０からのコマンドによる制御部２６の読
出アクセスを受けて、データ３２ａ，３２ｂが１ビット
ずつシリアルに読み出される。このデータ記憶体１２か
らの読出しは、読出器１０に設けた読出部１６より読出
コマンドを、メモリ３０ａ，３０ｂのデータ３２ａ，３
２ｂのビット数分例えば８ビットであるから８回送るこ
とで、読み出すことができる。
ｂは、読出器１０からのコマンドによる制御部２６の読
出アクセスを受けて、データ３２ａ，３２ｂが１ビット
ずつシリアルに読み出される。このデータ記憶体１２か
らの読出しは、読出器１０に設けた読出部１６より読出
コマンドを、メモリ３０ａ，３０ｂのデータ３２ａ，３
２ｂのビット数分例えば８ビットであるから８回送るこ
とで、読み出すことができる。
【００４０】メモリ３０ａ，３０ｂから１ビットずつ並
列に読み出されたビットデータは、エンコード部３８に
与えられる。エンコード部３８は、メモリ３０ａ，３０
ｂよりパラレルに読み出される２ビットデータのビット
パターンが（００，０１，１０，１１）の４種類である
ことから、この４種類の２ビットデータに対応した４種
類の送信コードを予めもっており、入力した２ビットデ
ータを４種類のコードの１つに変換して、送受信部２８
を介して読出器１０に送出する。
列に読み出されたビットデータは、エンコード部３８に
与えられる。エンコード部３８は、メモリ３０ａ，３０
ｂよりパラレルに読み出される２ビットデータのビット
パターンが（００，０１，１０，１１）の４種類である
ことから、この４種類の２ビットデータに対応した４種
類の送信コードを予めもっており、入力した２ビットデ
ータを４種類のコードの１つに変換して、送受信部２８
を介して読出器１０に送出する。
【００４１】このエンコード機能をメモリ数をＮとして
一般化すると、Ｎ個のメモリからパラレル出力されるＮ
ビットデータに対し２N 種類の送信コードを準備してお
き、対応する１つを選択して応答送信する。読出器１０
とデータ記憶体１２の間の伝送を行う送受信部１８，２
８は、この実施例にあっては、非接触結合で伝送を行
う。非接触結合としては、電磁誘導結合、光結合、電波
結合など適宜の伝送方式が採用できる。また、信号線接
続による伝送であってもよい。
一般化すると、Ｎ個のメモリからパラレル出力されるＮ
ビットデータに対し２N 種類の送信コードを準備してお
き、対応する１つを選択して応答送信する。読出器１０
とデータ記憶体１２の間の伝送を行う送受信部１８，２
８は、この実施例にあっては、非接触結合で伝送を行
う。非接触結合としては、電磁誘導結合、光結合、電波
結合など適宜の伝送方式が採用できる。また、信号線接
続による伝送であってもよい。
【００４２】読出器１０のデコード部２０は、データ記
憶体１２のエンコード部３８で変換されて送信された通
信コードから対応する２ビットデータを復調する。デコ
ード部２０の復調ビットは、それぞれ第１検査部２２と
第２検査部２４に出力される。第１検査部２２はメモリ
３０ａに対応して設けられ、第２検査部２４はメモリ３
０ｂに対応して設けられている。
憶体１２のエンコード部３８で変換されて送信された通
信コードから対応する２ビットデータを復調する。デコ
ード部２０の復調ビットは、それぞれ第１検査部２２と
第２検査部２４に出力される。第１検査部２２はメモリ
３０ａに対応して設けられ、第２検査部２４はメモリ３
０ｂに対応して設けられている。
【００４３】第１検査部２２、第２検査部２４のそれぞ
れは、拡張ハミング符号に従った検査処理により、デコ
ード部２０で復調されたメモリ３０ａ，３０ｂの受信デ
ータを対象に、単一誤り訂正・二重誤り検出の検査処理
を行う。この場合に使用する拡張ハミング符号の検査行
列は、（５）（６）式に示した通りである。図２は、図
１の実施例におけるデータ記憶体１２のメモリ３０ａ，
３０ｂからのパラレル読出しから読出器１０のデコード
部２０における受信データの復調までを示している。メ
モリ３０ａ，３０ｂのデータ３２ａ，３２ｂは、１，
２，３，・・・ｉ，ｊ，・・・ｍに示すビットをもち、
前半の情報点と後半の検査点に分けられる。読出器１０
からの読出しに対し、データ３２ａ，３２ｂは例えば第
１ビット目から並列的に読み出され、エンコード部３８
において、対応する送信コードＭｉ（但し、ｉ＝１〜
４）に変換されて送信される。この送信コードＭｉは、
読出器１０のデコード部２０で元の第１ビットの２ビッ
トデータに復元され、受信データ４０ａ，４０ｂの第１
ビット目を受信する。
れは、拡張ハミング符号に従った検査処理により、デコ
ード部２０で復調されたメモリ３０ａ，３０ｂの受信デ
ータを対象に、単一誤り訂正・二重誤り検出の検査処理
を行う。この場合に使用する拡張ハミング符号の検査行
列は、（５）（６）式に示した通りである。図２は、図
１の実施例におけるデータ記憶体１２のメモリ３０ａ，
３０ｂからのパラレル読出しから読出器１０のデコード
部２０における受信データの復調までを示している。メ
モリ３０ａ，３０ｂのデータ３２ａ，３２ｂは、１，
２，３，・・・ｉ，ｊ，・・・ｍに示すビットをもち、
前半の情報点と後半の検査点に分けられる。読出器１０
からの読出しに対し、データ３２ａ，３２ｂは例えば第
１ビット目から並列的に読み出され、エンコード部３８
において、対応する送信コードＭｉ（但し、ｉ＝１〜
４）に変換されて送信される。この送信コードＭｉは、
読出器１０のデコード部２０で元の第１ビットの２ビッ
トデータに復元され、受信データ４０ａ，４０ｂの第１
ビット目を受信する。
【００４４】以上の処理を第１ビット目から第ｍビット
目まで繰り返すことで、読出器１０側にデータ４０ａ，
４０ｂを受信することができ、受信データ４０ａが第１
検査部２２の検査対象となるデータｗ１となり、また受
信データ４０ｂが第２検査部２４で処理対象となるデー
タｗ２となる。図３は、図１の第１検査部２２と第２検
査部２４における本発明の誤り訂正の検査処理の原理を
示している。図１の実施例にあっては、一度の通信で同
時に２ビットを送ることができるため、２つのメモリ３
０ａ，３０ｂよりビット長Ｍの受信データ４０ａ，４０
ｂ即ちデータｗ１，ｗ２を受信したときの誤りパターン
は、図３（Ａ）〜（Ｅ）の５種類しか存在しない。
目まで繰り返すことで、読出器１０側にデータ４０ａ，
４０ｂを受信することができ、受信データ４０ａが第１
検査部２２の検査対象となるデータｗ１となり、また受
信データ４０ｂが第２検査部２４で処理対象となるデー
タｗ２となる。図３は、図１の第１検査部２２と第２検
査部２４における本発明の誤り訂正の検査処理の原理を
示している。図１の実施例にあっては、一度の通信で同
時に２ビットを送ることができるため、２つのメモリ３
０ａ，３０ｂよりビット長Ｍの受信データ４０ａ，４０
ｂ即ちデータｗ１，ｗ２を受信したときの誤りパターン
は、図３（Ａ）〜（Ｅ）の５種類しか存在しない。
【００４５】即ち、図１にあっては、一度の通信で２ビ
ットを同時に送ることから、１通信誤り訂正・２通信誤
り検出符号、即ち２ビット誤り訂正・４ビット誤り検出
符号であり、図３（Ａ）〜（Ｅ）のように、データｗ
１，ｗ２の各々につき２ビットで、合計４ビットの太線
で示す領域での誤り検出と誤り訂正を行うことになる。
図３（Ａ）は、１ビット誤りが起きた場合であり、受信
データｗ１のｊビット目に誤りが起きた場合を代表例と
して示している。この１ビット誤りには、受信データｗ
１のｊビット目以外の任意の１ビットに誤りが起きた場
合、および受信データｗ２の任意の１ビットのみに誤り
が起きた場合を含む。
ットを同時に送ることから、１通信誤り訂正・２通信誤
り検出符号、即ち２ビット誤り訂正・４ビット誤り検出
符号であり、図３（Ａ）〜（Ｅ）のように、データｗ
１，ｗ２の各々につき２ビットで、合計４ビットの太線
で示す領域での誤り検出と誤り訂正を行うことになる。
図３（Ａ）は、１ビット誤りが起きた場合であり、受信
データｗ１のｊビット目に誤りが起きた場合を代表例と
して示している。この１ビット誤りには、受信データｗ
１のｊビット目以外の任意の１ビットに誤りが起きた場
合、および受信データｗ２の任意の１ビットのみに誤り
が起きた場合を含む。
【００４６】図３（Ｂ）は、２ビット誤りが起きた場合
であり、この場合の２ビット誤りは受信データｗ１のｊ
ビット目と受信データｗ２のｊビット目、即ちデータｗ
１，ｗ２の同一ビット位置に、それぞれ誤りが起きた場
合である。勿論、図３（Ｂ）はｊビット位置を代表例と
して示しており、受信データｗ１，ｗ２の任意の同一ビ
ット位置に誤りが起きる２ビット誤りを含む。
であり、この場合の２ビット誤りは受信データｗ１のｊ
ビット目と受信データｗ２のｊビット目、即ちデータｗ
１，ｗ２の同一ビット位置に、それぞれ誤りが起きた場
合である。勿論、図３（Ｂ）はｊビット位置を代表例と
して示しており、受信データｗ１，ｗ２の任意の同一ビ
ット位置に誤りが起きる２ビット誤りを含む。
【００４７】図３（Ｃ）は、図３（Ｂ）と同じ２ビット
誤りであるが、受信データｗ１がｉビット目で誤りが起
き、受信データｗ２は別のｊビット目で誤りが起きた場
合である。この受信データｗ１，ｗ２の異なるビット位
置のそれぞれで１ビット誤りが起きて合計２ビット誤り
となる場合は、図示のｉ，ｊビット目での１ビット誤り
以外にも、他の任意のビット目の異なった位置での１ビ
ット誤りをそれぞれもつ場合を含む。
誤りであるが、受信データｗ１がｉビット目で誤りが起
き、受信データｗ２は別のｊビット目で誤りが起きた場
合である。この受信データｗ１，ｗ２の異なるビット位
置のそれぞれで１ビット誤りが起きて合計２ビット誤り
となる場合は、図示のｉ，ｊビット目での１ビット誤り
以外にも、他の任意のビット目の異なった位置での１ビ
ット誤りをそれぞれもつ場合を含む。
【００４８】図３（Ｄ）は３ビット誤りであり、この場
合の３ビット誤りは受信データｗ１のｉビットで１ビッ
ト誤りが起き、受信データｗ２のｉビット目とｊビット
目で２ビット誤りが起きた場合である。即ち、受信デー
タｗ１，ｗ２の同一ビット位置となるｉビット目のそれ
ぞれで１ビット誤りが起き、更に受信データｗ２の別の
ｊビット目で１ビット誤りが起きて、合計３ビット誤り
となった場合である。
合の３ビット誤りは受信データｗ１のｉビットで１ビッ
ト誤りが起き、受信データｗ２のｉビット目とｊビット
目で２ビット誤りが起きた場合である。即ち、受信デー
タｗ１，ｗ２の同一ビット位置となるｉビット目のそれ
ぞれで１ビット誤りが起き、更に受信データｗ２の別の
ｊビット目で１ビット誤りが起きて、合計３ビット誤り
となった場合である。
【００４９】この図３（Ｄ）の誤りパターンには、逆に
受信データｗ１側が２ビット誤り、受信データｗ２側が
１ビット誤りとなる場合を含む。一方、３ビット誤りで
あっても、受信データｗ１とｗ２の同一ビット位置の各
々で１ビット誤りが起きずに、３ビット誤りの全てのビ
ット位置が異なっている場合は、図３（Ｄ）のパターン
から除外される。この図３（Ｄ）に示す３ビット誤りパ
ターン４２ｄは、２ビット誤り訂正の訂正能力を越えた
３ビット誤り訂正を可能とする。
受信データｗ１側が２ビット誤り、受信データｗ２側が
１ビット誤りとなる場合を含む。一方、３ビット誤りで
あっても、受信データｗ１とｗ２の同一ビット位置の各
々で１ビット誤りが起きずに、３ビット誤りの全てのビ
ット位置が異なっている場合は、図３（Ｄ）のパターン
から除外される。この図３（Ｄ）に示す３ビット誤りパ
ターン４２ｄは、２ビット誤り訂正の訂正能力を越えた
３ビット誤り訂正を可能とする。
【００５０】図３（Ｅ）は、４ビット誤りであり、受信
データｗ１，ｗ２のｉビット目とｊビット目の各々でビ
ット誤りとなって各データが２ビット誤りとなり、合計
４ビット誤りとなった場合である。これを４ビット誤り
パターン４２ｅとする。図３（Ａ）〜（Ｅ）の各パター
ン４２ａ〜４２ｅに対応した検査処理に先立ち、図１の
第１検査部２２，第２検査部２４にあっては、受信デー
タｗ１，ｗ２のシンドロームＳ１，Ｓ２を計算する。シ
ンドロームＳ１，Ｓ２の計算は、デコード部２０より受
信ビットが復調されるごとに行ってもよいし、データｗ
１，ｗ２の受信が完了してから行ってもよい。計算され
た受信データｗ１，ｗ２のシンドロームＳ１，Ｓ２が共
に０であれば、誤りは存在しない。誤りが存在すると、
シンドロームＳ１，Ｓ２は０以外の値をとる。
データｗ１，ｗ２のｉビット目とｊビット目の各々でビ
ット誤りとなって各データが２ビット誤りとなり、合計
４ビット誤りとなった場合である。これを４ビット誤り
パターン４２ｅとする。図３（Ａ）〜（Ｅ）の各パター
ン４２ａ〜４２ｅに対応した検査処理に先立ち、図１の
第１検査部２２，第２検査部２４にあっては、受信デー
タｗ１，ｗ２のシンドロームＳ１，Ｓ２を計算する。シ
ンドロームＳ１，Ｓ２の計算は、デコード部２０より受
信ビットが復調されるごとに行ってもよいし、データｗ
１，ｗ２の受信が完了してから行ってもよい。計算され
た受信データｗ１，ｗ２のシンドロームＳ１，Ｓ２が共
に０であれば、誤りは存在しない。誤りが存在すると、
シンドロームＳ１，Ｓ２は０以外の値をとる。
【００５１】図３（Ａ）の１ビット誤りパターン４２ａ
の場合には、ｊビット目に誤りを生じた受信データｗ１
のシンドロームＳ１はＳ１＝Ｈｊ´と、０以外の値をも
つ。これに対し、誤りのない受信データｗ２のシンドロ
ームは、Ｓ２＝０となる。したがって、シンドロームＳ
１＝Ｈｊ´の値に一致する列ベクトルのどこかを検査す
ることでｊビット目の誤りを検出し、ｊビット目を反転
することで１ビットを訂正できる。
の場合には、ｊビット目に誤りを生じた受信データｗ１
のシンドロームＳ１はＳ１＝Ｈｊ´と、０以外の値をも
つ。これに対し、誤りのない受信データｗ２のシンドロ
ームは、Ｓ２＝０となる。したがって、シンドロームＳ
１＝Ｈｊ´の値に一致する列ベクトルのどこかを検査す
ることでｊビット目の誤りを検出し、ｊビット目を反転
することで１ビットを訂正できる。
【００５２】図３（Ｂ）の２ビット誤りパターン４２ｂ
については、受信データｗ１，ｗ２のシンドロームＳ
１，Ｓ２は共に０以外の値となり、更にシンドロームＳ
１，Ｓ２の計算結果が同じＨｊ´となることで、同一ビ
ット位置となるｊビット目に誤りがあることが判る。し
たがって、この場合には受信データｗ１，ｗ２の両方の
ｊビット目を反転することで２ビット誤りが訂正でき
る。
については、受信データｗ１，ｗ２のシンドロームＳ
１，Ｓ２は共に０以外の値となり、更にシンドロームＳ
１，Ｓ２の計算結果が同じＨｊ´となることで、同一ビ
ット位置となるｊビット目に誤りがあることが判る。し
たがって、この場合には受信データｗ１，ｗ２の両方の
ｊビット目を反転することで２ビット誤りが訂正でき
る。
【００５３】図３（Ｃ）の２ビット誤りパターン４２ｃ
の場合には、受信データｗ１，ｗ２のシンドロームＳ
１，Ｓ２は、誤りビット位置がｉビット目，ｊビット目
と、異なっていることから、Ｈｉ´，Ｈｊ´と、異なっ
た０以外の値となる。したがって、受信データｗ１，ｗ
２ごとにシンドロームＳ１，Ｓ２の値Ｈｉ´，Ｈｊ´に
一致する列ベクトルの位置を検査して誤りビットｉ，ｊ
を見つけ、それぞれビット反転することで、各々１ビッ
ト訂正することができる。
の場合には、受信データｗ１，ｗ２のシンドロームＳ
１，Ｓ２は、誤りビット位置がｉビット目，ｊビット目
と、異なっていることから、Ｈｉ´，Ｈｊ´と、異なっ
た０以外の値となる。したがって、受信データｗ１，ｗ
２ごとにシンドロームＳ１，Ｓ２の値Ｈｉ´，Ｈｊ´に
一致する列ベクトルの位置を検査して誤りビットｉ，ｊ
を見つけ、それぞれビット反転することで、各々１ビッ
ト訂正することができる。
【００５４】図３（Ｄ）の３ビット誤りパターン４２ｄ
の場合については、受信データｗ１のシンドロームＳ１
は０以外の値Ｈｉ´をもつが、受信データｗ２のシンド
ロームＳ２の値は、列ベクトルのどこにも対応するもの
がない値Ｈｋをとる。これによって、受信データｗ２に
２ビット誤りが生じたことを検出できる。この図３
（Ｄ）の３ビット誤りパターン４２ｄは、図４に示す手
順によって、３つの誤りビットを全て訂正することがで
きる。
の場合については、受信データｗ１のシンドロームＳ１
は０以外の値Ｈｉ´をもつが、受信データｗ２のシンド
ロームＳ２の値は、列ベクトルのどこにも対応するもの
がない値Ｈｋをとる。これによって、受信データｗ２に
２ビット誤りが生じたことを検出できる。この図３
（Ｄ）の３ビット誤りパターン４２ｄは、図４に示す手
順によって、３つの誤りビットを全て訂正することがで
きる。
【００５５】図４（Ａ）は、図３（Ｄ）と同じ３ビット
誤りパターン４２ｄをそのまま示している。この図４
（Ａ）の誤りパターン４２ｄについては、まず１ビット
誤りとなっている受信データｗ１について、シンドロー
ムＳ１の算出値Ｈｉ´に一致する列ベクトルの位置ｉか
らｉビット目の誤りを検出し、図４（Ｂ）に示すよう
に、受信データｗ１のｉビット目を反転することで誤り
訂正する。
誤りパターン４２ｄをそのまま示している。この図４
（Ａ）の誤りパターン４２ｄについては、まず１ビット
誤りとなっている受信データｗ１について、シンドロー
ムＳ１の算出値Ｈｉ´に一致する列ベクトルの位置ｉか
らｉビット目の誤りを検出し、図４（Ｂ）に示すよう
に、受信データｗ１のｉビット目を反転することで誤り
訂正する。
【００５６】次に図４（Ｃ）に示すように、図４（Ｂ）
で訂正した受信データｗ１のｉビット目と同一位置の受
信データｗ２のｉビット目に誤りがあるものとして訂正
し、１ビット誤りパターン４２ｄ−２とする。この受信
データｗ２のｉビット目が誤りであるか否かは、ｉビッ
ト目を訂正した後にシンドロームＳ２を計算すればよ
い。
で訂正した受信データｗ１のｉビット目と同一位置の受
信データｗ２のｉビット目に誤りがあるものとして訂正
し、１ビット誤りパターン４２ｄ−２とする。この受信
データｗ２のｉビット目が誤りであるか否かは、ｉビッ
ト目を訂正した後にシンドロームＳ２を計算すればよ
い。
【００５７】訂正後に計算したシンドロームＳ２が０以
外の値で、列ベクトルの該当する値、例えばＨｊ´をも
っていれば、受信データｗ２のｉビット目の訂正が正し
い訂正であることが判る。しかし、もし受信データｗ２
のｉビット目の訂正が誤りであった場合には、そもそも
３通信以上の誤りがあったことになり、既に訂正不可能
または誤訂正をしてもしかたない状態になっているた
め、本例からは除外できる。
外の値で、列ベクトルの該当する値、例えばＨｊ´をも
っていれば、受信データｗ２のｉビット目の訂正が正し
い訂正であることが判る。しかし、もし受信データｗ２
のｉビット目の訂正が誤りであった場合には、そもそも
３通信以上の誤りがあったことになり、既に訂正不可能
または誤訂正をしてもしかたない状態になっているた
め、本例からは除外できる。
【００５８】図４（Ｃ）に示すように、受信データｗ２
のｉビット目の訂正が正しい訂正であった場合には、訂
正後にシンドロームＳ２を計算すると、計算値はＨｊ´
となり、列ベクトルのＨｊ´をもつ位置からｊビット目
に誤りがあることが判る。そこで、受信データｗ２のｊ
ビット目をビット反転して訂正することで、最終的に図
４（Ｄ）の３ビット誤りを修正した訂正パターン４２ｄ
−３を得ることができる。
のｉビット目の訂正が正しい訂正であった場合には、訂
正後にシンドロームＳ２を計算すると、計算値はＨｊ´
となり、列ベクトルのＨｊ´をもつ位置からｊビット目
に誤りがあることが判る。そこで、受信データｗ２のｊ
ビット目をビット反転して訂正することで、最終的に図
４（Ｄ）の３ビット誤りを修正した訂正パターン４２ｄ
−３を得ることができる。
【００５９】再び図３を参照するに、図３（Ｅ）の４ビ
ット誤りパターン４２ｅについては、受信データｗ１，
ｗ２のそれぞれで２ビット誤りを生じており、シンドロ
ームＳ１，Ｓ２の計算結果は共に列ベクトルには存在し
ない値Ｈｋとなり、それぞれ２ビット誤りの合計４ビッ
ト誤りを判断することができる。以上の説明から明らか
なように、図３（Ａ）〜（Ｃ）および（Ｅ）の１ビット
誤りパターン４２ａ、２ビット誤りパターン４２ｂ、２
ビット誤りパターン４２ｃおよび４ビット誤りパターン
４２ｅについては、受信データｗ１，ｗ２のビット長２
ｍ回分の判断で検査処理を終了することができる。更
に、図３（Ｄ）の３ビット誤りパターン４２ｄについて
は、図４（Ａ）〜（Ｄ）に示した手順に従って、２ビッ
トの訂正能力を越えた３ビットの誤りを訂正することが
できる。
ット誤りパターン４２ｅについては、受信データｗ１，
ｗ２のそれぞれで２ビット誤りを生じており、シンドロ
ームＳ１，Ｓ２の計算結果は共に列ベクトルには存在し
ない値Ｈｋとなり、それぞれ２ビット誤りの合計４ビッ
ト誤りを判断することができる。以上の説明から明らか
なように、図３（Ａ）〜（Ｃ）および（Ｅ）の１ビット
誤りパターン４２ａ、２ビット誤りパターン４２ｂ、２
ビット誤りパターン４２ｃおよび４ビット誤りパターン
４２ｅについては、受信データｗ１，ｗ２のビット長２
ｍ回分の判断で検査処理を終了することができる。更
に、図３（Ｄ）の３ビット誤りパターン４２ｄについて
は、図４（Ａ）〜（Ｄ）に示した手順に従って、２ビッ
トの訂正能力を越えた３ビットの誤りを訂正することが
できる。
【００６０】尚、図３および図４の検査処理について
は、受信データｗ１，ｗ２のそれぞれは、誤り検出能力
を越える３通信以上、誤りがないことを前提にしてお
り、受信データのそれぞれで３通信以上の誤りがあれ
ば、当然に判断も誤ることになる。図５は、図１の第１
検査部２２および第２検査部２４による図３の５種類の
誤りパターン４２ａ〜４２ｄに従った検査処理である。
まずステップＳ１で、２系列の一定長（ビット長Ｍ）の
受信データｗ１，ｗ２の復元終了をチェックしている。
２系列の受信データｗ１，ｗ２の復元が終了すると、ス
テップＳ２で、各系列のシンドロームＳ１，Ｓ２を計算
する。勿論、シンドロームＳ１，Ｓ２の計算は受信デー
タの各ビットを受信するごとに順次計算してもよい。
は、受信データｗ１，ｗ２のそれぞれは、誤り検出能力
を越える３通信以上、誤りがないことを前提にしてお
り、受信データのそれぞれで３通信以上の誤りがあれ
ば、当然に判断も誤ることになる。図５は、図１の第１
検査部２２および第２検査部２４による図３の５種類の
誤りパターン４２ａ〜４２ｄに従った検査処理である。
まずステップＳ１で、２系列の一定長（ビット長Ｍ）の
受信データｗ１，ｗ２の復元終了をチェックしている。
２系列の受信データｗ１，ｗ２の復元が終了すると、ス
テップＳ２で、各系列のシンドロームＳ１，Ｓ２を計算
する。勿論、シンドロームＳ１，Ｓ２の計算は受信デー
タの各ビットを受信するごとに順次計算してもよい。
【００６１】続いてステップＳ３でＳ１＝Ｓ２＝０であ
れば、ステップＳ１６でエラーなしとする。ステップＳ
３でＳ１＝Ｓ２＝０でなければ、ステップＳ４でシンド
ロームＳ１，Ｓ２の値から各系列のエラービット数を判
定する。これにより図３（Ａ）〜（Ｅ）の５種類の誤り
パターン４２ａ〜４２ｅが判別される。次にステップＳ
５で、１系列のみの１ビットエラー、即ち図３（Ａ）の
１ビット誤りパターン４２ａを判定した場合には、ステ
ップＳ９に進み、パターン１の処理を行う。またステッ
プＳ６で、受信データｗ１，ｗ２のそれぞれに１ビット
エラーがあった場合には、ステップＳ１０に進み、シン
ドロームＳ１，Ｓ２の一致を判断する。
れば、ステップＳ１６でエラーなしとする。ステップＳ
３でＳ１＝Ｓ２＝０でなければ、ステップＳ４でシンド
ロームＳ１，Ｓ２の値から各系列のエラービット数を判
定する。これにより図３（Ａ）〜（Ｅ）の５種類の誤り
パターン４２ａ〜４２ｅが判別される。次にステップＳ
５で、１系列のみの１ビットエラー、即ち図３（Ａ）の
１ビット誤りパターン４２ａを判定した場合には、ステ
ップＳ９に進み、パターン１の処理を行う。またステッ
プＳ６で、受信データｗ１，ｗ２のそれぞれに１ビット
エラーがあった場合には、ステップＳ１０に進み、シン
ドロームＳ１，Ｓ２の一致を判断する。
【００６２】一致していた場合には、同一ビット位置に
誤りがあることから、図３（Ｂ）の２ビット誤りパター
ン４２ｂと判断し、ステップＳ１１のパターン２の処理
を行う。シンドロームＳ１，Ｓ２が不一致であった場合
には、誤りビット位置が異なっていることから、図３
（Ｃ）の２ビット誤りパターン４２ｃと判定し、ステッ
プＳ１２でパターン３の処理を行う。
誤りがあることから、図３（Ｂ）の２ビット誤りパター
ン４２ｂと判断し、ステップＳ１１のパターン２の処理
を行う。シンドロームＳ１，Ｓ２が不一致であった場合
には、誤りビット位置が異なっていることから、図３
（Ｃ）の２ビット誤りパターン４２ｃと判定し、ステッ
プＳ１２でパターン３の処理を行う。
【００６３】また、受信データｗ１，ｗ２の一方が１ビ
ットエラーで他方が２ビットエラーであった場合には、
図３（Ｄ）の３ビット誤りパターン４２ｄと判定し、ス
テップＳ１３に進み、パターン４の処理を行う。パター
ン４の処理は、図４（Ａ）〜（Ｄ）の手順に従って行わ
れる。更に、ステップＳ８で、受信データｗ１，ｗ２の
両系列が２ビットエラーとなる図３（Ｅ）の４ビット誤
りパターン４２ｅであった場合には、ステップＳ１４に
進み、パターン５の処理を行う。ステップＳ５〜ステッ
プＳ８の判断で、いずれのパターンにも該当しなかった
場合、ステップＳ１５で訂正不可能なエラーとする。
ットエラーで他方が２ビットエラーであった場合には、
図３（Ｄ）の３ビット誤りパターン４２ｄと判定し、ス
テップＳ１３に進み、パターン４の処理を行う。パター
ン４の処理は、図４（Ａ）〜（Ｄ）の手順に従って行わ
れる。更に、ステップＳ８で、受信データｗ１，ｗ２の
両系列が２ビットエラーとなる図３（Ｅ）の４ビット誤
りパターン４２ｅであった場合には、ステップＳ１４に
進み、パターン５の処理を行う。ステップＳ５〜ステッ
プＳ８の判断で、いずれのパターンにも該当しなかった
場合、ステップＳ１５で訂正不可能なエラーとする。
【００６４】図６は、図１のエンコード部３８およびデ
コード部２０の具体的な実施例である。データ記憶体１
２のエンコード部３８は、擬似ランダム系列発生部４８
と擬似ランダム信号発生部５０で構成される。擬似ラン
ダム系列発生部４８には、メモリ３０ａ，３０ｂより１
回ごとに読み出されるパラレル２ビットデータに対応し
て、２2 ＝４種類の擬似ランダム系列が予め準備されて
いる。
コード部２０の具体的な実施例である。データ記憶体１
２のエンコード部３８は、擬似ランダム系列発生部４８
と擬似ランダム信号発生部５０で構成される。擬似ラン
ダム系列発生部４８には、メモリ３０ａ，３０ｂより１
回ごとに読み出されるパラレル２ビットデータに対応し
て、２2 ＝４種類の擬似ランダム系列が予め準備されて
いる。
【００６５】例えば４種類の擬似ランダム系列Ｍ00，Ｍ
01，Ｍ10，Ｍ11が準備されており、ビット００で擬似ラ
ンダム系列Ｍ00を発生し、ビット０１で擬似ランダム系
列Ｍ01を発生し、ビット１０で擬似ランダム系列Ｍ10を
発生し、更にビット１１で擬似ランダム系列Ｍ11を発生
する。擬似ランダム系列発生部４８で入力２ビットに対
応して発生された擬似ランダム系列は、擬似ランダム信
号発生部５０でスペクトラム拡散信号に変換され、送受
信部２８より読出器１０に送信される。
01，Ｍ10，Ｍ11が準備されており、ビット００で擬似ラ
ンダム系列Ｍ00を発生し、ビット０１で擬似ランダム系
列Ｍ01を発生し、ビット１０で擬似ランダム系列Ｍ10を
発生し、更にビット１１で擬似ランダム系列Ｍ11を発生
する。擬似ランダム系列発生部４８で入力２ビットに対
応して発生された擬似ランダム系列は、擬似ランダム信
号発生部５０でスペクトラム拡散信号に変換され、送受
信部２８より読出器１０に送信される。
【００６６】読出器１０のデコード部２０は、４つの相
関演算器４４ａ〜４４ｄと比較部４６で構成される。即
ち、００相関演算器４４ａ、０１相関演算器４４ｂ、１
０相関演算器４４ｃ、１１相関演算器４４ｄで構成され
る。００相関演算器４４ａは、データ記憶体１２の擬似
ランダム系列発生部４８のビット００に対応して発生す
る擬似ランダム系列Ｍ00と同じ系列を基準信号として格
納しており、送受信部１８からの受信データと基準信号
との自己相関を計算する。受信系列が基準系列に一致す
ると、相関出力がピーク出力となる。
関演算器４４ａ〜４４ｄと比較部４６で構成される。即
ち、００相関演算器４４ａ、０１相関演算器４４ｂ、１
０相関演算器４４ｃ、１１相関演算器４４ｄで構成され
る。００相関演算器４４ａは、データ記憶体１２の擬似
ランダム系列発生部４８のビット００に対応して発生す
る擬似ランダム系列Ｍ00と同じ系列を基準信号として格
納しており、送受信部１８からの受信データと基準信号
との自己相関を計算する。受信系列が基準系列に一致す
ると、相関出力がピーク出力となる。
【００６７】同様に、０１相関演算器４４ｂは擬似ラン
ダム系列Ｍ01を基準信号として保持し、１０相関演算器
４４ｃは擬似ランダム信号Ｍ10を基準信号として保持
し、更に、１１相関演算器４４ｄは擬似ランダム信号Ｍ
11を基準信号として保持し、それぞれ受信系列との自己
相関を計算する。比較部４６は４つの相関演算器４４ａ
〜４４ｄの出力を読出データの受信タイミングで比較し
ており、相関出力が最大となる、いずれかの相関演算器
の基準系列に対応する２ビットデータを復元し、第１検
査部２２、第２検査部２４に出力する。
ダム系列Ｍ01を基準信号として保持し、１０相関演算器
４４ｃは擬似ランダム信号Ｍ10を基準信号として保持
し、更に、１１相関演算器４４ｄは擬似ランダム信号Ｍ
11を基準信号として保持し、それぞれ受信系列との自己
相関を計算する。比較部４６は４つの相関演算器４４ａ
〜４４ｄの出力を読出データの受信タイミングで比較し
ており、相関出力が最大となる、いずれかの相関演算器
の基準系列に対応する２ビットデータを復元し、第１検
査部２２、第２検査部２４に出力する。
【００６８】図７は、図１のデータ記憶体１２のメモリ
５０として、Ｎ個のシリアルメモリ３０−１〜３０−Ｎ
を設けた場合であり、データ読出命令に基づく制御部２
６からの出力でシリアルメモリ３０−１〜３０−Ｎの並
列的な読出しでＮビットのパラレルデータを読み出すよ
うにしている。図８は、図１のデータ記憶体１２のメモ
リ５０として、データ読出命令に対し複数ビットのパラ
レル読出しを行うメモリ５５を設けた実施例である。デ
ータ読出命令に基づく制御部２６からの出力に対し、メ
モリ５０としてＮビットパラレル読み出しメモリ５５を
設け、Ｎビットパラレルデータを読み出すようにしたこ
とを特徴とする。
５０として、Ｎ個のシリアルメモリ３０−１〜３０−Ｎ
を設けた場合であり、データ読出命令に基づく制御部２
６からの出力でシリアルメモリ３０−１〜３０−Ｎの並
列的な読出しでＮビットのパラレルデータを読み出すよ
うにしている。図８は、図１のデータ記憶体１２のメモ
リ５０として、データ読出命令に対し複数ビットのパラ
レル読出しを行うメモリ５５を設けた実施例である。デ
ータ読出命令に基づく制御部２６からの出力に対し、メ
モリ５０としてＮビットパラレル読み出しメモリ５５を
設け、Ｎビットパラレルデータを読み出すようにしたこ
とを特徴とする。
【００６９】図９は、図１のデータ記憶体１２のメモリ
５０として、データ読出命令に対する並列ビット読み出
しを行うメモリの実施例である。この実施例にあって
は、メモリ５０に、メモリ制御部５６、ＭＮビットパラ
レル読み出しメモリ５８およびシフトレジスタ６０を設
けている。ここで、ＭＮビットパラレル読み出しメモリ
５８は、ビット幅ＮでＭ回読出し可能なパラレルデータ
を、１回のアクセスで読み出すメモリを意味する。この
ため、メモリ制御部５６にはカウンタおよびアドレスレ
ジスタが設けられる。
５０として、データ読出命令に対する並列ビット読み出
しを行うメモリの実施例である。この実施例にあって
は、メモリ５０に、メモリ制御部５６、ＭＮビットパラ
レル読み出しメモリ５８およびシフトレジスタ６０を設
けている。ここで、ＭＮビットパラレル読み出しメモリ
５８は、ビット幅ＮでＭ回読出し可能なパラレルデータ
を、１回のアクセスで読み出すメモリを意味する。この
ため、メモリ制御部５６にはカウンタおよびアドレスレ
ジスタが設けられる。
【００７０】制御部２６でリードコマンドに続いてリー
ドアドレスが受信されると、メモリ制御部５６のアドレ
スレジスタに受信アドレスがセットされる。続いて、最
初のデータ読出命令が受信されると、制御部３０はアド
レスレジスタによるアドレス指定でＭＮビットパラレル
読み出しメモリ５８をリードアクセスし、Ｍ×Ｎビット
分のパラレルデータをシフトレジスタ６０に読み出し、
シフトレジスタ６０は最初のＮビット分のパラレルデー
タを出力する。またメモリ制御部５６にあっては、カウ
ンタを１つインクリメントする。
ドアドレスが受信されると、メモリ制御部５６のアドレ
スレジスタに受信アドレスがセットされる。続いて、最
初のデータ読出命令が受信されると、制御部３０はアド
レスレジスタによるアドレス指定でＭＮビットパラレル
読み出しメモリ５８をリードアクセスし、Ｍ×Ｎビット
分のパラレルデータをシフトレジスタ６０に読み出し、
シフトレジスタ６０は最初のＮビット分のパラレルデー
タを出力する。またメモリ制御部５６にあっては、カウ
ンタを１つインクリメントする。
【００７１】続いて、２番目のデータ読出命令を受信す
ると、制御部２６はシフトレジスタ６０にシフト信号を
出力し、次のＮビット分パラレルデータの出力を行い、
メモリ制御部５６のカウンタをインクリメントする。こ
のようなデータ返送命令受信ごとのシフト動作をメモリ
制御部５６のカウンタの計数値がＭに達するまで繰り返
す。カウンタがＭに達するとＭ×Ｎビット分のデータ出
力が完了したことになり、レジスタを０にクリアすると
共にアドレスレジスタを１つインクリメントし、次のデ
ータ返送命令に基づき、ＭＮビットパラレル読み出しメ
モリ５８からの読出しによるシフトレジスタ６０への転
送を行う。
ると、制御部２６はシフトレジスタ６０にシフト信号を
出力し、次のＮビット分パラレルデータの出力を行い、
メモリ制御部５６のカウンタをインクリメントする。こ
のようなデータ返送命令受信ごとのシフト動作をメモリ
制御部５６のカウンタの計数値がＭに達するまで繰り返
す。カウンタがＭに達するとＭ×Ｎビット分のデータ出
力が完了したことになり、レジスタを０にクリアすると
共にアドレスレジスタを１つインクリメントし、次のデ
ータ返送命令に基づき、ＭＮビットパラレル読み出しメ
モリ５８からの読出しによるシフトレジスタ６０への転
送を行う。
【００７２】尚、図７〜図９のように、データ記憶体１
２に１回の読出でＮビットのパラレルビットの読出が行
われるメモリを設けた場合には、エンコード部３８とし
ては例えば２N 種類の擬似ランダム系列を用意すればよ
い。この場合の検査部による検査処理は、２Ｎビット誤
り訂正・４Ｎビット誤り検出符号として、図３と同様に
して分けた誤りパターンごとの検査処理を行えばよい。
２に１回の読出でＮビットのパラレルビットの読出が行
われるメモリを設けた場合には、エンコード部３８とし
ては例えば２N 種類の擬似ランダム系列を用意すればよ
い。この場合の検査部による検査処理は、２Ｎビット誤
り訂正・４Ｎビット誤り検出符号として、図３と同様に
して分けた誤りパターンごとの検査処理を行えばよい。
【００７３】また、読出動作ごとに１ビットずつ出力す
る図１または図７のシリアル読出メモリとしては、通
常、Ｅ2 ＰＲＯＭが使用されるが、それ以外の、電池電
源によりバックアップされたシリアル読出メモリであっ
てもよい。また、データ記憶体に設けるメモリとして
は、アドレス指定を不要とするシーケンシャル・リード
メモリであってもよいし、アドレスを指定するランダム
・アクセスメモリであってもよい。
る図１または図７のシリアル読出メモリとしては、通
常、Ｅ2 ＰＲＯＭが使用されるが、それ以外の、電池電
源によりバックアップされたシリアル読出メモリであっ
てもよい。また、データ記憶体に設けるメモリとして
は、アドレス指定を不要とするシーケンシャル・リード
メモリであってもよいし、アドレスを指定するランダム
・アクセスメモリであってもよい。
【００７４】
【発明の効果】以上説明してきたように本発明によれ
ば、例えば２つのメモリからのビット読出しで、１回の
通信で同時に２ビット通信する場合の誤り訂正として、
各メモリに１ビット誤り訂正・２ビット誤り検出符号を
格納しておくことで、受信側にあっては、３ビット誤り
訂正・４ビット誤り検出符号とすることができ、訂正符
号の検査処理を容易にして、処理時間を短縮することが
できる。具体的には、従来は２Ｍ＋2MＣ2 であったもの
が、本発明にあっては、２Ｍ回の検査処理に低減するこ
とができる。
ば、例えば２つのメモリからのビット読出しで、１回の
通信で同時に２ビット通信する場合の誤り訂正として、
各メモリに１ビット誤り訂正・２ビット誤り検出符号を
格納しておくことで、受信側にあっては、３ビット誤り
訂正・４ビット誤り検出符号とすることができ、訂正符
号の検査処理を容易にして、処理時間を短縮することが
できる。具体的には、従来は２Ｍ＋2MＣ2 であったもの
が、本発明にあっては、２Ｍ回の検査処理に低減するこ
とができる。
【図１】本発明の基本的な実施例を示したブロック図
【図２】本発明のメモリ読出データの通信処理の説明図
【図３】検査対象となる誤りパターンの説明図
【図４】一方が１ビット誤り、他方が２ビット誤りの場
合の訂正手順の説明図
合の訂正手順の説明図
【図５】本発明による訂正処理のフローチャート
【図６】本発明の具体例のブロック図
【図７】本発明のデータ記憶体で用いるメモリ構成の他
の実施例の説明図
の実施例の説明図
【図８】本発明のデータ記憶体で用いるメモリ構成の他
の実施例の説明図
の実施例の説明図
【図９】本発明のデータ記憶体で用いるメモリ構成の他
の実施例の説明図
の実施例の説明図
【図１０】従来装置のブロック図
【図１１】従来の誤り訂正の検査を行う受信データの説
明図
明図
１０：読出器
１２：データ記憶体
１４，２６：制御部
１６：読出部
１８，２８：送受信部
２０：デコード部
２２：第１検査部
２４：第２検査部
３０ａ，３０ｂ：メモリ（シリアル読出メモリ）
３２ａ，３２ｂ：固定ビット長データ
３４ａ，３４ｂ：情報点
３６ａ，３６ｂ：検査点
４０ａ，４０ｂ：メモリ読出データ
４２ａ〜４２Ｅ：第１〜第５エラーパターン
４４ａ〜４４ｄ：００〜１１相関演算部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−304543（ＪＰ，Ａ)
特開 平５−217031（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/16
G06F 11/10
G06K 17/00
G06K 19/07
Claims (2)
- 【請求項１】読出器によりデータ記憶体から読み出した
データの誤りを検出して訂正する誤り訂正装置に於い
て、 前記データ記憶体に、 誤り訂正符号を付加した固定ビット長Ｍのデータを格納
し、該固定ビット長のデータをビット単位にシリアル読
出しを行うＮ個のメモリと、 前記読出器から所定のコマンドを受信した際に、前記各
メモリから同時に読み出したＮビットのパラレルデータ
に対して予め定めた２N 種類の信号の内の１つを割当て
て応答送信するエンコード部と、を設け、 前記読出器には、 前記データ記憶体から送信された２N 種類の信号の１つ
からＮビットのパラレルデータを復調するデコード部
と、 該デコード部でＮ個の前記メモリに対応した固定ビット
長Ｍのデータを復調する毎に、各データに対して別々に
訂正符号を検査して誤りを訂正する検査部と、を設けた
ことを特徴とする誤り訂正装置。 - 【請求項２】請求項１記載の誤り訂正装置に於いて、 前記データ記憶体のエンコード部は、予め定めた２N 種
類の信号に擬似ランダム信号を使用し、前記各メモリか
ら同時に読み出したＮビットのパラレルデータに対して
予め定めた２N 種類の擬似ランダム信号の内の１つを割
り当て、 前記読出器のデコード部は、前記データ記憶体の２N 種
類の擬似ランダム信号と同一の信号を基準信号として保
持して受信信号との自己相関を求める相関演算部と、該
相関演算部で求めた２N 種類の擬似ランダム信号ごとの
自己相関の内、最大のものを求めて対応するＮビットデ
ータを出力する比較部を備えたことを特徴とする誤り訂
正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22445794A JP3515616B2 (ja) | 1994-09-20 | 1994-09-20 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22445794A JP3515616B2 (ja) | 1994-09-20 | 1994-09-20 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0887456A JPH0887456A (ja) | 1996-04-02 |
| JP3515616B2 true JP3515616B2 (ja) | 2004-04-05 |
Family
ID=16814083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22445794A Expired - Fee Related JP3515616B2 (ja) | 1994-09-20 | 1994-09-20 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3515616B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7962837B2 (en) * | 2007-09-13 | 2011-06-14 | United Memories, Inc. | Technique for reducing parity bit-widths for check bit and syndrome generation for data blocks through the use of additional check bits to increase the number of minimum weighted codes in the hamming code H-matrix |
| JP5601256B2 (ja) * | 2011-03-20 | 2014-10-08 | 富士通株式会社 | メモリコントローラ及び情報処理装置 |
-
1994
- 1994-09-20 JP JP22445794A patent/JP3515616B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0887456A (ja) | 1996-04-02 |
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