JPS6217790A - 文字パタ−ン発生回路 - Google Patents
文字パタ−ン発生回路Info
- Publication number
- JPS6217790A JPS6217790A JP60157442A JP15744285A JPS6217790A JP S6217790 A JPS6217790 A JP S6217790A JP 60157442 A JP60157442 A JP 60157442A JP 15744285 A JP15744285 A JP 15744285A JP S6217790 A JPS6217790 A JP S6217790A
- Authority
- JP
- Japan
- Prior art keywords
- character pattern
- dots
- memory
- control unit
- flag
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ドツトの集合で文字を構成する文字パターンを拡大する
のに、中間拡大要求フラグの有無により整数倍拡大とそ
の中間の拡大とを切換可能とした文字パターン発生回路
。
のに、中間拡大要求フラグの有無により整数倍拡大とそ
の中間の拡大とを切換可能とした文字パターン発生回路
。
本発明はドツトの集合で文字を構成する文字パターン発
生回路に係り、特に単一文字パターンから整数倍とその
中間の拡大文字パターンを得る方式に関する。
生回路に係り、特に単一文字パターンから整数倍とその
中間の拡大文字パターンを得る方式に関する。
第５図は従来例のブロック図を示す。図において、Ｍｌ
は文字パターンが格納されているメモリ、Ｍ２は拡大文
字パターンを収容するメモリ、ＡＤＲＩはメモリ旧のア
ドレッシングを行うレジスタ、ＡＤＨ２はメモリＭ２の
アドレッシングを行うレジスタ、５ＲＧ１はメモリＭ１
の内容を１行毎にパラレル入力し、１ビツト毎にシフト
していくシフトレジスタ、ＳＲＧ２はバッファメモリＢ
１の内容を１ビツト毎にシフトさせながら取り込むシフ
トレジスタ、８１はシフトレジスタ５ＲＧＩと５ＲＧ２
との橋渡しを行うバッファメモリ、ＣＮＴｌは前記各ブ
ロックを制御する制御部で構成されている。
は文字パターンが格納されているメモリ、Ｍ２は拡大文
字パターンを収容するメモリ、ＡＤＲＩはメモリ旧のア
ドレッシングを行うレジスタ、ＡＤＨ２はメモリＭ２の
アドレッシングを行うレジスタ、５ＲＧ１はメモリＭ１
の内容を１行毎にパラレル入力し、１ビツト毎にシフト
していくシフトレジスタ、ＳＲＧ２はバッファメモリＢ
１の内容を１ビツト毎にシフトさせながら取り込むシフ
トレジスタ、８１はシフトレジスタ５ＲＧＩと５ＲＧ２
との橋渡しを行うバッファメモリ、ＣＮＴｌは前記各ブ
ロックを制御する制御部で構成されている。
第６図は第５図の構成においてメモリＭ１の文字パター
ンをｎ倍に拡大するフローチャートを示す。
ンをｎ倍に拡大するフローチャートを示す。
ステップ１で開始されると、最初にステップ２で制御部
ＣＮＴｌからクリア命令ＣＬＡＩ、 ＣＬＡ２を出して
それぞれレジスタＡＤＲＩ、 ＡＤＲ２の内容をクリア
する。
ＣＮＴｌからクリア命令ＣＬＡＩ、 ＣＬＡ２を出して
それぞれレジスタＡＤＲＩ、 ＡＤＲ２の内容をクリア
する。
次にステップ３で制御部ＣＮＴｌからセット命令５ＥＴ
１をだしてメモリＭ１の最初の行をシフトレジスタ５Ｒ
ＧＩに移す。ステップ４で制御部ＣＮＴｌからシフト命
令５ＨＩＦＴＩを出してシフトレジスタ５ＲＧＩの１ビ
ツトをシフトさせバッファメモリＢ１に移す。
１をだしてメモリＭ１の最初の行をシフトレジスタ５Ｒ
ＧＩに移す。ステップ４で制御部ＣＮＴｌからシフト命
令５ＨＩＦＴＩを出してシフトレジスタ５ＲＧＩの１ビ
ツトをシフトさせバッファメモリＢ１に移す。
さらにステップ５で制御部ＣＮＴｌからシフト命令５Ｈ
ＩＦＴ２を出してバッファメモリＢ１の内容をシフトレ
ジスタ５ＲＧ２に移す。ステップ６でステップ５の実行
回数がｎ回繰り返されたかを判定し、その確認ができる
とステップ７でステップ４からステップ６までの実行が
１行分終了したかを判定し、その確認ができるまで繰り
返す。
ＩＦＴ２を出してバッファメモリＢ１の内容をシフトレ
ジスタ５ＲＧ２に移す。ステップ６でステップ５の実行
回数がｎ回繰り返されたかを判定し、その確認ができる
とステップ７でステップ４からステップ６までの実行が
１行分終了したかを判定し、その確認ができるまで繰り
返す。
ステップ８で制御部ＣＮＴｌからセット命令５ＥＴ２を
出してシフトレジスタ５ＲＧ２の内容をメモリＭ２に移
す。ステップ９で制御部ＣＮＴｌからアドレッシング命
令ＵＰ２を出して、レジスタＡＤＲ２の指定アドレスに
＋１して次の行を指定する。ステップ１０でステップ８
からステップ９までの実行がｎ回繰り返されたかを判定
し、その確認ができるまで繰り返す。
出してシフトレジスタ５ＲＧ２の内容をメモリＭ２に移
す。ステップ９で制御部ＣＮＴｌからアドレッシング命
令ＵＰ２を出して、レジスタＡＤＲ２の指定アドレスに
＋１して次の行を指定する。ステップ１０でステップ８
からステップ９までの実行がｎ回繰り返されたかを判定
し、その確認ができるまで繰り返す。
ステップ１１で制御部ＣＮＴｌからアドレッシング命令
ＵＰＩを出してレジスタＡＤＨＩの指定アドレスに＋１
して次の行を指定する。ステップ１２でステップ３から
ステップ１１までの実行が１字分終了したかを判定し、
その終了が確認されて１字分のｎ倍拡大を終了する。
ＵＰＩを出してレジスタＡＤＨＩの指定アドレスに＋１
して次の行を指定する。ステップ１２でステップ３から
ステップ１１までの実行が１字分終了したかを判定し、
その終了が確認されて１字分のｎ倍拡大を終了する。
従来の拡大方式によれば、同一ド、ットをｎ回繰り返し
読出すことによりｎ倍の拡大パターンを得ているが拡大
倍率の種類が少ない欠点がある。
読出すことによりｎ倍の拡大パターンを得ているが拡大
倍率の種類が少ない欠点がある。
本発明は上記従来の欠点に鑑みて創作されたもので、単
一文字パターンからｎ倍の拡大ならびに（ｎ−０，５）
倍の拡大を可能とする文字パターン発生回路の提供を目
的とする。
一文字パターンからｎ倍の拡大ならびに（ｎ−０，５）
倍の拡大を可能とする文字パターン発生回路の提供を目
的とする。
本発明はドツトの集合で文字を構成する文字パターンを
ｎ倍（ｎは正の整数）に拡大する文字パターン発生回路
において、 中間拡大要求手段を設ける（例えば中間拡大要求フラグ
を追加する）と共に、 前記文字パターンを桁、行両方向共に読出し順に２ド・
７ト単位に抽出する手段と、 第１図に示すように該抽出した２ドツトをそれぞれ（ｎ
−１）倍すると共に、拡大されたドツトパターンに前記
２ドツトの論理和に相当するドツトを追加記録する手段
とを設け、 前記中間拡大要求の有無によりｎ倍または（ｎ−０，５
）倍の拡大倍率を切り換えるようにしたことを特徴とす
る。
ｎ倍（ｎは正の整数）に拡大する文字パターン発生回路
において、 中間拡大要求手段を設ける（例えば中間拡大要求フラグ
を追加する）と共に、 前記文字パターンを桁、行両方向共に読出し順に２ド・
７ト単位に抽出する手段と、 第１図に示すように該抽出した２ドツトをそれぞれ（ｎ
−１）倍すると共に、拡大されたドツトパターンに前記
２ドツトの論理和に相当するドツトを追加記録する手段
とを設け、 前記中間拡大要求の有無によりｎ倍または（ｎ−０，５
）倍の拡大倍率を切り換えるようにしたことを特徴とす
る。
第４図に示すように例えば２倍拡大が中間拡大要求なし
で指示されたときは、単純に桁方向、行方向とも２回繰
り返し読出すことにより第４図（Ｃ）の拡大パターンを
得る。
で指示されたときは、単純に桁方向、行方向とも２回繰
り返し読出すことにより第４図（Ｃ）の拡大パターンを
得る。
２倍拡大が中間拡大要求付で指示されたときは、第４図
（ｂ）のような１．５倍の拡大パターンとなる。
（ｂ）のような１．５倍の拡大パターンとなる。
すなわち第１図に示すように２ドツト（Ａ、Ｂ）単位で
拡大を行い最初のＡドツトの（ｎ−１）倍すなわち１ド
ツトと、最後のＢドツトの（ｎ −１）倍すなわち１ド
ツトとの間にＡ、８両ドツトの論理和を追加記録する制
御を行うことにより（ｎ−０，５）倍すなわち、１．５
倍の拡大倍率を得るものである。行方向も２行単位でお
なし結果を得ることができる。
拡大を行い最初のＡドツトの（ｎ−１）倍すなわち１ド
ツトと、最後のＢドツトの（ｎ −１）倍すなわち１ド
ツトとの間にＡ、８両ドツトの論理和を追加記録する制
御を行うことにより（ｎ−０，５）倍すなわち、１．５
倍の拡大倍率を得るものである。行方向も２行単位でお
なし結果を得ることができる。
以下本発明の実施例を図面によって詳述する。
なお、構成、動作の説明を理解し易くするために各図を
通じて同一部分には同一符号を付してその重複説明を省
略する。
通じて同一部分には同一符号を付してその重複説明を省
略する。
第２図は本発明実施例のブロック図を示す。図において
、Ｂ２はバッファメモリＢ１の内容を一時的にセットす
るバッファメモリ、Ｇ１はバッファメモリＢ１とバッフ
ァメモリＢ２との論理和を取るゲート、Ｍ３はシフトレ
ジスタ５ＲＧ２の内容を一時的にセットするメモリ、Ｇ
２はシフトレジスタ５ＲＧ２とメモリ闘との論理和を取
る複数のゲート、ＣＮＴ２は制御部であって０ＶＬＩ
（行方向の重ね書き実行を示す内部フラグ）と０ＶＬ２
（桁方向の重ね書き実行を示す内部フラグ）とを有す
る。ＭＲＥＱは中間拡大要求の命令入力を示す。
、Ｂ２はバッファメモリＢ１の内容を一時的にセットす
るバッファメモリ、Ｇ１はバッファメモリＢ１とバッフ
ァメモリＢ２との論理和を取るゲート、Ｍ３はシフトレ
ジスタ５ＲＧ２の内容を一時的にセットするメモリ、Ｇ
２はシフトレジスタ５ＲＧ２とメモリ闘との論理和を取
る複数のゲート、ＣＮＴ２は制御部であって０ＶＬＩ
（行方向の重ね書き実行を示す内部フラグ）と０ＶＬ２
（桁方向の重ね書き実行を示す内部フラグ）とを有す
る。ＭＲＥＱは中間拡大要求の命令入力を示す。
第３図は第２図の構成においてメモリ肘の文字パターン
をｎ倍に拡大するフローチャートを示す。
をｎ倍に拡大するフローチャートを示す。
図において、ステップ２１で実行が開始されると、最初
に制御部ＣＮＴ２からクリア命令ＣＬＢ２とＣＬＭ３と
を出してそれぞれバッファメモリＢ２とメモリ旧との内
容をクリアする。
に制御部ＣＮＴ２からクリア命令ＣＬＢ２とＣＬＭ３と
を出してそれぞれバッファメモリＢ２とメモリ旧との内
容をクリアする。
次に制御部ＣＮＴ２に対して中間拡大要求ＭＲＥＱのフ
ラグが立っているかを判定して、立っていないときは単
純ｎ倍拡大であって従来のステップ１〜１２を実行しス
テップ１３で終了となる。
ラグが立っているかを判定して、立っていないときは単
純ｎ倍拡大であって従来のステップ１〜１２を実行しス
テップ１３で終了となる。
立っているときには、ステップ２４で制御部ＣＮＴ２か
らクリア命令ＣＬＡＩとＣＬＡ２とを出してそれぞれレ
ジスタＡＤＲＩ、 レジスタＡＤＨ２の内容をクリア
する。
らクリア命令ＣＬＡＩとＣＬＡ２とを出してそれぞれレ
ジスタＡＤＲＩ、 レジスタＡＤＨ２の内容をクリア
する。
次にステップ２５とステップ２６とでそれぞれフラグ０
ＶＬＩと０ＶＬ２の内容をクリアする。
ＶＬＩと０ＶＬ２の内容をクリアする。
ステップ２７で制御部ＣＮＴ２からセット命令５ＥＴＩ
を出してメモリＭ１の内容をシフトレジスタ５ＲＧＩに
移す。ステップ２８でシフト命令５ＩＩＩＰＴＩを出し
てシフトレジスタ５ＲＧＩの１ビツトをバッファメモリ
Ｂｌに移す。
を出してメモリＭ１の内容をシフトレジスタ５ＲＧＩに
移す。ステップ２８でシフト命令５ＩＩＩＰＴＩを出し
てシフトレジスタ５ＲＧＩの１ビツトをバッファメモリ
Ｂｌに移す。
ステップ２９でｎ回目の繰り返しかどうかを判定してＮ
Ｏの場合は、ステップ３０で制御部ＣＮＴ２からシフト
命令５ＨＩＦＴ２を出してゲートＧｌの出力をシフトレ
ジスタ５ＲＧ２に移すと共に、クリア命令ＣＬＢ２を出
してバッファメモリＢ２の内容をクリアする。
Ｏの場合は、ステップ３０で制御部ＣＮＴ２からシフト
命令５ＨＩＦＴ２を出してゲートＧｌの出力をシフトレ
ジスタ５ＲＧ２に移すと共に、クリア命令ＣＬＢ２を出
してバッファメモリＢ２の内容をクリアする。
ステップ３０．３１の繰り返しがｎ回目であることをス
テップ２９で確認する。すなわち、（ｎ−１）倍の実行
が終わるとステップ３２でフラグ０ＶＬＩが立っている
かを判定する。最初のシーケンスの場合はステップ２６
でクリアしているからステップ３３でフラグ０ＶＬ２を
立てる。
テップ２９で確認する。すなわち、（ｎ−１）倍の実行
が終わるとステップ３２でフラグ０ＶＬＩが立っている
かを判定する。最初のシーケンスの場合はステップ２６
でクリアしているからステップ３３でフラグ０ＶＬ２を
立てる。
次にステップ３４で制御部ＣＮＴ２からシフト命令５Ｈ
ＩＦＴ３を出して、バッファメモリＢ１の内容を一時的
にバッファメモリＢ２に移す。ステップ３７で１行分が
終了したかを判定してＮＯの場合はステップ２８に戻り
、２個目のドツトが（ｎ−１）倍の実行が終わると、ス
テップ３２で今度はフラグ０ＶＬ２が立っているからス
テップ３５でフラグ０ＶＬ２をクリアし、ステップ３６
で制御部ＣＮＴ２からシフト命令５ＨＩＦＴ２を出して
ゲートＧ１の出力をシフトレジスタ５ＲＧ２に移す。
ＩＦＴ３を出して、バッファメモリＢ１の内容を一時的
にバッファメモリＢ２に移す。ステップ３７で１行分が
終了したかを判定してＮＯの場合はステップ２８に戻り
、２個目のドツトが（ｎ−１）倍の実行が終わると、ス
テップ３２で今度はフラグ０ＶＬ２が立っているからス
テップ３５でフラグ０ＶＬ２をクリアし、ステップ３６
で制御部ＣＮＴ２からシフト命令５ＨＩＦＴ２を出して
ゲートＧ１の出力をシフトレジスタ５ＲＧ２に移す。
この場合、ステップ３６ではバッファメモリＢ１のみが
出力され、ステップ３４実行後のステップ３０ではバッ
ファメモリＢ１とバッファメモリＢ２との論理和が出力
される。ここでステップ３２はフラグ０ＶＬ２の有無に
より桁方向の読出し順のドツトを２ドツト単位に抽出す
る機能を有している。
出力され、ステップ３４実行後のステップ３０ではバッ
ファメモリＢ１とバッファメモリＢ２との論理和が出力
される。ここでステップ３２はフラグ０ＶＬ２の有無に
より桁方向の読出し順のドツトを２ドツト単位に抽出す
る機能を有している。
このようにしてステップ３７で１行分が終了するまで繰
り返しが行われ、次にステップ３８で行方向の拡大シー
ケンスに移行する。
り返しが行われ、次にステップ３８で行方向の拡大シー
ケンスに移行する。
ステップ３８で行方向がｎ回目の繰り返しかどうかを判
断してＮＯの場合は、制御部ＣＮＴ２からセット命令５
ＥＴ２を出してゲー）Ｇ２の出力をメモリＭ２に移すと
共に、ステップ４０でメモリｎ３の内容をクリアする。
断してＮＯの場合は、制御部ＣＮＴ２からセット命令５
ＥＴ２を出してゲー）Ｇ２の出力をメモリＭ２に移すと
共に、ステップ４０でメモリｎ３の内容をクリアする。
さらにステップ４１で制御部ＣＮＴ２からアドレッシン
グ命令口Ｐ２を出してレジスタＡＤＲ２の指定アドレス
に＋１して次の行を指定し、ステップ３８に戻る。この
結果最初の１行目は（ｎ−１）倍されてメモリＭ２に移
される。
グ命令口Ｐ２を出してレジスタＡＤＲ２の指定アドレス
に＋１して次の行を指定し、ステップ３８に戻る。この
結果最初の１行目は（ｎ−１）倍されてメモリＭ２に移
される。
ステップ３８でｎ回目の確認ができると、ステップ４２
でフラグ０ＶＬＩが立っているか判定する。これは２行
単位の抽出機能であって最初の行か、次の行かの判定を
行っている。
でフラグ０ＶＬＩが立っているか判定する。これは２行
単位の抽出機能であって最初の行か、次の行かの判定を
行っている。
最初はフラグ０ＶＬＩはステップ２５でクリアしている
からステップ４３に移行し、フラグ０ＶＬＩを立てて最
初の行の処理を行う準備をすると共に、制御部ＣＮＴ２
からセット命令Ｓｌｌ！Ｔ３を出してシフトレジスタ５
ＲＧ２の内容をメモリ旧に移す。この結果最初の行の各
ドツト論理和を取る準備ができる。メモリＭ３は１行分
のドツト数に対応できるだけの複数のメモリで構成され
ている。
からステップ４３に移行し、フラグ０ＶＬＩを立てて最
初の行の処理を行う準備をすると共に、制御部ＣＮＴ２
からセット命令Ｓｌｌ！Ｔ３を出してシフトレジスタ５
ＲＧ２の内容をメモリ旧に移す。この結果最初の行の各
ドツト論理和を取る準備ができる。メモリＭ３は１行分
のドツト数に対応できるだけの複数のメモリで構成され
ている。
次にステップ４８で制御部ＣＮＴ２からアドレッシング
命令ＵＰＩを出してレジスタＡＤＲＩの指定アドレスに
＋１して次の行を指定し、ステップ４９で１文字分の終
了が確認されるまでステップ２６に戻る。
命令ＵＰＩを出してレジスタＡＤＲＩの指定アドレスに
＋１して次の行を指定し、ステップ４９で１文字分の終
了が確認されるまでステップ２６に戻る。
ステップ２６からステップ３７までの繰り返しで２行目
のパターンが全部レジスタＡＤＲ２に格納されると、ス
テップ３８〜４１の繰り返しで（ｎ−１）倍までメモリ
Ｍ２に移し、ステップ３８でｎ回目が確認されると、ス
テップ４２でフラグ０ＶＬ２の有無を判定する＝ ２行目の場合は最初の１行目にステップ４３で立ててい
るからステップ４５に移行し、フラグ０ＶＬＩをクリア
すると共に、ステップ４６で制御部ＣＮＴ２がらセット
命令５ＥＴ２を出してシフトレジスタ５ＲＧ２の内容を
メモリｎ２に移す。ステップ４４実行後のステップ３９
でシフトレジスタ５ＲＧ２とメモリＭ３の論理和が取ら
れてメモリＭ２に移される。
のパターンが全部レジスタＡＤＲ２に格納されると、ス
テップ３８〜４１の繰り返しで（ｎ−１）倍までメモリ
Ｍ２に移し、ステップ３８でｎ回目が確認されると、ス
テップ４２でフラグ０ＶＬ２の有無を判定する＝ ２行目の場合は最初の１行目にステップ４３で立ててい
るからステップ４５に移行し、フラグ０ＶＬＩをクリア
すると共に、ステップ４６で制御部ＣＮＴ２がらセット
命令５ＥＴ２を出してシフトレジスタ５ＲＧ２の内容を
メモリｎ２に移す。ステップ４４実行後のステップ３９
でシフトレジスタ５ＲＧ２とメモリＭ３の論理和が取ら
れてメモリＭ２に移される。
次に制御部ＣＮＴ２からアドレッシング命令ＵＰ２を出
してレジスタＡＤＲ２の指定アドレスに＋１して次の行
を指定し、ステップ４８から次の２行単位の拡大に移行
し、ステップ４９の１文字終了の確認により（ｎ−１）
倍の拡大を終了する。
してレジスタＡＤＲ２の指定アドレスに＋１して次の行
を指定し、ステップ４８から次の２行単位の拡大に移行
し、ステップ４９の１文字終了の確認により（ｎ−１）
倍の拡大を終了する。
以上詳細に説明したように本発明の文字パターン発生回
路によれば、ドツトの集合で構成する文字パターンのｎ
倍の拡大だけでなく （ｎ −０，５）ｆｆｌの拡大
も可能となるので文字サイズの種類が増加し、印刷／表
示の表現力が向上する。
路によれば、ドツトの集合で構成する文字パターンのｎ
倍の拡大だけでなく （ｎ −０，５）ｆｆｌの拡大
も可能となるので文字サイズの種類が増加し、印刷／表
示の表現力が向上する。
第１図は本発明の原理図、
第２図は本発明実施例のブロック図、
第３図は本発明実施例のフローチャート、第４図は本発
明によるパターンの出力例、第５図は従来例のブロック
図、 第６図は従来例のフローチャートを示す。 図において、ＭＲＥ［１は中間拡大要求フラグ、ＣＮＴ
２は制御部、Ｂ２はバッフ１メモリ、Ｇｌと６２は論理
和ゲート、Ｍ３はメモリをそれぞれ示す。 １１ Ｒ 刊に省５明鷹ジｙρ例禮７０−千７−ト１１ ３ ｆｉ
ｌｌ （＋／］２） （（１１ｔｔｆ ＋ｂ＋ ｒ、ｓイ告
ｔｃ） ２１若ｔｄ＋ ２．
５４舟 、ｅ）
３７膏斗勇≦明＋：１５Ａ’グー＞土カイ列 第４図 徒手例り７−ｏ−／７ｆｆｉ 鳴５図
明によるパターンの出力例、第５図は従来例のブロック
図、 第６図は従来例のフローチャートを示す。 図において、ＭＲＥ［１は中間拡大要求フラグ、ＣＮＴ
２は制御部、Ｂ２はバッフ１メモリ、Ｇｌと６２は論理
和ゲート、Ｍ３はメモリをそれぞれ示す。 １１ Ｒ 刊に省５明鷹ジｙρ例禮７０−千７−ト１１ ３ ｆｉ
ｌｌ （＋／］２） （（１１ｔｔｆ ＋ｂ＋ ｒ、ｓイ告
ｔｃ） ２１若ｔｄ＋ ２．
５４舟 、ｅ）
３７膏斗勇≦明＋：１５Ａ’グー＞土カイ列 第４図 徒手例り７−ｏ−／７ｆｆｉ 鳴５図
Claims (1)
- 【特許請求の範囲】 ドットの集合で文字を構成する文字パターンをｎ倍（ｎ
は正の整数）に拡大する文字パターン発生回路において
、 中間拡大要求手段を設けると共に、 前記文字パターンを桁、行両方向共に読出し順に２ドッ
ト単位に抽出する手段と、 該抽出した２ドットをそれぞれ（ｎ−１）倍すると共に
、拡大されたドットパターンに前記２ドットの論理和に
相当するドットを追加記録する手段とを設け、 前記中間拡大要求の有無によりｎ倍または（ｎ−０．５
）倍の拡大倍率を切り換えるようにしたことを特徴とす
る文字パターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157442A JPS6217790A (ja) | 1985-07-16 | 1985-07-16 | 文字パタ−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157442A JPS6217790A (ja) | 1985-07-16 | 1985-07-16 | 文字パタ−ン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6217790A true JPS6217790A (ja) | 1987-01-26 |
Family
ID=15649741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157442A Pending JPS6217790A (ja) | 1985-07-16 | 1985-07-16 | 文字パタ−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6217790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436462A (en) * | 1987-07-31 | 1989-02-07 | Tokyo Electric Co Ltd | Dot printer |
-
1985
- 1985-07-16 JP JP60157442A patent/JPS6217790A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436462A (en) * | 1987-07-31 | 1989-02-07 | Tokyo Electric Co Ltd | Dot printer |
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