JPH02157951A - 可変長データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ この発明は、デリミタコード等の区切データで区分され
た可変長データを処理する処理装置に関する。

［発明の概要］ この発明は、上記のような処理装置において、可変長デ
ータの修正処理に先立って、各可変長データの占有エリ
アを予め拡大しておき、その拡大された自己の占有エリ
ア内で各可変長データを修正することにより、データ数
の変更を伴うような可変長データの修正を数多く行う場
合の処理速度をアップできるようにしたものである。

［従来の技術］ 可変長データは、第６図（ａ）に示したように、デリミ
タコード（図中の“°°）により区分されてメモリ上に
シーケンシャルに配列記憶される。

そして、例えば第３番目のワード゛８８°゛を“１０２
”に修正した場合は、被修正ワード゛８８”の文字数よ
り修正ワード“１０２”の文字数の方がより１文字分多
いので、第６図（酔）に示したように、被修正ワード“
８８”より後ろの各データは、全て１文字分ずつ後方ヘ
シフトされる。

また、第２番目のワード“ＡＢＣＤ”を“ａ　ｂ　”に
修正した場合は、被修正ワード“Ａ　Ｂ　ＣＤ　”のの
文字数より修正ワード゛’ａｂ”の文字数の方が２文字
分少ないので、第６図（ｂ）に示したように、被修正ワ
ード“Ａ　Ｂ　ＣＤ　”より後ろの各データは、全て２
文字分ずつ前方ヘシフトされる。

すなわち、被修正ワードと修正ワードとの文字数が異な
るときは、修正を行う度に、その文字数の差の分だけ、
被修正ワードより後ろの全データをシフトする必要があ
る。

［発明が解決しようとする課題］ ところで、上記のようなシフト処理に要する時間は、デ
ータ数の変更を伴う修正を行う回数が少ない業務処理を
行う場合は、それ程問題とならないが、データ数の変更
を伴う修正の回数が多い業務処理を行う場合は、シフト
処理に要する累計時間が長くなり、業務処理を迅速に行
えなかった。

この発明の課題は、可変長データに対するデータ数の変
更を伴う修正を数多く行う場合の処理速度をアップでき
るようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

記憶手段ａ（第１図の機能ブロック図を参照、以下同じ
）は、連続的に配列された複数、の可変長データを記憶
する。

第１の変更手段すは、所定の指示に基づいて、少なくと
もデータ数の変更を伴う修正処理の対象となる記憶手段
内ａの可変長データに関し、その占有エリアを拡大すべ
く配置位置を変更する。

修正手段Ｃは、第１の変更手段すにより占有エリアが拡
大された可変長データを修正する場合、その占有エリア
内で修正処理を行う。

第２の変更手段ｄは、所定の指示に基づいて、修正手段
Ｃによる修正処理の後に存在する空エリアを埋めるべく
配置位置を変更し直す。

［作用］ この発明の手段の作用は次の通りである。

今、記憶手段ａに記憶され、連続的に配列された複数の
可変長データのほとんど全てに対し、データ数の変更を
伴う修正処理を行いないものとする。

このような場合、所定の指示を行うと、第１の変更手段
すは、例えば、上記記憶手段内の各可変長データの占有
エリアが固定サイズに拡大されるよう配置位置を変更す
る。この処理により、占有エリアが固定サイズに拡大さ
れ、その固定サイズの占有エリアには可変長データの存
在しない冗長エリアが形成される。

そして、修正手段Ｃは、可変長データを修正する場合、
固定サイズに拡大された占有エリア内で修正処理を行う
、従って、例えば、拡大された占有エリアが５文字分に
拡大された場合に、その中のデータ“１０”を“１２３
”に修正したときは、修正文字”　１２３　”は５文字
分の占有エリアに収まるので、同等シフト処理をしなく
ても済む。

この様なデータ数の変更を伴う修正処理を、数多くの可
変長データに対して、拡大された占有エリア内でシフト
を行わずに修正処理を行った後、所定の指示を行うと、
第２の変更手段ｄは、修正手段Ｃによる修正処理の後に
存在する空エリアを埋めるべく配置位置を変更し直す。

従って、可変長データに対するデータ数の変更を伴う修
正を数多く行う場合の処理速度をアップできるようにな
る。

［実施例］ 以下、実施例を第２図ないし第６図を参照しながら説明
する。

観 第２図は、実施例による可変長データ処理装置の概略ブ
ロック構成図である。

この可変長データ処理装置は、ＣＰＵＩの制御の下に、
ＲＯＭ２に予め格納されたプログラムに従って、可変長
ワード形式によりＲＡＭＢ上で各種のデータ処理を行う
ものである。

ＲＡＭＢ上に形成された各可変長ワードには、第３図に
シンボル°“う”で示したデリミタコードが付加されて
いる。

上記の各種のデータ処理を行うに際し、制御回路４は、
所定のマクロ命令に基づいてＲＡＭＢ内の各可変長ワー
ドのワード長を伸長し、より長い固定長サイズに変換す
る。すなわち、指定された固定データ数の占有エリアを
各可変長ワードに対して割当てる。以下、この処理を固
定長変換処理と呼ぶ。

ＣＰＵ１は、割当てられた固定長サイズの占有エリアの
範囲内で、修正対象の可変長ワードに対する修正処理を
行う。

そして、ＣＰＵＩによる修正処理が全て終了した後、制
御回路４は、所定のマクロ命令に基づいて、その修正処
理の後に存在する空エリアを埋めて、各可変長ワードと
デリミタコードを連続的に配置する。以下、この処理を
可変長変換処理と呼ぶ。

この様な固定長変換処理、可変長変換処理を行う際、制
御回路４は、命令コード・レジスタＩＲ１命令デコーダ
ＤＥＣ、アドレス発生回路５、デリミタ検出回路６、リ
ードバッファＢｕ、カウンタＣＮＴ、固定サイズレジス
タＦＲ１比較回路７を活用する。

命令コード・レジスタＩＲは、ＣＰＵＩから選択的に供
給されたマクロ命令コードを一時的に記憶するレジスタ
であり、この命令コード・レジスタｒＲ内のマクロ命令
コードは、命令コード・デコーダＤＥＣに供給されて解
析される。そして、制御回路４は、その解析結果に応じ
て、各種の制御信号を生成し、上記のような制御を行う
。

また、アドレス発生回路５は、制御回路４から出力され
るリード／ライト信号Ｓ１−に応答して、順次、リード
アドレス・レジスタＲＡ、ライトアドレス・レジスタＷ
Ａ上で、各々リードアドレス、ライトアドレスを生成す
る。これらリードアドレス、ライトアドレスは、アドレ
スバスＡＢを介してＲＡＭ３に供給される。この場合、
供給されたリードアドレス位置の可変長ワード、或いは
デリミタコードがＲＡＭ３から読出されると、データバ
スＤＢを介してリードバッファＢｕにセットされる。そ
して、デリミタ検出回路６は、リードバッファＢｕにセ
ットされたデータの中から、デリミタ種レジスタＤＲに
セットされたデリミタコードと一致するものを検出して
、検出信号Ｓ２を制御回路４に出力する。

固定サイズレジスタＰＲは、可変長ワードを修正するに
先立って指定された１ワードの固定データ数をセットす
るものである。

また、カウンタＣＮＴは、データがＲＡＭ３から読出さ
れる毎に”°１゛°ずつカウントアツプし、デリミタコ
ードが読出されるごとにリセットすることにより、各可
変長ワードを構成するデータの数をカウントする。

比較回路７は、デリミタコードが読出された際に、固定
サイズレジスタＦＲ内の固定データ数と、カウンタＣＮ
Ｔにてカウントされた読出しに係る可変長ワードのデー
タ数とを比較して、両者のデータ数の差を制御回路４に
出力する。

そして、制御回路４は、デリミタコードが読出されたと
き、アドレス発生回路５に対し、次のライトアドレス、
或いはリードアドレスを、固定データ数と可変長ワード
のデータ数との差の分だけインクリメントさせることに
より、固定長変換処理、或いは可変長変換処理を行う。

軌作 次に第３図ないし第６図を参照しながら実施例の動作を
具体的に説明する。

今、第３図（ａ）に示したＲＡＭ３の’１０１”番地か
ら始まる可変長データ列に対し固定長変換処理が指示さ
れ、固定データ数として“°５°°が指定されたものと
する。

この場合、ＣＰＵＩの制御の下に、指示された″゛固定
長変換処理”に対応するマクロ命令コードが命令コード
・レジスタｒＲにセットされる。また、アドレス発生回
路５のリードアドレス・レジスタＲＡ、ライトアドレス
・レジスタＷＡには、それぞれ、初期値として、“１０
１”　　”９０１”がセットされる（第４図゛イ”“口
”参照）。

また、固定サイズレジスタＦＲには、指定された固定デ
ータ数゛°５”がセットされる。さらに、カウンタＣＮ
Ｔはリセットされる（第４図“ハ”参照）。

そして、ＣＰＵＩは、制御回路４に対して起動信号Ｓ３
を出力する。

この起動信号Ｓ３に呼応して、命令デコーダＤＥＣは、
命令コード・レジスタＩＲにセットされた上記マクロ命
令コードを解析して、その解析結果を制御回路４に通知
する。

そうすると、制御回路４は、先ず、ＣＰＵＩからのクロ
ック信号に基づいて第４図に示しな“二″のようなリー
ド／ライト信号Ｓ１を生成して、アドレス発生回路５に
出力し続ける。そこで、アドレス発生回路５は、先ず、
リード／ライト信号Ｓ１の最初のリード信号Ｒに基づい
てリードアドレス・レジスタＲＡ内のリードアドレスの
初期値“１０１°°をアドレスバスＡＢに出力し、その
後、上記最初のリード信号Ｒの出力期間中に、このリー
ドアドレスを“°１°′だけインクリメントする。

このとき、出力された上記リードアドレス”１０１ｎに
基づイテ、ＲＡＭＢ内ノ”　１０１”番地のデーラダ゛
１”が読出され、リードバッファＢｕにセットされる（
第４図“ボ°参照）、そこで、デリミタ検出回路６は、
デリミタ種しジスタＤＲ内のデリミタコードに基づいて
、リードバッフアＢＵ内のり−ドデータ゛１パがデリミ
タであるか否を判別する。この場合、リードデータはデ
リミタではないので、デリミタ検出回路６は、検出信号
Ｓ２をを制御回路４に出力しない。

制御回路４は、検出信号Ｓ３が入力されなかったので、
カウンタＣＮＴをプラス１させるだけで、比較回路７に
対して比較指令は行わない、そして、−■御回路４は、
最初のライト信号Ｗをアドレス発生回路５に出力し、ラ
イトアドレス・レジスタＷＡ内の初期ライトアドレス“
９０１　”をアドレスバスＡＢに出力させる。そうする
と、リードバッファＢｕを介してデータバスＤＢ上にあ
るリードデータ“１゛は、ＲＡＭ３の９０１番地に書込
まれる。この書込終了後、そのライト信号Ｗの出力期間
中に、ライ、ドアドレス・レジスタＷＡ内のライトアド
レスが“１”だけインクリメントされる。

同様の処理により、ＲＡＭＢ内の可変長データ列中の２
番目のデータ“０゛°は、ＲＡＭ３の９０２番地に書込
まれる。この書込終了時点では、第４図に示したように
、リードアドレス・レジスタＲＡ、ライトアドレス・レ
ジスタＷＡ、カウンタＣＮＴの内容は、各々、“１０３
”９０３”“２′′に更新されている。

そして、３番目のデータ、すなわちデリミタコードがリ
ードされると、デリミタ検出回路６がら検出信号Ｓ２が
出力される。そうすると、制御回路４は、先ず、デリミ
タを“９０３”番地に書込ませる。

次に、比較回路７に対して比較処理を指令する。

そうすると、比較回路７は、現時点でのカウンタＣＮＴ
の内容“２”　（今ロリードしたデリミタの前の可変長
ワードのデータ数）と、固定サイズレジスタＦＲ内容“
′５”を比較して、その差である３”をアドレス発生回
路５に出力する。

そこで、制御回路４は、カウンタＣＮＴにリセットを指
令した後に（第４図“へ”参照）、アドレス発生回路５
に対し、比較回路７からの上記データ数の差“３”を、
ライトアドレス・レジスタＷＡ内のライトアドレスに加
算させる。（第４図゛°ト”参照）。

この加算処理により、次の可変長ワードは９０６番地か
ら書込まれ、データ数゛″２“の最初の可変長ワード“
１０°′に対して固定長のデータ数“５”個分の占有エ
リアが割当てられる。

このような処理が繰返し行われ、第３図（ａ）に示した
ように、各可変長ワードに対して固定サイズの占有エリ
アが割当てられてい−く、そして、データ修正は占有エ
リア内で行う、この場合、データ数の増加を伴う修正を
行うとき、例えば第３図（Ｃ）に示したように、データ
数“２”の可変長ワード°゛８８”を、データ数゛３”
の可変長ワ−ド“’１０２”に修正する際、”１０２”
は占有エリア内に収まるので、被修正ワード゛８８′′
より後ろの各データを全て１文字分ずつ後方ヘシフトす
る必要はない、また、データ数の減少を伴う修正を行う
とき、例えば第３図（ｄ）に示したように、データ数“
４”の可変長ワード“’　Ａ　Ｂ　ＣＤ　”を、データ
数“′２゛の可変長ワード“’　ａ　ｂ　”に修正する
際、被修正ワード゛’　Ａ　Ｂ　ＣＤ　”より後ろの各
データを、全て１文字分ずつ前方ヘシフトする必要はな
い、従って、迅速に修正を行える。

この様にして、修正を行った後、残存している空エリア
を詰めるときは、可変長変換処理を指示すれば良い。

この可変長変換処理は、固定長変換処理とほぼ同様であ
り、比較回路７からのデータ数の差を、リードアドレス
に加算する点のみが異なるので、その相違点のみを簡単
に説明する。

例えば、修正処理の結果、第３図（ｄ）のような状態に
なっているとする。この第３図＜ｄ）の内容を可変長変
換処理する場合、リードアドレス、レジスタＲＡ、ライ
トアドレス・レジスタＷＡには、各々、“’９０１”　
　　’“１０１°′が初期設定される。そして、可変長
変換処理する過程で、最初のデリミタ（第５図゛′イ゛
′参照）がリードされたとする。そうすると、この最初
のデリミタは、１０３番地に書込まれる。この書込みの
後、制御回路４から比較指令が出力されると、比較回路
７は、現時点でのカウンタＣＮＴの内容“２゛と、固定
サイズレジスタＦＲ内、容゛５”を比較して、その差で
ある°°３”をアドレス発生回路５に出力する。

そこで、制御回路４は、カウンタＣＮＴにリセットを指
令した後に、アドレス発生回路５に対し、比較回路７か
らの上記データ数の差゛３”を、リードアドレス・レジ
スタＲＡ内のリードアドレスに加算させる。（第５図°
“口”参照）、すなわち、空エリアに対するリードがス
キップされる。従って、第６図（ｃ）に示したように、
空エリアが詰められて各可変長ワードが連続的に配列さ
れ、可変長ワード列本来の配列状懸になる。

なお、この発明は、上述の実施例に限定されることなく
、例えば、各可変長データに対し、より大きな固定サイ
ズの占有エリアを一律に割当てることなく、所定データ
数分の冗長エリアを一律に割当てることも可能である。

また、割当てるべき占有エリアの固定サイズを、例えば
数字の可変長データは１０文字分、その他の文字種の可
変長データは５文字分といったように、文字種に応じて
変えることも可能である。さらに、デリミタの種類がワ
ード区切用、レコード区切用・・・と複数存在する可変
長データ列に対しても適用することができる。

はない、従って、可変長データに対するデータ数の変更
を伴う修正を繰返し行う場合の処理速度をアップするこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、第２図は実施例のブ
ロック構成図、第３図は占有エリアの拡大内容例、及び
その拡大占有エリア内でのデータ修正例を示す図、第４
図は可変長変換動作を説明するための図、第５図は固定
長変換動作を説明すするための図、第６図は従来技術の
問題点を説明するための図である。 ［発明の効果］ この発明によれば、修正処理に先立って予め拡大された
占有エリア内で可変長データを修正できるので、被修正
データと修正データとのデータ数が異なっても、修正を
行う度に、そのデータ数差の分だけ、被修正データより
後ろの全てのデータをシフトするという時間のかかる処
理を行う必要１−・−ＣＰＵ、２・・−ＲＯＭ、３・・
・ＲＡＭ、４・・・制御回路、６・・・デリミタ検出回
路、７・・・比較回路、ＣＮＴ−・・カウンタ、ＦＲ・
・・固定サイズレジスタ、ＤＲ・・・デリミタ種レジス
タ。

Claims (1)

1. 【特許請求の範囲】 連続的に配列された複数の可変長データを記憶する記憶
   手段と、 所定の指示に基づいて、少なくともデータ数の変更を伴
   う修正処理の対象となる上記記憶手段内の可変長データ
   に関し、その占有エリアを拡大すべく配置位置を変更す
   る第１の変更手段と、この第１の変更手段により占有エ
   リアが拡大された可変長データを修正する場合、その占
   有エリア内で修正処理を行う修正手段と、 所定の指示に基づいて、上記修正手段による修正処理の
   後に存在する空エリアを埋めるべく配置位置を変更し直
   す第２の変更手段と、 を備えたことを特徴とする可変長データ処理装置。