JPS6010645B2 - シ−ケンス制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ストアードブログラム方式のシーケンス制御
袋直（以下ＰＬＣと略記する）に関し、特にシフトレジ
スタ機能実現に際してそのプログラム作成が容易でかつ
プログラム効率の高いシーケンス制御装置に関するもの
である。

従釆のＰＬＣは例えば第１図に示すような構成をとり、
中央制御部１からプログラムメモリ２にアドレスａを送
出し、このプログラムメモリ２から読み出したプログラ
ムデータｂの内容に従って、入出力メモリやデータメモ
リ等からなる作業領域メモリ３にアドレスｃを送出し、
中央制御装置１内の１ビット演算レジスタ１−１とデー
タｄを介してプログラムの実行を行なう。

ＰＬＣの用途であるシーケンス制御においては、第２図
に示すようなシフトレジスタ機能を要求されることがい
まいまある。

すなわち、第２図において、入力データＤｉをシフトク
ロツクパルスＣｋのタイミングで順次にシフトレジスタ
毅ＤｏないしＤ７にシフトさせていく機能が要求される
。従来のＰＬＣにおいては、次の第１表に示すような入
力、出力、直列演算および並列演算の機能しかもたず、
これら機能により種々の機能を実現している。第１表 上述したシフトレジスタ機能を従来のＰＬＣによって実
現するためには、第２図のシフトレジスタをいったん第
３図のようなシーケンスに置き換えてから、第２表に示
すようなプログラム記述を行なってシフトレジスタ機能
を実現している。

第３図において、各シフトレジスタ段はアンドゲート４
、禁止ゲート５およびオァゲート６より成り、アンドゲ
ート４には入力データＤｉまたは前段のシフトレジスタ
段出力Ｄｏ〜Ｄ６およびシフトクロックＣｋを供給し、
禁止ゲート５にはシフトクロックＣｋを禁止入力端子に
加え、他方の入力端子に当該シフトレジスタ段の出力を
帰還して加える。アンドゲート４の出力血。〜ｍ７と禁
止ゲート５の出力をオアゲート６に加え、そのオア出力
をシフトレジスタ段出力Ｄｏ〜Ｄ７として取り出す。こ
こで、シフトクロックＣｋは、中央制御装置１の１サイ
クル時間だけ能動であるような微分パルスであることが
必要であり、第２表のプログラム記述（ＲＥＡＤＣｋ）
と（ＲＥＡＤＮＯＴ Ｃｋ）とによってこの１サイクル
微分パルスを発生させる。第 ２ 表上述した従来のＰ
ＬＣには次のような欠点がある。【１）シフトレジスタ
機能を実現するための間接的な論理シーケンスを作成す
る必要がある。

■ シフトクロックＣｋを得るために１サイクル微分の
プログラムを必要とする。

【３１本釆は複数ビットを単位として取扱うべきシフト
レジスタの各ビットを個別に記述するので、プログラム
ステップが長くなり、従ってプログラムメモリ効率が低
下する。

以上の諸点に鑑みて、本発明の目的は、上述の欠点を排
除し、プログラム作成が従釆よりもはるかに容易であり
、しかもプログラム効率の高いシーケンス制御装置を提
供することにある。

本発明は、中央制御菱贋とプログラムメモリと２次元配
列の作業領域メモリとを有するストアードプログラム方
式のシーケンス制御装置いおいて、前記中央制御装置は
、プログラムの歩進に従って、シフトレジスタの入力デ
ータおよびシフトクロツクについてのパラメータを蓄積
する１ビット演算レジスタおよび該１ビット演算レジス
タと連動するプッシュダウンスタックレジスタを有し、
前記１ビット演算レジスタの出力を供給され命令実行ア
シンサィクルの終了する度毎に書き込む１ビット長メモ
リを前記プログラムメモリと同一アドレス空間に配置し
、更にシフトレジスタ機能命令と前記パラメータと前記
１ビット長メモリから読み出した出力とを供給され、前
記作業領域メモリから読み出した複数ビットデータの内
容をシフトするシフタを前記中央制御装置に設け、前記
シフタの出力を更び前記作業領域メモリに書き込むこと
により、当該作業領域メモリにシフトレジスタ機能を付
加するようにしたものである。

以下に図面を参照して本発明を詳細に説明する。本発明
シーケンス制御装置の１実施例を第４図に示す。

ここで符号１１はプログラムカウンタを示し、このプロ
グラムカウンタ１１からプログラムアドレスａをプログ
ラムメモリ２に送出し、所定のプログラムデータを読み
出して、そのうちの命令コード部ｂを命令コード部レジ
スタ１２に格納し、同じくアドレス部ｃのうち作業領域
メモリについての複数ビット単位のアドレスを、内部配
列を２次配列となした作業領域メモリ１３にも送出して
複数ビットデータｅを読み出す。このデータｅを作業デ
ータレジスタ１４に格納する。上記アドレス部ｃのうち
複数ビットデータｅ内の位贋を示すビットアドレスｇを
アドレス部レジスタ１５に格納する。作業データレジス
タ１４から読み出したデータｆと、アドレス部レジスタ
１５から読み出したビットアドレスｇと、命令コード部
レジスター２から読み出した命令コードｈとをビット演
算器１６に供給する。このビット演算器１６は上述した
１ビット演算レジスタ（ＡＲＧレジスタ）１−１を有し
、この演算レジスタ１１は、命令コードｈが後述する第
３表の入力命令（ＲＥＡＤ）のときに、ビットアドレス
ｇにより指定されたデータｆ中の１ビットを選択してそ
れ以前に蓄積されていたデータとの間で演算を行なう。

このとき、１ビット演算レジスタ１−１にすでに格納さ
れていた１ビットデータｉはプッシュダウンスタック形
態のＭＲＧレジスタ１７の先頭にプッシュダウンされる
。第４図において、符号１８はプ。

グラムメモリ２と同一アドレス空間に配置され、１ビッ
ト演算レジス夕１−１からの演算出力ｉが、命令実行マ
シンサイクルの終了毎に書き込まれる１ビット長メモリ
である。このメモリ１８からは、上述したアドレスａで
指定される１ビットデータｋがアンドゲート１９に反転
入力として加えられる。他方、命令コード部レジスタ１
２から読み出した命令コードｈを命令デコーダ２川こ通
して、シフト３レジスタ機能命令（後述する第３表に示
す命令（ＷＲＩＴＥＳ．Ｒ）で表現される）のときにこ
のデコーダ２０のデコーダ出力ｉを論理“１”となし、
このデコーダ出力ｊをアンドゲート１９に加える。アン
ドゲート１９には１ビット演算レジスタ１−１の演算出
力ｉをも加える。更に、符号２１はシフ夕を示し、この
シフ夕２１‘まシフトレジスタ機能命令に対応するアン
ドゲート１９のアンド出力夕と、そのアンド出力をイン
バータ２２に通して得た反転出力ｍと、上述したＭＲＧ
レジスタ１７の出力ｎと、作業データレジスタ１４から
読み出した複数ビットデータｆとを供ｖ給され、このデ
ータｆをシフトレジスタ機能命令に応じて順次にシフト
し、シフトレジスタ出力ｐを得る。

かかるシフタ２１は例えば第５図に示すような構成のマ
ルチプレクサの形態とすることができる。

第５図において、データｆの各ビットについて、アンド
ゲート２３と２４およびこれらアンドゲート２３および
２４の出力を供給されるオアゲート２５からなる論理回
路を設け、アンドゲート２３にはデータｆ中の当該ビッ
トの内容４〜ｄ７および反転出力ｍを加え、アンドゲー
ト２４にはデータｆ中の当該ビットより１桁下位のビッ
ト内容も〜広（但し、初段の論理回路にあってはＭＲＯ
レジスタ１７の出力ｎ）およびアンド出力そを加える。
オアゲート２５からの出力ｐｏ〜ｐ７によりデータｆの
シフト出力ｐを形成する。ここで、本発明シーケンス制
御装置で用いる入力命令（ＲＥＡＤ）およびシフトレジ
スタ機能命令（ＷＲＩＴＥＳ．Ｒ）を第３表に示す。

第 ３ 表 第３表にも示したように、シフトレジスタ機能命令（Ｗ
ＲＩＴＥＳ．Ｒ）の実行にあたっては、シフタ２１は、
メモリ１８から読み出した出力ｋが論理“０”であって
、１ビット演算レジスタ１−１の演算出力ｉが論理“１
”で、しかも命令デコ−ダ２０の（ＷＲＩＴＥＳ．Ｒ）
命令デコード出力ｉが論理“１”のとき、すなわちアン
ドゲート１９の出力が“１”のときに、マルチプレクサ
動作によって、作業データレジスタ１４から読み出した
出力ｆの各データを１ビットずつシフトし、先頭番地に
ＭＲＧレジスター７の出力ｎが出力されて作業領域メモ
リ１３への出力データｐがデータｆに対してシフトする
ように動作する。

このとき出力データｐは再び作業領域メモリ１３に格納
される。次に、第６図に示す構成のシフトレジスタを第
４図に示したシーケンス制御装置で実現するプログラム
の記述例を第４表に示す。

第４表 ここで、シフトレジスタ機能命令（ＷＲＩＴＥＳ．Ｒ）
に先行して、シフトレジスタ入力データ（Ｍ，，Ｋ，）
はＭＲＧレジスタ１７の先頭番地に格納され、シフトク
ロック（地，Ｋ２）は１ビット演算レジスタ１−１に格
納されている。

ステップ２においては、アドレスＭ３で指定される作業
領域メモリ１３のデータを読み出してから、そのデータ
ｆに対してシフトのための条件が成立すれば第６図の矢
印方向にシフトがなされ、出力ｐが得られる。このよう
な動作がプログラムの各サイクル毎に行なわれる。

またその場合はシフトクロツクおよび入力データの時間
間隔はオン時間、オフ時間ともプログラムのサイクルタ
イム以上とする。このような構成として１ビット長メモ
リ１８を設けることにより、プログラムの第１のサイク
ルのときにシフトが行なわれたとすると、その時には１
ビット長メモリ１ ８のステップ３（ＷＲＩＴＥＳ．Ｒ
Ｍ３に対応）に対応する箇所には“１”が書き込まれる
ためプログラムの第２のサイクルのときにはシフトは行
なわれない。プログラムの第２のサイクルのときにもシ
フトクロツクが継続していれば１ビット長メモリ１８の
ステップ３に対応する箇所にはプログラムの第２のサイ
クルのときにも“１”が書き込まれるため、プログラム
の次の第３のサイクルにおいてもシフトは行なわれない
。プログラムの第２のサイクルのときにシフトクロツク
がない場合には１ビット長メモリ１８のステップ３に対
応する箇所にはプログラムの第２のサイクルのときに“
０”が書き込まれるため、プログラムの第３のサイクル
のときにシフトクロツクが生じているとシフトが行なわ
れる。このように本発明においてはシフトクロツクがプ
ログラムの数サイクルにわたって継続する場合にはシフ
トは行なわれない。なお、本発明においては、アドレス
ｃをすべて中央制御装置１内のアドレスレジスタに格納
し、その格納アドレスを中央制御装置１からプログラム
メモリ２へ送出してもよい。

また、作業データレジス夕１４そのものをシフトレジス
タとしておき、シフタ２１を省略し、信号そにより作業
データレジス夕１４の内容をシフトすることもできる。
以上に述べてきたように、本発明によれば、プログラム
アドレスと同一アドレス空間に１ビット長メモリ１８を
配設し、このメモリ１８には各命令実行マシンサイクル
終了毎に中央制御装置１内の１ビット演算レジスタ１−
１のデータを書き込み、２次元配置の作業領域メモリー
３を設け、中央制御装置１内にはシフタ２１を設け、更
にビット演算器１６には１ビット演算レジスタ１一１と
連動するＭＲＧレジスター７を設け、更にシフトレジス
タ機能命令のデコ−ド結果ｊとメモリ１８の読み出しデ
ータｋと１ビット演算レジスタ１ーーの演算出力ｉとに
基いて、シフタ２１により作業データレジスタ１４の出
力ｆに対するシフト動作を行なわせ、シフタ２１の先頭
入力としてＭ旧Ｇレジスタ１ ７の出力ｎを与えるよう
構成したので、次のような種々の効果が得られ、シーケ
ンス制御装置のプログラム言語として幅広く応用できる
。

‘１１ 間接的シーケンスプログラム作成が不要であり
、直ちにシフトレジスタ記述のためのプログラム作成に
入いることができる。

｛２１シフトクロツクの１サイクル微分のためのプログ
ラム作成が不要である。

‘３１ 作業領域メモリのビット長を１単位としてシフ
ト機能が得られ、従ってプログラムステップが短くなり
、プログラムメモリの使用効率が同上する。

‘４ー シフトレジスタ機能は作業領域メモリのどこの
アドレスにも容易に付加できる。

【図面の簡単な説明】

第１図は従来のＰＬＣの千磯略構成を示すプログラム線
図、第２図はシフトレジスタの構成例を示す線図、第３
図は従来のＰＬＣによりシフトレジスタ機能を実現する
ための論理回路の一例を示す論理回路図」第４図は本発
明シーケンス制御装置の構成の一例を示すブロック線図
、第５図はそのシフタの構成例を示す論理回路図、およ
び第６図は本発明により実現するシフトレジスタの一例
を示す線図である。 １・…・・中央制御装置、１−１・・・・・・１ビット
演算レジスタ、２……プログラムメモリト１１……プロ
グラムカウンタ、１２・・・・・・命令コード部レジス
タ、１３・・・・・・作業領域メモリ、１４・…・・作
業データレジスタ、１５…・・・アドレス部レジスタ、
１６・・…・ビット演算器、１７・・・・・・ＭＲＧレ
ジスタ、１８……１ビット長メモリ、１９……アンドゲ
−ト、２０・…・・命令デコーダ、２１…・・・シフタ
、２２……インバータ。 第１図 第２図 第３図 第６図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １ 中央制御装置とプログラムメモリと２次元配列の作
   業領域メモリとを有するストアードプログラム方式のシ
   ーケンス制御装置において、前記中央制御装置は、プロ
   グラムの歩進に従って、シフトレジスタの入力データお
   よびシフトクロツクについてのパラメータを蓄積する１
   ビツト演算レジスタおよび該１ビツト演算レジストと連
   動するプツシユダウンスタツクレジスタを有し、前記１
   ビツト演算レジスタの出力を供給され命令実行マシンサ
   イクルの終了する度毎に書き込む１ビツト長メモリを前
   記プログラムメモリと同一アドレス空間に配置し、更に
   シフトレジスタ機能命令と前記パラメータと前記１ビツ
   ト長メモリから読み出した出力とを供給され、前記作業
   領域メモリから読み出した複数ビツトデータの内容をシ
   フトするシフタを前記中央制御装置に設け、前記シフタ
   の出力を再び前記作業領域メモリに書き込むことにより
   、当該作業領域メモリにシフトレジスタ機能を付加する
   ようにしたことを特徴とするシーケンス制御装置。