JPS63142430A - アドレス生成方式 - Google Patents
アドレス生成方式Info
- Publication number
- JPS63142430A JPS63142430A JP61289389A JP28938986A JPS63142430A JP S63142430 A JPS63142430 A JP S63142430A JP 61289389 A JP61289389 A JP 61289389A JP 28938986 A JP28938986 A JP 28938986A JP S63142430 A JPS63142430 A JP S63142430A
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 17
- 238000012986 modification Methods 0.000 claims description 14
- 230000004048 modification Effects 0.000 claims description 14
- 238000003491 array Methods 0.000 abstract description 2
- 238000006073 displacement reaction Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000002715 modification method Methods 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、アドレス生成方式に関し、特に情報処理装置
において、大容量データ処理に好適なアドレス指定方式
に関するものである。
において、大容量データ処理に好適なアドレス指定方式
に関するものである。
従来、情報処理装置におけるアドレス生成方式としては
、命令語の中にアドレス部を変更する修飾部を有し、そ
れによって実効アドレスを計算して求める方式が多く採
用されている１例えば、アドレスとインデクスレジスタ
番号が命令で指定され、指定されたアドレスと指定され
たインデクスレジスタの値との和がオペランドのアドレ
スとなる方式（インデクス修飾方式）や、アドレスとペ
ースレジスタ番号が命令で指定され、指定されたアドレ
スと指定されたペースレジスタの値との和がオペランド
のアドレスとなる方式（ペースアドレス方式）がある。
、命令語の中にアドレス部を変更する修飾部を有し、そ
れによって実効アドレスを計算して求める方式が多く採
用されている１例えば、アドレスとインデクスレジスタ
番号が命令で指定され、指定されたアドレスと指定され
たインデクスレジスタの値との和がオペランドのアドレ
スとなる方式（インデクス修飾方式）や、アドレスとペ
ースレジスタ番号が命令で指定され、指定されたアドレ
スと指定されたペースレジスタの値との和がオペランド
のアドレスとなる方式（ペースアドレス方式）がある。
しかし、大容量のデータを処理したい場合、上記の方式
のみでは、主記憶上の領域を有効に使用することができ
ないので１通常、主記憶上の領域を増すアドレッシング
方法を採用する。このようなアドレッシング方法を用い
た装置としては、例えば、特公昭６０−１７１３０号公
報記載のように、命令語のインデクス情報にリロケーシ
ョン情報を加算してアドレス能力の増大を図ったものが
知られている。
のみでは、主記憶上の領域を有効に使用することができ
ないので１通常、主記憶上の領域を増すアドレッシング
方法を採用する。このようなアドレッシング方法を用い
た装置としては、例えば、特公昭６０−１７１３０号公
報記載のように、命令語のインデクス情報にリロケーシ
ョン情報を加算してアドレス能力の増大を図ったものが
知られている。
上記従来例では、リロケーション情報で指定するベース
アドレスからインデクス情報でアクセス可能な領域の拡
大について配慮されておらず、大規模配列を主記憶上実
現する時のアドレス生成が複雑となるという問題があっ
た。
アドレスからインデクス情報でアクセス可能な領域の拡
大について配慮されておらず、大規模配列を主記憶上実
現する時のアドレス生成が複雑となるという問題があっ
た。
本発明の目的は、このような従来の問題を解決し、ベー
スアドレスからアクセス可能な領域の拡大が可能かつア
ドレス拡張を行わない方式と互換性を保持するアドレス
生成方式を提供することにある。
スアドレスからアクセス可能な領域の拡大が可能かつア
ドレス拡張を行わない方式と互換性を保持するアドレス
生成方式を提供することにある。
上記問題点を解決するため、本発明では、命令語の複数
のインデクス指定部で指定する複数の汎用レジスタと該
汎用レジスタそれぞれに複数ビットからなる修飾レジス
タを複数組備え、該修飾レジスタの内容により前記複数
のインデクス指定部で指定する汎用レジスタの内容をそ
れぞれ論理演算により修飾した値で前記命令語のオペラ
ンドアドレスを生成することに特徴がある。
のインデクス指定部で指定する複数の汎用レジスタと該
汎用レジスタそれぞれに複数ビットからなる修飾レジス
タを複数組備え、該修飾レジスタの内容により前記複数
のインデクス指定部で指定する汎用レジスタの内容をそ
れぞれ論理演算により修飾した値で前記命令語のオペラ
ンドアドレスを生成することに特徴がある。
本発明においては、命令語中のインデクス指定部は、汎
用レジスタの１つとそれに対応した付加ビットを修飾レ
ジスタにより指定し、該付加ビットで示す値だけ汎用レ
ジスタの内容を上位方向ヘシフトした値をインデクス値
としてアドレス計算を行うように動作する。それにより
、汎用レジスタ幅よりも大きなアドレス範囲の指定が行
える。
用レジスタの１つとそれに対応した付加ビットを修飾レ
ジスタにより指定し、該付加ビットで示す値だけ汎用レ
ジスタの内容を上位方向ヘシフトした値をインデクス値
としてアドレス計算を行うように動作する。それにより
、汎用レジスタ幅よりも大きなアドレス範囲の指定が行
える。
以下、本発明の一実施例を、図面により詳細に説明する
。
。
第１図は、本発明の一実施例を示す情報処理装置におけ
るアドレス生成部の構成図である。
るアドレス生成部の構成図である。
第１図において、１は命令レジスタ、２は複数の汎用レ
ジスタからなるレジスタバンク、３は汎用レジスタの修
飾する値を保持する修飾レジスタ、４はインデクス部の
汎用レジスタの内容を上位方向ヘシフトするインデクス
ジフタ、５はインデクス部の汎用レジスタの内容を上位
方向ヘシフトするベースシフタ、６は実効アドレスを生
成する３人力加算器である。以下、本実施例の動作を説
明する。
ジスタからなるレジスタバンク、３は汎用レジスタの修
飾する値を保持する修飾レジスタ、４はインデクス部の
汎用レジスタの内容を上位方向ヘシフトするインデクス
ジフタ、５はインデクス部の汎用レジスタの内容を上位
方向ヘシフトするベースシフタ、６は実効アドレスを生
成する３人力加算器である。以下、本実施例の動作を説
明する。
命令レジスタ１は○Ｐコード部○Ｐ、第１オペランド部
Ｒ１、インデクス指定部ｘ２、ベース指定部Ｂ、および
ディスプレースメントＤ２よりなり、インデクス指定部
Ｘ ｚ ＋ベース指定部Ｂｔは３２ビツトの汎用レジス
タからなるレジスタバンク２のレジスタＧ Ｒ，、ＯＲ
，をそれぞれ指定する。ＧＲよ。
Ｒ１、インデクス指定部ｘ２、ベース指定部Ｂ、および
ディスプレースメントＤ２よりなり、インデクス指定部
Ｘ ｚ ＋ベース指定部Ｂｔは３２ビツトの汎用レジス
タからなるレジスタバンク２のレジスタＧ Ｒ，、ＯＲ
，をそれぞれ指定する。ＧＲよ。
ＧＲ，の内容はそれぞれインデクスジフタ４．ベースシ
フタ５を介して修飾した後、ディスプレースメントＤ、
と３人力加算器６に入力し実効アドレスを生成する。イ
ンデクスジフタ４．ベースシフタ５のシフト数はレジス
タバンク２に付加する修飾レジスタ３の４ビツトのレジ
スタｓｘ、、ＳＢ。
フタ５を介して修飾した後、ディスプレースメントＤ、
と３人力加算器６に入力し実効アドレスを生成する。イ
ンデクスジフタ４．ベースシフタ５のシフト数はレジス
タバンク２に付加する修飾レジスタ３の４ビツトのレジ
スタｓｘ、、ＳＢ。
によりそれぞれ指定する。図示しない主記憶装置から読
出した命令語を命令レジスタ１にセットし、命令語のデ
コードを開始する。なお、本実施例では、修飾レジスタ
はコマンド部を持たず、シフトをコマンドとして動作さ
せている。本実施例では、当該命令の第１オペランドは
第１オペランド指定部Ｒ１により示す汎用レジスタＧＲ
（Ｒ，）であり、第２オペランドはインデクス指定部Ｘ
ｘ ＋ベース指定部Ｂ ２ Ｊディスプレースメント
Ｄ２から以下のように計算するアドレスで示す主記憶上
のデータフィールドである。
出した命令語を命令レジスタ１にセットし、命令語のデ
コードを開始する。なお、本実施例では、修飾レジスタ
はコマンド部を持たず、シフトをコマンドとして動作さ
せている。本実施例では、当該命令の第１オペランドは
第１オペランド指定部Ｒ１により示す汎用レジスタＧＲ
（Ｒ，）であり、第２オペランドはインデクス指定部Ｘ
ｘ ＋ベース指定部Ｂ ２ Ｊディスプレースメント
Ｄ２から以下のように計算するアドレスで示す主記憶上
のデータフィールドである。
以下、第２オペランドのアドレス計算について説明する
。インデクス指定部Ｘ、により示す汎用レジスタＯＲ，
の内容はインデクスジフタ４のデータ入力となり、イン
デクス指定部Ｘ２ により示す修飾レジスタＳＸｉの内
容はインデクスジフタ４のシフト数入力となる。同様に
ベースシフタ３のデータ入力、シフト数入力にはベース
指定部Ｂ２により示す汎用レジスタＧＲ，，修飾レジス
タＳＢ、の内容を与える。インデクスジフタ４とベース
シフタ５は３２ビツトのデータ入力と４ビツトのシフト
数入力と４７ビツトのシフト出力を有し、３２ビツトの
データ入力に与えるデータを４ビツトのシフト数入力に
与えるシフト数だけ上位方向にシフトした結果をシフト
出力に出力する。
。インデクス指定部Ｘ、により示す汎用レジスタＯＲ，
の内容はインデクスジフタ４のデータ入力となり、イン
デクス指定部Ｘ２ により示す修飾レジスタＳＸｉの内
容はインデクスジフタ４のシフト数入力となる。同様に
ベースシフタ３のデータ入力、シフト数入力にはベース
指定部Ｂ２により示す汎用レジスタＧＲ，，修飾レジス
タＳＢ、の内容を与える。インデクスジフタ４とベース
シフタ５は３２ビツトのデータ入力と４ビツトのシフト
数入力と４７ビツトのシフト出力を有し、３２ビツトの
データ入力に与えるデータを４ビツトのシフト数入力に
与えるシフト数だけ上位方向にシフトした結果をシフト
出力に出力する。
インデクスジフタ４とベースシフタ５およびディスプレ
ースメントＤ２を３人力加算器６で加算し、キャリを無
視した４７ビツトを第２オペランドアドレスとする。
ースメントＤ２を３人力加算器６で加算し、キャリを無
視した４７ビツトを第２オペランドアドレスとする。
このように、本実施例においては、修飾レジスタの値を
すべてＯとすることによりインデクス＋ベース＋ディス
プレースメントでメモリアドレスを指定する従来方式と
互換性を保つことができる。
すべてＯとすることによりインデクス＋ベース＋ディス
プレースメントでメモリアドレスを指定する従来方式と
互換性を保つことができる。
さらに、本実施例では、レジスタ毎に異なる修飾レジス
タの値を設定できるので、要素長の異なる複数の配列の
インデクス計算が高速化できる利点がある。なお、本実
施例では、複数の修飾レジスタはデータ部のみであった
が、その一部をコマンド部として論理演算を指定するこ
とも可能である。
タの値を設定できるので、要素長の異なる複数の配列の
インデクス計算が高速化できる利点がある。なお、本実
施例では、複数の修飾レジスタはデータ部のみであった
が、その一部をコマンド部として論理演算を指定するこ
とも可能である。
本発明は前記実施例に限るものではなく、汎用レジスタ
の上位に前記付加ビットを加える方式やこれらの組合せ
も可能である。
の上位に前記付加ビットを加える方式やこれらの組合せ
も可能である。
以上説明したように、本発明によれば、汎用レジスタの
ビット幅で指定できる値よりも大きなアドレスの指定が
行えるので、ベースアドレスからアクセス可能な領域を
拡大でき、かつアドレス拡張を行わない方式と互換性を
保つ二とができる。
ビット幅で指定できる値よりも大きなアドレスの指定が
行えるので、ベースアドレスからアクセス可能な領域を
拡大でき、かつアドレス拡張を行わない方式と互換性を
保つ二とができる。
第１図は本発明の一実施例を示す情報処理装置における
アドレス生成部の構成図である。 １：命令レジスタ、２ レジスタバンク、３：修飾レジ
スタ、４．インデクスジフタ、５．ベースシフタ、６：
３人力加算器。
アドレス生成部の構成図である。 １：命令レジスタ、２ レジスタバンク、３：修飾レジ
スタ、４．インデクスジフタ、５．ベースシフタ、６：
３人力加算器。
Claims (1)
- １、命令語の複数のインデクス指定部で指定する複数の
汎用レジスタと該汎用レジスタそれぞれに複数ビットか
らなる修飾レジスタを複数組備え、該修飾レジスタの内
容により前記複数のインデクス指定部で指定する汎用レ
ジスタの内容をそれぞれ論理演算により修飾した値で前
記命令語のオペランドアドレスを生成することを特徴と
するアドレス生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289389A JPS63142430A (ja) | 1986-12-04 | 1986-12-04 | アドレス生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289389A JPS63142430A (ja) | 1986-12-04 | 1986-12-04 | アドレス生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142430A true JPS63142430A (ja) | 1988-06-14 |
Family
ID=17742587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289389A Pending JPS63142430A (ja) | 1986-12-04 | 1986-12-04 | アドレス生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044487A (ja) * | 2008-08-11 | 2010-02-25 | Seiko Epson Corp | 信号処理プロセッサ及び半導体装置 |
-
1986
- 1986-12-04 JP JP61289389A patent/JPS63142430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044487A (ja) * | 2008-08-11 | 2010-02-25 | Seiko Epson Corp | 信号処理プロセッサ及び半導体装置 |
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