JPH03144783A - 入出力システム - Google Patents

入出力システム

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JPH03144783A
JPH03144783A JP2263254A JP26325490A JPH03144783A JP H03144783 A JPH03144783 A JP H03144783A JP 2263254 A JP2263254 A JP 2263254A JP 26325490 A JP26325490 A JP 26325490A JP H03144783 A JPH03144783 A JP H03144783A
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JP
Japan
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data
input
buffers
simd
temporary storage
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JP2263254A
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Robert S Jaffe
ロバート・エス・ジヤフイー
Hungwen Li
ハンウエン・リー
Margaret M L Kienzle
マーガレット・メリー・ローア・キーンシル
Ming-Cheng Sheng
ミンチエン・シエン
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G06F7/785Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163Interprocessor communication
    • G06F15/173Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356Indirect interconnection networks
    • G06F15/17368Indirect interconnection networks non hierarchical topologies
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    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015One dimensional arrays, e.g. rings, linear arrays, buses

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は、SIMD並列コ並列コンピユー入用カシステ
ムに関し、具体的にはSIMDシステムの入出力速度を
大福に増加させる2次元データ転送スキームを供給する
ことのできる、SIMDコンピュータの各処理要素ごと
に個別の一時記憶パツファを用いた、分散入出力システ
ムに関する。
B、従来技術、及びその課題 すべての分野の科学者及び技術者は、その仕事を進める
ために対してコンピュータに依存するようになってきて
おり、この依存によって、コンピュータの性能がほぼ5
年ごとに、ある大きさだけ増大すると期待するようにな
ってきた。このコンピュータの性能がその大きさずつ高
まる傾向は、速度が下がってきており、事実、現在使用
できるスーパーコンビニ−夕は、すでにその技術的限界
にある。従来、その限界は、電気信号が光速の約半分の
速度で様々なワイヤ及び相互接続を通って伝播するのに
要する時間の長さに基づいて、毎秒当り約30億個の浮
動小数点命令、すなわち約3ギガフロツプであった。従
来技術のシステムの欠点は、今日の科学者及び技術者が
直面する多くの間題が、3ギガフロツプの限界をはるか
に越えた性能を有するコンピュータを利用してしか解決
できないことである。
スーパーコンビーータ性能の最近の進歩は、アプリケー
ジ画ンを、並列に作動する多くのプロセッサ間で分割す
ることによって達成されたものである。理論的には、並
列処理コンピュータは、テラフロ、プの範囲の性能を提
供するはずである。これらのコンビュー夕はより大きな
容量及び速度を提供するが、また新しい一連の問題、す
なわち新しいコンピュータのプログラミング、入出力動
作の取扱い、データの操作といった問題をもたらす。
プログラミングの困難さは、プログラムがどれだけ良く
書かれていたとしても、複数のプロセッサを100%利
用するのは非常に困難だということから生じる。入出力
動作の取扱い及びデータ操作の問題は、これらのタイプ
のコンピュータに関連するデータの量から生じる。プロ
グラミングの問題は、経験から解決することができるが
、入出力及びデータ操作の問題は、コンビ具−夕月の入
出力システムを改良することによって軽減することがで
きる。
第1図に示すように、従来のSIMD(単一命令複数デ
ータ)並列システムは、入出力サブシステム30を介し
てホストコンピュータ20と対話するSIMDコンピー
ータ10を含む。SIMDコンピュータ10は、Pl、
P 2−P Nと番号をつけた、それぞれが非常に簡単
なCPUである複数のプロセッサ12、プロセッサ12
同士を接続するネットワーク13、各プロセッサ用のM
l、M2・・・MNと番号をつけたメモリ14、及びプ
ロセッサに命令及びクロック・パルスを発行する制御装
置15を含む、プロセッサ・アレイ11から構成される
。入出力サブシステム30は、通常、SIMDコンピュ
ータ10とホスト20の間でのデータの転送を担当する
ステージング・メモリを含む。
ファイン・ブレインド大規模並列SIMDシステムでは
、次々に1つずつ命令がプロセッサ・アレイに同時に同
報通信され、各命令が異なるデータに適用される。
従来から、ファイン・グレインドSIMD並列システム
は、イメージ本位のコンピユーテイングをそのアプリケ
ージ習ンの重点としており、したがってイメージやマト
リックス・データなど規則的な構造の2次元データを取
り扱うためにのみ設計された入出力システムをもたらし
た。SIMDコンピュータ・システムの入出力速度は、
FN×1メツシュとして配列されたNプロセッサSIM
Dシステムでは、1マシン・サイクル1当り、ff項目
のデータシステムとの間で入出力されないために、通常
は遅い。はとんどのファイン・グレインドSIMD並列
システムはメツシュ・ネットワークによって接続され、
それらの入出力は、ホストとSIMDシステムの1つの
境界行/列の間でデータをシフトすることによって行な
われる。このタイプのデータ転送は、1次元であると考
えられる。
それに加えて、データは、特定のデータを所望のプロセ
ッサに割り当てることができるよつに、ホストによって
予め配列しなければならない。規則的なデータ構造のみ
を取り扱つ際の入出力速度が遅く、能力が制限されてい
るため、SIMDコンピュータは狭い適用範囲に制限さ
れている。
従来技術のSIMD入出力システム内で使用されるメツ
シュ本位の行/列シフト・スキームの第2の欠点は、プ
ログラミングの困難さである。入出力機能が現タスクの
実行とオーバーラツプするので、プログラマは、コンビ
ニ−ティング用の命令の間に入出力用の命令を挟まなけ
ればならない。
この状況により、まったく読み取ることのできないコー
ドがもたらされ、かつプロゲラえングがアセンブリ言語
のレベルに留まることになる。
SIMDコンピュータで現在用いられている従来技術の
入出力サブシステムの第3の態様は、コーナー回転機能
の取扱いである。コーナー回転機能は、ホストとSIM
Dシステムでデータの配列が異なることから生じる現象
である。たとえば、N個の32ビツト・ワードは、ホス
ト内ではそれぞれが32ビツト幅のN個の連続するワー
ドとして配列される。しかし、転送時には、これらのデ
ータ・ワードは、各プレーンがNビットを含み、そのそ
れぞれが1つのプロセッサに関連する、SIMDメモリ
の32個のプレーン間に分配される。
この状況は、SIMDシステムでは、すべてのプロセッ
サが同じマシン・サイクルで同じメモリ位置にアクセス
する必要があり、かつプレーン編成がそのようなメモリ
・アクセシングを支援するためである。イメージやマト
リックスなど規則的データ構造のコーナー回転は、メツ
シュ本位の行/列シフトによって支援される。しかし、
不規則なデータ構造のコーナー回転は、従来技術の行/
列シフト入出力スキームによって支援されない。
上記のように、従来技術の入出力システムは、現在、ス
テージング・メモリなど集中式のハードウェアとして実
施されている。この手法では、すべてのプロセッサに接
続するために、集中式の入出力システムを必要とし、そ
の結果、入出力システム用に多くのワイヤが必要となる
。米国特許第4727474号明細書は、大規模並列コ
ンピュータ用のステージング・メモリを開示している。
ステージング・メモリは、ホスト・メモリと局所プロセ
ッサ・メモリの間の非常に複雑なインタフェースである
。このネットワークは、データのバッファリング、置換
、及びシャフリングが可能である。
このスキームを実施するための回路は、複雑であり、複
数のステージを必要とし、非常に多数のプロセッサに容
易に分散できない。
メツシュ本位の行/列シフト・スキームは、ワイヤを節
約するために、入出力システムをメッシユの境界に接続
するが、そろすると、システムの入出力速度が減少する
ので、妥協策である。
米国特許第4330048号明細書は、1次元入出力ス
キームを利用した大規模並列プロセッサ・コンピュータ
を開示している。開示された入出力システムは、入出力
動作用の記憶要素として働く。
システムによって利用される双方向データ・バスの瞬間
的論理状態を、入出力システムの1ビツト・レジスタに
記憶することができ、同様に、1ビツト・レジスタの論
理状態をデータ・バスに読み出すことができる。開示さ
れた入出力システムは、入出力システムの隣接する処理
要素中にビットをシフトすることができる。ビットは、
ただ1方向にのみシフトされ、シタがって、最大処理要
素アレイでは、1ビツトのスライス・データ・ストリー
ム・アレイは、データ・アレイを処理要素アレイ中に移
動するために、m回のシフト動作を必要とする。したが
って、高い入出力速度を維持しながら、配線の複雑さを
軽減する、入出力システムが求められている。
C0課題を解決するための手段 本発明は、ホスト・コンピュータとSIMDコンピュー
タの間の双方向データ転送スキームを提供する大規模並
列SIMD用の入出力システムを対象とする。SIMD
コンピュータは、それぞれ複数のSIMDメモリの1つ
と関連している複数ノ並列に連結されたプロセッサから
なる並列アレイ・プロセッサを有する、−命令複数デー
タ・コンピュータである。入出力システムは、ホスト・
コンピュータとSIMDコンピュータの間でデータの双
方向2次元転送を行なつための一時記憶手段、及びホス
ト・コンピュータと一時記憶手段の間のデータの流れを
制御し、かつ一時記憶手段と複数のSIMDメモリの間
のデータの流れを制御するための入出力処理手段を含む
。一時記憶手段は、本発明の図の実施例では、それぞれ
複数のSIMDメモリの1つと直接関連している複数の
バッファ1及びホスト・コンピュータと一時記憶手段の
間と、一時記憶手段とSIMDメモリの間でのデータ転
送のために、タイミング信号及び選択信号を供給するた
めの制御回路手段を含む。一時記憶手段は、所定の2次
元パターンで複数のバッファにデータを分配し、かつ1
システム・クロック・サイクルで、転送に適したファー
マットでデータを配列することにより、データの転送を
行なう。
本発明の入出力システムの入力動作は、2ステツプ・プ
ロセスであり、第1のステップでホスト・コンピュータ
・メモリから複数のバッファにf −夕を転送し、第2
のステップで複数のバッファからSIMDメモリへデー
タを転送する。ホスト・コンビ5−夕から複数のバッフ
ァヘデータを転送する場合、入出力処理手段は、転送さ
れるホスト・メモリ内のデータ・ブロックの開始アドレ
スである入出力データ・ポインタ、及びホスト・コンピ
ュータの入出力装置に転送される項目の合計数である入
出力データ長さを書き込む。入出力データ・ポインタ及
び入出力データ長さの転送が完了すると、入出力処理手
段は、データ転送を呼び出す。ホスト・コンピュータ・
メモリからのデータ・ブロックは、入出力処理手段内に
あるアドレス生成機構のアドレス待ち行列にM対のセグ
メント開始アドレス及びセグメント長さをロードさせる
ことによって、複数のバッファの連続バッファのM個の
セグメントに分配される。このデータ転送の操作及び制
御は、入出力処理手段及び制御回路手段によって達成さ
れる。複数のバッファからSIMDメモリへデータを転
送する場合、入出力処理手段は、SIMDメモリの開始
アドレス及び長さをアドレス生成機構にロードし、その
後、データ転送を呼び出す。この場合も、このデータ転
送の操作及び制御は、入出力処理手段及び制御回路手段
によって行なわれる。ホスト・コンピュータ・メモリと
複数のバッファの間のデータ転送は、入出力チャネルを
介して行なわれ、複数のバッファと複数のSIMDメモ
リの間のデータ転送は、局所データ・バスによって行な
われる。
本発明の入出力システムの出力動作も2ステツプ・プロ
セスであり、第1のステップで複数のSIMDメモリか
ら複数のバッファへデータを転送し、第2のステップで
複数のバッファからホスト・コンピュータ・メモリへデ
ータを転送する。出力動作は、入力動作の逆の活動及び
機能を必要とする。
本発明の入出力システムは、Nプロセッサ・システムの
場合、従来技術で利用された67列シフト入出力システ
ムよりf1倍大きい入出力速度を支援する、2次元入出
力スキームを提供する。2次元であるため、規則的デー
タ構造の効率的転送、ならびに疎マトリックスやグラフ
ィック・データなどの不規則データ構造の転送が可能で
ある。この能力により、ユーザは、データを任意の所定
のパターンでプロセッサ内にマツプすることができる。
本発明はまた、入出力システムとSIMDコンピュータ
の間の配線の複雑さを軽減する分散構造も提供する。そ
れに加えて、入出力システムは、入出力プログラミング
をコンピユーテイングから分1して、並列システムのプ
ログラミングの労力を軽減する。
本発明は、一時記憶手段を入出力システムの一体的分散
構造要素として組み込むことによって、2次元データ転
送が実施でき、それによりflビット/サイクルからN
ビット/サイクルへ入出力データ速度を増す点で効用が
ある。このタイプの入出力システムは、どのSIMDコ
ンピュータ・システムの動作効果をも大きく増大させ、
またプロセッサ同士を接続するネットワークから独立し
ているために、複数のSIMDコンピュータ・システム
内で用いることができる。入出力システムによって利用
されるアドレシング・スキームにより、本発明を、メツ
シュ、多形トーラス、ハイパーキ一−ブ、その他のネッ
トワーク接続形状を利用したネットワークで利用するこ
とができる。
D、実施例 大規模並列SIMDコンピュータ・システム用入出力シ
ステムは、SIMDコンピュータとそのホストの間のデ
ータ転送を担当する。第2図は、SIMDコンピーータ
・システムの基本ブロックを示ス。システムは、メイン
フレーム・コンピュータまたはマイクロプロセッサと関
連するメモリからなるホスト・コンピュータ200.S
IMDコンピュータ100、及びホスト・コンピュータ
200とSIMDコンピュータ100を接続する入出力
システム300を含む。本発明の入出力システム300
は、ホスト・コンピュータ200とSIMDコンピュー
タ100の間の双方向2次元データ転送を実施する。
SIMDコンピュータ100は、Pl、P2−・・PN
と番号をつけた複数の処理要素120、個々の処理要素
120を接続するネットワーク130、及びML M2
・−M Nと番号をつけた複数のSIMD記憶装置14
0を有するプロセッサ・アレイヲ含む。SIMDコンピ
ュータ100は、並列に連結され操作される非常に多数
の個々の処理要素120を有する並列アレイ・プロセッ
サである。
SIMDコンピュータ100は大規模に並列であり、処
理要素120の数Nが非常に大きく、たとえば、個々の
処理要素が100万個以上ある。SIMDコンピュータ
100は、処理要素のための命令ストリームを生成し、
またコンピュータに必要なタイミング信号を供給する制
御装置150を含む。ネットワーク130は、個々の処
理要素120のための相互接続手段であり、メツシュ、
多形トーラス、ハイパーキューブなど多くの形状を取る
ことができる。複数の記憶装置140は、個々の処理要
素120用のデータを即座に記憶するためのものであり
、処理要素120の数と記憶装置140の数の間には1
対1の対応がある。
本発明の入出力システム300は、入出力プロセッサ(
IOP)320に結合された一時記憶手段310を含む
。入出力システム300の2次元データ転送スキームは
、一時記憶手段310によって提供される。第2図に示
した実施例では、一時記憶手段310が、Bl、B2・
・−BNと番号をつけた複数のバッファ330を含む。
複数のバッファ300のそれぞれが、複数のSIMD記
憶装置140の1つと関連している。したがって、本発
明の入出力システムは、入出力データ転送機能を、各プ
ロセッサ120に対して1つずつ、N個に分割すること
により、分散手法を利用するものである。一時記憶手段
310によって転送されるデータは、所定の2次元パタ
ーン内で前記複数のバッファに分配され、データはまた
、1システム・クロック・サイクルで、転送に適したフ
ォーマットに配列される。
本発明の入出力システム300を第2図のような分離し
たエンティティとして構成することもでき、個々の要素
を他のSIMDシステム・コンポーネントに組み込むこ
ともできる。たとえば、IO2機能をホスト200によ
って実行することもでき、一時記憶手段を、SIMDプ
ロセッサ・アレイ110に直接組み込むこともでき、あ
るいはその両方を同時に行なつこともできる。第3図は
、上記の両方のオプシ冒ンを利用したSIMDシステム
のブロック・ダイヤグラムである。
第4図を参照すると、ホスト・コンピュータ200と、
その中に組み込まれた本発明の入出力システムの一時記
憶手段310を含むSIMDコンピュータlOOと、9
隠した要素としてのl0P320とを有する、SIMD
システムの他の実施例の詳細なダイヤグラムが図示され
ている。入出力システムはさらに、SIMDコンピュー
タ100とホスト・コンピュータ200の間のデータ転
送に利用される入出力チャネル340を含む。入出力チ
ャネル340は、ホスト・コンピュータ200と入出力
プロセッサ手段3201ホスト・コンピュータ200と
一時記憶手段3101及びホスト・コンピュータ200
とアレイ制御装置150を相互接続するnビットの双方
向データ・バスである。nビット双方向データ・バス3
40は、アプリケージ1ンに応じて多数のタイプのデー
タ・ワードを取り扱うことができる。たとえば、入出力
チャネル340は、1ビツト、8ビツト、16ビ、ト、
及び32ビツトのデータ・ワードを取り扱うことができ
る。入出力プロセッサ手段320は、SIMDコンピュ
ータ100との間の入出力データの流れ全体だけでなく
、コンピュータ100内のデータの流れも制御する。入
出力プロセッサ手段320は、アドレス生成機構350
、アドレス待ち行列330.マイクロプロセッサ、及び
関連メモリ370を含むプロセッサである。
上記の入出力システムは、双方向2次元データ転送がで
きるV&置である。データの入力は、ホスト・コンピュ
ータ200のメモリから一時記憶手段310へ、その後
、一時記憶手段310から複数のSIMDメモリ140
ヘデータを転送することによって行なわれる。データの
出力は、データの入力を含むステップの順序を逆にして
同様の2ステツプ・プロセスで行なわれる。
ホストから−へのデータの データをホスト・コンピュータ200のメモリから、一
時記憶手段310を含む複数のバッファ330に転送す
るために、入出力プロセッサ320は、ホスト・コンピ
ュータ200のメモリ内のデータの開始アドレスである
「入出力データ・ポインタ」、及び32ビツト・ワード
のデータの長さである「入出力データ長さ」を、ホスト
・コンピュータ200の入出力装置に書き込む。この入
出力装置は、ディスク駆動装置や直接メモリ・アクセス
装置などどんなタイプの入出力装置でもよい。この情報
の転送が完了すると、入出力プロセッサ320は、ホス
ト・コンピュータのメモリから一時記憶手段310への
データ転送を呼び出す。
マイクロプロセッサ及びメモリ370は、「入出力デー
タ・ポインタ」及び「入出力データ長さ」の生成を担当
する入出力プログラムだけでなく、転送を呼び出すため
に必要な命令も含んでいる。
アドレス生成機構350は、特定のバッファ830に対
するアドレスの生成を担当する。入出力プロセッサ32
0は、アドレス生成機構350のアドレス待ち行列36
0に、「セグメント開始アドレス」及び「セグメント長
さ」をロードし、その後、データ転送のためにアドレス
生成機構350及びホスト入出力装置を同時に呼び出す
。アドレス生成機構350とホスト・コンピュータ20
0の入出力装置とは、各データ転送ごとに同期させなけ
ればならない。アドレス待ち行列330は、アドレスの
多数のセグメントを記憶することができる先入れ先出し
くF I FO)式待ち行列である。
ホスト・コンピュータ200のメモリ内の連続したデー
タ・ブロックについては、データを連続するバッフy3
30からなるM個のセグメントに分配する。この転送の
場合、入出力プロセッサ320は、M対の「セグメント
開始アドレスJ  (SA)及び「セグメント長さ」 
(L)を、アドレス生成機構350のアドレス待ち行列
360にロードする。「セグメント長さ」の合計は、ホ
スト入出力装置に書き込まれた「入出力データ長さ」に
等しい。M対の「セグメント開始アドレス」及び「セグ
メント長さ」を受け取ったのに応じて、アドレス生成機
構350は、次のアドレスを生成する。
5A(1)、5A(1)◆1......5A(1)◆
L(1)−1,(USA(2) 、5A(2)◆1..
....5A(2)◆L(2)−1,(2)SA(M)
、SA (M)◆1......  SA(M)+L(
M)−1,(3)上記の転送手順がそのままうまく適用
できない状況または場面があり得る。すなわち、転送さ
れるデータ・ブロックが、所与のバッファの数より大き
な入出力データの長さを有する時、及びデータ・プロ、
りが、バッファ幅より大きなワード・サイズ、通常は3
2ビツトを有する時である。
「入出力データ長さ」が所与のバッファの数より大きい
データ・ブロックを転送するには、入出力プロセッサ3
20は、マイクロプロセッサ370によるプログラム実
行を呼び出し、マイクロプロセッサ370は、数ステッ
プでデータ・ブロック全体を転送する。このプログラム
は、各ステップで、データ転送の最大サイズがバッファ
330の数より小さいことを保証する。ワード・サイズ
がバッファ幅より大きなデータ・ブロックを転送するに
は、ホスト・コンピュータ200は、ワード・サイズが
32より大きくならないよろに、データを準備しなけれ
ばならない。
データ転送で生じる第3の状況は、データ・ワードがバ
ッファ幅より小さい状況である。この場合、ワード・サ
イズがバッファ幅より小さいデータをホスト・コンピュ
ータ200のメモリ内で32ビツト・ワードにパックし
、1回の転送で複数のバッファに分配することができる
。たとえば、4バイトのデータを1つの32ビツト・ワ
ードにパックして、1回の転送で4つの連続バッファに
分配することができる。そのような転送の場合、入出力
プロセッサ320は、「セグメント開始アドレス」、「
セグメント長さ」及び「データ・タイプ」を、アドレス
生成機構350のアドレス待ち行列360にロードする
。この入力情報から、アドレス生成機構350は、AD
DRESS、BUFFER(アドレス・バッファ)信号
、及びADDRESS、DATATYPE (アドレス
・データタイプ)信号を生成し、それが信号バス330
によって一時記憶手段310に運ばれる。ADDRES
S、BUFFERは、特定のバッファ330の識別番号
を示す信号であり、ADDRESS、DATATYPE
は、特定のデータ・ワード内に何ビットあるかを示す2
ビツト情報コードである。ADDRESS、DATAT
YPEのコードは次のとおりである。OOは転送されて
いるデータが1ビツト・タイプであることを表し、01
は転送されているデータが8ビツト・タイプであること
を表し、10は転送されているデータが18ビツト・タ
イプであることを表し、11は転送されているデータが
32ビツトであることを表す。一時記憶手段310は、
ADDRESS、BUFFER及びADDRESS、D
ATATYPEを復号する。ADDRESS、DATA
TYPEを復号すると、複数のバッファがアドレスされ
、たとえば、1つの32ビツト・ワードにパックされた
4バイトのデータに関する転送では、ADDRESS、
BUFFERの最後の2ビツトは「ドント・ケア」とし
て取り扱われ、したがって4つのバッファが、データを
受け取るために復号される。同じ32ビツト・ワードは
、同じマシン・サイクルで4つのバッファに書き込まれ
る。マイクロプロセッサ370によって実行される入出
力プログラムは、その後、第2バイト、第3バイト、及
び第4バイトを適当な位置に回転する。他のデータ・タ
イプの場合の復号も同様にして実行され、入出力プロセ
スは、マイクロプロセッサ370内に含まれる入出力プ
ログラムの助けを借りて完了する。
第5図を参照すると、一時記憶手段310の実施例の詳
細なブロック・ダイヤグラムが示されている。図では一
時記憶手段310は、複数のバッファ330及びその基
本的支援構成要素または回路、ならびに2つのコマンド
信号を供給するアドレス生成機構350及びSIMDメ
モリ140から構成されている。基本的構成要素とは、
アドレス・デコーダ311.MUXN−MUXlで表さ
れるN個のマルチプレクサから構成される多重化回路手
段314、DMUXN−DMUXlで表されるN個のデ
マルチプレクサから構成される多重化解除回路手段31
8、カウンタ回路316、及び比較機構回路317であ
る。各構成要素については、次段で記憶手段310の動
作の説明と同時に詳しく説明する。上記のように、アド
レス生成機構350は、ADDRESS、BUFFER
及びADDRESS、DATATYPEを一時記憶手段
310に出力する。これら2つの信号は、一時記憶手段
310に入り、アドレス・デコーダ311によって復号
される。アドレス・デコーダ311は、次式で与えられ
る複数のエネーブル信号を生成する。
EN (i、  j)、k            (
4)上式で 1 ≦ i  fafl           (5)
1 :a j  ≦ fl           (6
)1 ≦ k!32           (7)l及
びjで定義されるマトリックス空間は、バッファの合計
数を表し、kは特定のバッファの全容量を表す。システ
ム内のバッファの合計数はNに等しく、シたがって、エ
ネーブル信号の合計数は32×Nである。式(4)で表
され、線312上を運ばれる各エネーブル信号は、関連
するバッファ位置330 (Bl、B2・・・BN)で
のロードを制御する。エネーブル信号が論理1、すなわ
ち高状態の時、関連するバッファ位置が、ロードまたは
記憶のためにエネーブルされ、そうでない場合はディス
エーブルされる。ADDRESS、DATATYPEが
11(32ビツト・データタイプ)の場合、32個のエ
ネーブル信号EN (s+  t)−rは高状態にある
。ただし、S及びtはそれぞれ次式で与えられる。
s =ADDRESS、BUFFER/ N     
    (8)t =ADDRESS、BUFFER−
(N’s)        (9)式(8)でNによる
除算は、除算の余りを切り捨てる整数除算であることに
留意されたい。
ADDRESS、DATATYPEが10(16ビツト
・データタイプ)の場合、EN(s、tl)、 r 1
及びEN(s、t2)、r2は高状態にある。ただし、
s、tl、t2、rl、r2はそれぞれ次式で与えられ
る。
s =ADDRESS、BOFFER/ J’T4  
      (10)tl =ADDRESS、BLI
FFER−(s”H)、      (11)t2 =
 tl◆1              (12)rl
 =r2 =1.2.、、、.16         
(13)データタイプが01(たとえば、バイト・デー
タタイプ)の場合、4つのデータタイプがアドレスされ
たバッファから始まる4つの連続するバッファ位置に書
き込まれ、ピブト・データタイプ(すなわち、バッファ
・データタイプが00)では、32個の連続するバッフ
ァ位置が選択される(アドレス・バッファの下位5ビツ
トは無視する)。エネーブル信号の計算は、バイト・デ
ータタイプの信号の場合と同じである。
アドレス・デコーダ311は、入出力プロセッサ320
からADDRESS、BUFFER及びADDRESS
、DATATYPEを受け取り、複数のエネーブル信号
を生成する。この手順を使うて、ホスト・コンピュータ
200からバッファ330にデータをロードする。基本
的に、ホスト・コンピュータ100からのデータは、n
ビット・ワードとしてN個のアドレスで分配される。第
6図は、本発明の2次元マツピング・スキームを図示し
たものである。この図に示し、また上記で述べたように
、ホスト・コンピュータからのデータは、nビット・ワ
ードとしてN個のアドレスで複数のバッファに分配され
る。B1ないしBNで表した各バッファは、各nビット
・ワードの開始アドレスを表す。本発明のこの実施例で
は、nは、1ビツト、8ビツト、16ビツト、及び32
ビツトである。所与のデータのnビット・ワードのデー
タに対するすべてのエネーブル信号を生成することによ
って、ホスト・コンピュータ200からのデータの転送
は、1システム・クロック・サイクルで行なわれる。こ
のプロセスの次のステップは、データをバッファ330
からSIMDメモリ装置140に転送することであり、
これは、次のシステム・クロック・サイクルで行なわれ
る。
−からSIMDメモリへのデータの 再び第4図を参照すると、複数のSIMDメモリ140
が、一時記憶手段310とSIMD処理要素120の間
に接続されている。SIMDメモリ140は、バッファ
330とインタフェースし、アドレス生成機構350に
よって別々にアドレス可能なメモリ領域を含む。SIM
Dメモリは、幅Nビット、深さnビットのメモリとして
編成されている。ただし、Nはシステム内のプロセッサ
の合計数であり、Dは実施態様に応じて選択した値であ
る。SIMDメモリは、それぞれがNビットのメモリか
ら構成されるDブレーンと見なすことができる。特定の
プレーン内の各ビットは、ADDRESS、EXTME
M、BITとして表され、0.1.、、、、N−1の範
囲に及ぶ。
この転送では、Nバッファ330は、それぞれがNビッ
トを含む32個のプレーンとして編成される。各バッフ
ァ・プレーンは、ADDRESS。
BUFFER,PLANEによってアドレスされる。各
システム・クロッグ・サイクルごとに、ADDRESS
、BUFFERで指定される゛バッファのADDRES
S、BUFFER,PLANEで指定されるビットが、
ADDRESS、EXTMEMでt旨定されるSIMD
メモリのADDRESS、EXTMEM、BITで指定
されるビットに転送される。入出力プロセ、す320は
、バッファからSIMDメモリへのデータの入力を担当
する。
入出力プロセッサ320は、アドレス生成機構350に
、rsIMDメモリ開始アドレス」及びrSIMD長さ
」をロードし、その後、転送開始のためにアドレス生成
機構350を呼び出す。
次に第5図を参照して、転送のための厳密な機構につい
て説明する。マルチプレクサ/デマルチプレクサ手段3
14は、N個のバッフrの32個の位置のうちの1つを
選択するN個の32−1マルチプレクサ315を含む。
すべてのマルチプレクサ315は、全体として、複数の
SIMDメモリ140にNビットを供給する。マルチプ
レクサ315の選択制御は、1つの5ビツト・カウンタ
から構成されるカウンタ手段316によって行なわれる
。5ビツト・カウンタは、書き込みサイクルの完了時に
、入出力プロセッサ320によって0にリセットされる
。カウンタ316は、入出力プロセッサ320からAD
DRESS、DATATYPEを受け取り、ワードの長
さとしてADDRESS、DATATYPEを復号し、
その後、その長さを比較機構317に記憶する。各内部
クロック・サイクルごとに、カウンタ316の内容が比
較機構の内容と比較される。等しい時、カウンティング
を停止する5TOP信号が生成され、こうして、転送が
完了されたことを示す。
第8図を再び参照すると、ホスト・コンピュータからの
nビット・ワードが、SIMDメモリ140へ転送でき
るように配列されている。各バッフy B 1−BNの
第1ビツトの位置は、まとめて335 (1)で表され
、各バッファの第2ビツトの位置は、まとめて335(
2)で表され、各バッファのn番目のビット位置はまと
めて335 (ii)で表されている。これらのグルー
プは、一時記憶手段330からSIMDメモリ140に
転送されるメモリのn個のプレーンを表す、この図は、
N個のバッファすべてのグループを表す。しかし、上記
のように、ホスト・コンピュータから一時記憶手段への
特定の転送に際して、データは、バッファのM個のセグ
メントに分配される。ただし、MはNに対応する必要は
ない。したがって、メモリのn個のプレーンを表す各グ
ループは、M個のデータ位置のみを含み、N個の位置は
含まない。
これらのn個のプレーンは、n個のアドレスによってア
ドレスされ、各プレーンはNビットのデータを含む。
一二−9(Iυ土方 入出力システムの出力動作も2ステツプ・プロセスであ
り、SIMDメモリ140から一時記憶手段310への
データ転送と、一時記憶手段310からホスト・コンピ
ュータ200のメモリへの転送を行なう。
SIMDメモリから一時記憶手段のバッファへのデータ
転送は、バッファからSIMDメモリヘのデータ入力の
逆の動作である。入力プロセスでは、nビット・ワード
が、複数のマルチプレクサによってN個のアドレスに書
き込まれる。出力プロセスでは、n個のアドレスによっ
てアドレス可能なNワードが、N個の1−32デマルチ
プレクサ319から構成されるデマルチプレクシング手
段318によって、バッファ330に転送される。
デマルチプレクサ319は、入力プロセスについて述べ
たのと全く同様にして、カウンタ316及び比較機+R
317によって制御される。
バッファからホスト・コンピュータのメモリへのデータ
転送は、ホストからバッファへの入力の逆の動作である
。入力プロセスでは、エネーブル信号がどのバッファに
書き込めるかを決定し、逆のプロセスでは、同じエネー
ブル信号がどのバッファから読み取れるかを決定する。
このプロセスの制御は、入出力プロセッサの入出力プロ
グラムによる。
第6図に戻ると、SIMDメモリ140内の335 (
1)−335(ii)で表されるn個のデータ・プレー
ンが、一時記憶手段330に転送できるように配列され
る。n個のプレーン335(1)−335(ii)は、
N個のアPL/Xによってアドレスされ、各プレーンが
一時記憶手段内での再配置のためにN個のアドレスを含
む。
本発明の基礎となる概念は、ホスト・コンピュータとS
IMDシステムの間のデータの迅速な双方向転送のため
の2ステツプ・マツピング・プロセスである。ホストか
らSIMDネットワークにデータを転送する際、ホスト
・メモリからのデータは、1システム・クロック・サイ
クルでM個の連続バッファにマツプまたは分配される。
その後、次のクロック・サイクルで、M個の連続バッフ
ァ内のデータが、SIMDメモリの32個のプレーンに
分配される。SIMDネットワークからホストにデータ
を転送する際には、SIMDメモリ内のデータが、1シ
ステム・クロック・サイクルでM個の連続バッファに分
配される。次のクロック・サイクルで、M個の連続バッ
ファ内のデータが、ホスト・コンピュータのメモリに転
送される。上記のように、このデータ操作により、Nプ
ロセッサSIMDシステムでデータ速度が、ff倍に増
加する。
SIMDコンビコンピュータ々な構成で実行することが
できる。好ましい構成は、複数の回路板にN個のプロセ
ッサを分散し、いくつかのプロセッサの集合体を1つの
チップ内で実施するものである。システム内の各プロセ
ッサに、関連するメモリ、バッファ、及びマルチプレク
サ/デマルチプレクサの組合せが設けられている時、及
び、プロセッサの各集合体がアドレス・デコーダ、カウ
ンタ、及び比較機構を有する時、第6図のマツピング・
スキームは完全に実現される。上記の分散概念または分
散手法は、バッファとプロセッサ/メモリの間の配線が
1チツプ内のワイヤ内接続になることができるので、V
LSIを実施する際に利点がある。この分散手法は、大
規模並列ファイン・グレインドSIMDコンピュータを
実施する際の配線のボトルネックを軽減する。
E、効果 本発明によれば、SIMD用の入出力システムにおいて
、高い入力速度を維持しつつ、配線の複雑さを軽減す乞
ことが可能になる。
【図面の簡単な説明】
第1図は、従来技術のSIMDコンピュータ・システム
のブロック・ダイヤグラムである。 第2図は、本発明の入出力システムの1つの表現を含む
SIMDコンピュータ・システムのブロック・ダイヤグ
ラムである。 第3図は、本発明の入出力システムの他の表現を含むS
IMDコンピュータ・システムのブロック・ダイヤグラ
ムである。 第4図は、本発明の入出力システムの他の表現を含むS
IMDコンピュータ・システムの詳細なブロック・ダイ
ヤグラムである。 第5図は、本発明の一時的記憶手段の詳細なブロック・
ダイヤグラムである。 第8図は、本発明の入出力システムによるデータ転送の
ためのマツピング・スキームを表す図である。

Claims (48)

    【特許請求の範囲】
  1. (1)SIMDコンピュータが、それぞれ複数のSIM
    Dメモリの1つに関連している複数の並列に連結したプ
    ロセッサを含む並列アレイ・プロセッサを有しており、
    ホスト・コンピュータと前記SIMDコンピュータの間
    の2次元データ転送スキームを提供する大規模並列SI
    MDコンピュータ用の入出力システムであって、 (a)前記ホスト・コンピュータと前記複数のSIMD
    メモリの間に結合された、前記ホスト・コンピュータと
    前記SIMDコンピュータの間の双方向2次元データ転
    送のための一時記憶手段と、(b)前記ホスト・コンピ
    ュータと前記一時記憶手段の間のデータの流れを制御し
    、かつ前記一時記憶手段と前記複数のSIMDメモリの
    間のデータの流れを制御するための入出力処理手段とを
    含み、 前記一時記憶手段との間で転送されるデータが、所定の
    2次元パターンで前記一時記憶手段に分配され、1クロ
    ック・サイクルで転送に適したフォーマットに配列され
    る、 入出力システム。
  2. (2)前記一時記憶手段が複数のバッファを含み、前記
    複数のバッファがそれぞれ前記複数のSIMDメモリの
    1つに関連している、請求項1に記載の入出力システム
  3. (3)前記一時記憶手段が、前記ホスト・コンピュータ
    と前記一時記憶手段の間のデータ転送のため、及び前記
    一時記憶手段と前記SIMDメモリの間のデータ転送の
    ためのタイミング信号及び選択信号を供給する制御回路
    手段を含むという、請求項2に記載の入出力システム。
  4. (4)SIMDコンピュータがそれぞれ複数のSIMD
    メモリの1つに関連している、複数の並列に連結したプ
    ロセッサを含む並列アレイ・プロセッサを有するという
    、ホスト・コンピュータと前記SIMDコンピュータの
    間の2次元データ転送スキームを提供する大規模並列S
    IMDコンピュータ用の入出力システムであって、 (a)前記SIMDコンピュータと前記ホスト・コンピ
    ュータの間のデータ転送のための入出力チャネルと、 (b)(i)それぞれ前記複数のSIMDメモリの1つ
    と関連している複数のバッファと、 (ii)前記ホスト・コンピュータと前記一時記憶手段
    の間のデータ転送のため、及び前記一時記憶手段と前記
    SIMDメモリの間のデータ転送のためのタイミング信
    号及び選択信号を供給する制御回路手段と を含む、前記ホスト・コンピュータと前記SIMDコン
    ピュータの間の双方向2次元データ転送のために、前記
    入出力チャネルと前記複数のSIMDメモリの間に接続
    された一時記憶手段と、(c)前記ホスト・コンピュー
    タと前記一時記憶手段の間のデータの流れを制御し、前
    記一時記憶手段と前記複数のSIMDメモリの間のデー
    タの流れを制御するための入出力処理手段とを含み、前
    記一時記憶手段によって転送されるデータが、所定の2
    次元パターンで前記複数のバッファに分配され、1クロ
    ック・サイクルで転送に適したフォーマットに配列され
    るという、 入出力システム。
  5. (5)前記入出力チャネルが、前記ホスト・コンピュー
    タと前記入出力処理手段、前記ホスト・コンピュータと
    前記一時記憶手段、及び前記ホスト・コンピュータとア
    レイ制御装置を相互接続するnビット双方向データ・バ
    スである、請求項4に記載の入出力システム。
  6. (6)前記複数のバッファがそれぞれ32ビット・バッ
    ファである、請求項4に記載の入出力システム。
  7. (7)前記複数のバッファがそれぞれ、前記入出力処理
    手段によって独立してアドレス可能である、請求項4に
    記載の入出力システム。
  8. (8)Nを前記バッファの数とし、nをホスト・メモリ
    内に記憶されたデータ・ワードの長さとして、前記一時
    記憶手段が、N個のアドレスを有するnビット・ワード
    としてアドレス可能であるという、請求項7に記載の入
    出力システム。
  9. (9)Nを前記バッファの数とし、nをホスト・メモリ
    内に記憶されたデータ・ワードの長さとして、前記一時
    記憶手段が、n個のアドレスを有するN個のワードとし
    てアドレス可能であるという、請求項4に記載の入出力
    システム。
  10. (10)Nを前記バッファの数とし、nをホスト・メモ
    リ内に記憶されたデータ・ワードの長さとして、前記一
    時記憶手段が、n個のアドレスを有するN個のワードと
    してアドレス可能であるという、請求項8に記載の入出
    力システム。
  11. (11)Mをnビット・ワード中の合計データ長さとし
    、Mを前記複数のバッファの合計数より少ないかまたは
    等しいとして、前記一時記憶手段が、M個の連続するバ
    ッファに分配されたnビット・ワードとしてアドレス可
    能であるという、請求項4に記載の入出力システム。
  12. (12)前記制御回路手段が、前記複数のバッファのう
    ちの所定数のものにデータを転送するために、複数のエ
    ネーブル信号を生成するアドレス復号手段を含むという
    、請求項4に記載の入出力システム。
  13. (13)前記制御回路手段がさらに、 所定数のバッファのn個の位置のうちのどの1から前記
    複数のSIMDメモリにデータを転送するかを決定する
    ためのマルチプレクサ手段と、所定数のバッファのn個
    の位置のうちのどの1つに前記複数のSIMDメモリか
    らデータを転送するかを決定するためのデマルチプレク
    サ手段とを含むという、請求項12に記載の入出力シス
    テム。
  14. (14)前記制御回路手段がさらに、 前記マルチプレクサ手段及び前記デマルチプレクサ手段
    を制御するための制御信号を供給するカウンタ手段と、 前記カウンタ手段のトップ・カウントを決定するための
    比較機構手段とを 含むという、請求項13に記載の入出力システム。
  15. (15)前記アドレス復号手段が、前記入出力処理手段
    から受け取ったバッファ識別コードとデータ・タイプ・
    コードから、前記複数のエネーブル信号を生成するとい
    う、請求項12に記載の入出力システム。
  16. (16)前記マルチプレクサ手段がN個の32−1マル
    チプレクサを含み、前記マルチプレクサがNビットのデ
    ータを前記複数のSIMDメモリに供給するという、請
    求項13に記載の入出力システム。
  17. (17)前記デマルチプレクサ手段がN個の1−32デ
    マルチプレクサを含み、前記デマルチプレクサがNビッ
    トのデータを前記複数のバッファに供給するという、請
    求項16に記載の入出力システム。
  18. (18)前記カウンタ手段が1つの5ビット・カウンタ
    を含み、前記カウンタが、前記マルチプレクサ及び前記
    デマルチプレクサに対する選択制御を行なうという、請
    求項14に記載の入出力システム。
  19. (19)前記カウンタが、前記入出力処理手段から前記
    データ・タイプ・コードを受け取り、前記データ・タイ
    プ・コードをワード長さとして復号し、さらにその長さ
    を前記比較機構手段に記憶するという、請求項18に記
    載の入出力システム。
  20. (20)前記比較機構手段が、前記カウンタのカウント
    を前記ワード長さと比較し、一致したときは前記カウン
    タに停止信号を与えるという、請求項14に記載の入出
    力システム。
  21. (21)前記入出力処理手段が、 (a)前記複数のバッファのうちの特定のバッファのア
    ドレスを生成し、前記複数のSIMDメモリのうちの特
    定のメモリのアドレスを生成するためのアドレス生成機
    構と、 (b)前記データの流れに対するすべての制御信号を生
    成するためのマイクロ・プロセッサ及び関連メモリと を含むという、請求項4に記載の2次元入出力システム
  22. (22)前記アドレス生成機構が、後続のバッファ、ア
    ドレスのストリングを供給するアドレス待ち行列を含む
    という、請求項21に記載の入出力システム。
  23. (23)前記プロセッサ及び関連メモリが、前記複数の
    制御信号を生成する入出力プログラムを含むという、請
    求項22に記載の入出力システム。
  24. (24)前記入出力処理手段がさらに、データ長さが前
    記複数のバッファの数より大きい時に、前記ホスト・コ
    ンピュータから前記複数のバッファに転送されるデータ
    の準備を担当するプログラムを含むという、請求項23
    に記載の入出力システム。
  25. (25)(a)それぞれが複数のSIMDメモリのうち
    の1つと関連している複数の並列に連結されたプロセッ
    サを含む並列アレイ・プロセッサと、(b)前記複数の
    並列に連結されたプロセッサを制御するためのアレイ制
    御装置と、 (c)(i)前記ホスト・コンピュータと前記SIMD
    コンピュータの間の双方向2次元データ転送のために、
    前記ホスト・コンピュータと前記複数のSIMDメモリ
    の間に結合された一時記憶手段と、 (ii)前記ホスト・コンピュータと前記一時記憶手段
    の間のデータの流れを制御し、前記一時記憶手段と前記
    複数のSIMDメモリ間のデータの流れを制御するため
    の入出力処理手段と を含む、ホスト・コンピュータと演算処理要素の前記ア
    レイの間の2次元データ転送スキームを提供する、単一
    命令複数データ・プロセッサ用の入出力システムと を含む、単一命令複数データ・プロセッサ。
  26. (26)前記一時記憶手段が複数のバッファを含み、前
    記複数のバッファがそれぞれ、前記複数のSIMDメモ
    リの1つに関連するという、請求項25に記載の単一命
    令複数データ・プロセッサ。
  27. (27)前記一時記憶手段が、前記ホスト・コンピュー
    タと前記一時記憶手段の間のデータの転送、及び前記一
    時記憶手段と前記SIMDメモリの間のデータ転送のた
    めのタイミング信号及び選択信号を供給する制御回路手
    段を含むという、請求項26に記載の単一命令複数デー
    タ・プロセッサ。
  28. (28)(a)それぞれが複数のSIMDメモリの1つ
    と関連している複数の並列に連結されたプロセッサを含
    む並列アレイ・プロセッサと、 (b)前記複数の並列に連結されたプロセッサを制御す
    るためのアレイ制御装置と、 (c)(i)前記SIMDコンピュータと前記ホスト・
    コンピュータの間のデータ転送のための入出力チャネル
    と、 (ii)1システム・クロック・サイクルで複数のバッ
    ファに前記データを所定のパターンで配列し分配するこ
    とにより、前記ホスト・コンピュータと前記SIMDコ
    ンピュータの間の双方向2次元データ転送のために、前
    記入出力チャネルと前記複数のSIMDメモリの間に接
    続され、それぞれが前記複数のSIMDメモリに直接関
    連している前記複数のバッファと、一時記憶前記ホスト
    ・コンピュータと前記一時記憶手段の間のデータの転送
    、及び前記一時記憶手段と前記SIMDメモリの間のデ
    ータの転送のためのタイミング信号及び選択信号を供給
    するための制御手段とを含む一時記憶手段と、 (iii)前記ホスト・コンピュータと前記一時記憶手
    段の間のデータの流れを制御し、前記一時記憶手段と前
    記複数のSIMDメモリのデータの流れを制御するため
    の入出力処理手段と を含む、ホスト・コンピュータと演算処理要素の前記ア
    レイの間の2次元データ転送スキームを提供する単一命
    令複数データ・プロセッサ用の入出力システムと を含む、単一命令複数データ・プロセッサ。
  29. (29)前記入出力チャネルが、前記ホスト・コンピュ
    ータと前記入出力処理手段、前記ホスト・コンピュータ
    と前記一時記憶手段、及び前記ホスト・コンピュータと
    アレイ制御装置を相互接続するnビット双方向データ・
    バスであるという、請求項28に記載の単一命令複数デ
    ータ・プロセッサ。
  30. (30)前記複数のバッファがそれぞれ、前記入出力処
    理手段によって独立にアドレス可能であるという、請求
    項29に記載の単一命令複数データ・プロセッサ。
  31. (31)Nを前記複数のバッファの数とし、nをホスト
    ・メモリ内に記憶されたデータ・ワードの長さとして、
    前記一時記憶手段が、N個のアドレスを有するnビット
    ・ワードとしてアドレス可能であるという、請求項30
    に記載の単一命令複数データ・プロセッサ。
  32. (32)Nを前記バッファの数とし、nをホスト・メモ
    リ内に記憶されたデータ・ワードの長さとして、前記一
    時記憶手段が、n個のアドレスを有するN個のワードと
    してアドレス可能であるという、請求項30に記載の単
    一命令複数データ・プロセッサ。
  33. (33)Mをnビット・ワード中の合計データ長さとし
    、Mを前記複数のバッファの合計数より少ないかまたは
    等しいとして、前記一時記憶手段が、M個の連続するバ
    ッファに分配されたnビット・ワードとしてアドレス可
    能であるという、請求項32に記載の単一命令複数デー
    タ・プロセッサ。
  34. (34)前記制御回路手段が、前記複数のバッファのう
    ちの所定数のものにデータを転送するために、複数のエ
    ネーブル信号を生成するアドレス復号手段を含むという
    、請求項33に記載の単一命令複数データ・プロセッサ
  35. (35)前記制御回路手段がさらに、 (a)所定数のバッファのn個の位置のどの1つから前
    記複数のSIMDメモリにデータを転送するかを決定す
    るためのマルチプレクサ手段と、(b)所定数のバッフ
    ァのn個の位置のどれに前記複数のSIMDメモリから
    データを転送するかを決定するためのデマルチプレクサ
    手段とを含むという、 請求項34に記載の単一命令複数データ・プロセッサ。
  36. (36)前記制御回路手段がさらに、 (a)前記マルチプレクサ手段及び前記デマルチプレク
    サ手段を制御するための制御信号を供給するカウンタ手
    段と、 (b)前記カウンタ手段のトップ・カウントを決定する
    ための比較機構手段と を含むという、請求項35に記載の単一命令複数データ
    ・プロセッサ。
  37. (37)前記入出力処理手段が、 (a)前記複数のバッファのうちの特定のバッファのア
    ドレスを生成し、前記複数のSIMDメモリのうちの特
    定のメモリのアドレスを生成するためのアドレス生成機
    構と、 (b)前記データの流れに対するすべての制御信号を生
    成するためのマイクロプロセッサ及び関連メモリと を含むという、請求項28に記載の単一命令複数データ
    ・プロセッサ。
  38. (38)前記アドレス生成機構が、後続のバッファ・ア
    ドレスのストリングを供給するアドレス待ち行列を含む
    という、請求項37に記載の単一命令複数データ・プロ
    セッサ。
  39. (39)前記プロセッサ及び関連メモリが、前記複数の
    制御信号を生成する入出力プログラムを含むという、請
    求項38に記載の単一命令複数データ・プロセッサ。
  40. (40)前記入出力処理手段がさらに、データ長さが前
    記複数のバッファの数より大きい時、前記ホスト・コン
    ピュータから前記複数のバッファに転送するデータの準
    備を担当するプログラムを含むという、請求項39に記
    載の単一命令複数データ・プロセッサ。
  41. (41)(a)データが2次元転送スキームを利用して
    1システム・クロック・サイクルで転送されるように、
    前記SIMDコンピュータの一時記憶手段とホスト・コ
    ンピュータの間でデータを転送するステップと、 (b)データが前記2次元転送スキームを利用して前記
    1システム・クロック・サイクルで転送されるように、
    前記一時記憶手段と複数のSIMDメモリの間でデータ
    を転送するステップと を含む、大規模並列SIMDコンピュータでデータの2
    次元入出力を行なうための方法。
  42. (42)一時記憶手段とホスト・コンピュータの間でデ
    ータを転送する前記ステップが、 (a)第1のシステム・クロック・サイクルで、前記ホ
    スト・コンピュータからのデータを、前記一時記憶手段
    を含む複数のバッファに分配するステップと、 (b)第2のシステム・クロック・サイクルで、前記一
    時記憶手段からのデータを、ホスト・コンピュータの所
    定の領域に分配するステップとを含む、請求項41に記
    載の方法。
  43. (43)ホスト・コンピュータからのデータを分配する
    前記ステップがさらに、 (a)前記複数のバッファのうちの所定数のものにデー
    タを転送するために、複数のエネーブル信号を生成する
    ステップと、 (b)Nを前記複数のバッファの数とし、nを前記複数
    のバッファの個々のバッファの幅として、前記ホスト・
    コンピュータからのデータを、N個のアドレスを有する
    nビット・ワードとしてアドレス可能な前記複数のバッ
    ファのうちの連続するバッファのM個のセグメントに転
    送するステップと を含むという、請求項42に記載の方法。
  44. (44)一時記憶手段と複数のSIMDメモリの間でデ
    ータを転送する前記ステップが、 (a)第1のシステム・クロック・サイクルで、前記一
    時記憶手段からのデータを、前記複数のSIMDメモリ
    を含む複数のプレーンに分配するステップと、 (b)第2のシステム・クロック・サイクルで、前記複
    数のプレーンからのデータを、前記一時記憶手段を含む
    複数のバッファに分配するステップと を含むという、請求項41に記載の方法。
  45. (45)前記一時記憶手段からのデータを分配する前記
    ステップが、 (a)前記複数のバッファのn個の位置のどの1つを、
    前記SIMDメモリに転送するかをマルチプレクサによ
    って決定するステップと、 (b)Nを前記複数のバッファの数とし、nを前記複数
    のバッファの個々のバッファの幅として、前記一時記憶
    手段から、n個のアドレスを有するNビット・ワードと
    してアドレス可能な前記複数のプレーンにデータを転送
    するステップと を含むという、請求項44に記載の方法。
  46. (46)n個の位置を決定する前記ステップが、前記マ
    ルチプレクサを制御するための1組の制御信号を生成す
    るステップを含むという、請求項45に記載の方法。
  47. (47)前記複数のプレーンからのデータを分配する前
    記ステップがさらに、 (a)前記複数のプレーンから前記複数のバッファのn
    個の位置のどの1つにデータを転送するかをデマルチプ
    レクサによって決定するステップと、(b)Nを前記複
    数のバッファの数とし、nを前記複数のバッファの個々
    のバッファの幅として、前記複数のプレーンから、N個
    のアドレスを有するnビット・ワードとしてアドレス可
    能な前記複数のバッファのうちの連続するバッファのM
    個のセグメントにデータを転送するステップと を含むという、請求項44に記載の方法。
  48. (48)n個の位置を決定する前記ステップが、前記マ
    ルチプレクサを制御するための1組の制御信号を生成す
    るステップを含むという、請求項47に記載の方法。
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