JPH03144783A - 入出力システム - Google Patents

入出力システム

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JPH03144783A
JPH03144783A JP2263254A JP26325490A JPH03144783A JP H03144783 A JPH03144783 A JP H03144783A JP 2263254 A JP2263254 A JP 2263254A JP 26325490 A JP26325490 A JP 26325490A JP H03144783 A JPH03144783 A JP H03144783A
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JP
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data
input
buffers
simd
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JP2263254A
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Robert S Jaffe
ロバート・エス・ジヤフイー
Hungwen Li
ハンウエン・リー
Margaret M L Kienzle
マーガレット・メリー・ローア・キーンシル
Ming-Cheng Sheng
ミンチエン・シエン
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356—Indirect interconnection networks
    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
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    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＳＩＭＤ並列コ並列コンピユー入用カシステ
ムに関し、具体的にはＳＩＭＤシステムの入出力速度を
大福に増加させる２次元データ転送スキームを供給する
ことのできる、ＳＩＭＤコンピュータの各処理要素ごと
に個別の一時記憶パツファを用いた、分散入出力システ
ムに関する。
Ｂ、従来技術、及びその課題 すべての分野の科学者及び技術者は、その仕事を進める
ために対してコンピュータに依存するようになってきて
おり、この依存によって、コンピュータの性能がほぼ５
年ごとに、ある大きさだけ増大すると期待するようにな
ってきた。このコンピュータの性能がその大きさずつ高
まる傾向は、速度が下がってきており、事実、現在使用
できるスーパーコンビニ−夕は、すでにその技術的限界
にある。従来、その限界は、電気信号が光速の約半分の
速度で様々なワイヤ及び相互接続を通って伝播するのに
要する時間の長さに基づいて、毎秒当り約３０億個の浮
動小数点命令、すなわち約３ギガフロツプであった。従
来技術のシステムの欠点は、今日の科学者及び技術者が
直面する多くの間題が、３ギガフロツプの限界をはるか
に越えた性能を有するコンピュータを利用してしか解決
できないことである。
スーパーコンビーータ性能の最近の進歩は、アプリケー
ジ画ンを、並列に作動する多くのプロセッサ間で分割す
ることによって達成されたものである。理論的には、並
列処理コンピュータは、テラフロ、プの範囲の性能を提
供するはずである。これらのコンビュー夕はより大きな
容量及び速度を提供するが、また新しい一連の問題、す
なわち新しいコンピュータのプログラミング、入出力動
作の取扱い、データの操作といった問題をもたらす。
プログラミングの困難さは、プログラムがどれだけ良く
書かれていたとしても、複数のプロセッサを１００％利
用するのは非常に困難だということから生じる。入出力
動作の取扱い及びデータ操作の問題は、これらのタイプ
のコンピュータに関連するデータの量から生じる。プロ
グラミングの問題は、経験から解決することができるが
、入出力及びデータ操作の問題は、コンビ具−夕月の入
出力システムを改良することによって軽減することがで
きる。
第１図に示すように、従来のＳＩＭＤ（単一命令複数デ
ータ）並列システムは、入出力サブシステム３０を介し
てホストコンピュータ２０と対話するＳＩＭＤコンピー
ータ１０を含む。ＳＩＭＤコンピュータ１０は、Ｐｌ、
Ｐ　２−Ｐ　Ｎと番号をつけた、それぞれが非常に簡単
なＣＰＵである複数のプロセッサ１２、プロセッサ１２
同士を接続するネットワーク１３、各プロセッサ用のＭ
ｌ、Ｍ２・・・ＭＮと番号をつけたメモリ１４、及びプ
ロセッサに命令及びクロック・パルスを発行する制御装
置１５を含む、プロセッサ・アレイ１１から構成される
。入出力サブシステム３０は、通常、ＳＩＭＤコンピュ
ータ１０とホスト２０の間でのデータの転送を担当する
ステージング・メモリを含む。
ファイン・ブレインド大規模並列ＳＩＭＤシステムでは
、次々に１つずつ命令がプロセッサ・アレイに同時に同
報通信され、各命令が異なるデータに適用される。
従来から、ファイン・グレインドＳＩＭＤ並列システム
は、イメージ本位のコンピユーテイングをそのアプリケ
ージ習ンの重点としており、したがってイメージやマト
リックス・データなど規則的な構造の２次元データを取
り扱うためにのみ設計された入出力システムをもたらし
た。ＳＩＭＤコンピュータ・システムの入出力速度は、
ＦＮ×１メツシュとして配列されたＮプロセッサＳＩＭ
Ｄシステムでは、１マシン・サイクル１当り、ｆｆ項目
のデータシステムとの間で入出力されないために、通常
は遅い。はとんどのファイン・グレインドＳＩＭＤ並列
システムはメツシュ・ネットワークによって接続され、
それらの入出力は、ホストとＳＩＭＤシステムの１つの
境界行／列の間でデータをシフトすることによって行な
われる。このタイプのデータ転送は、１次元であると考
えられる。
それに加えて、データは、特定のデータを所望のプロセ
ッサに割り当てることができるよつに、ホストによって
予め配列しなければならない。規則的なデータ構造のみ
を取り扱つ際の入出力速度が遅く、能力が制限されてい
るため、ＳＩＭＤコンピュータは狭い適用範囲に制限さ
れている。
従来技術のＳＩＭＤ入出力システム内で使用されるメツ
シュ本位の行／列シフト・スキームの第２の欠点は、プ
ログラミングの困難さである。入出力機能が現タスクの
実行とオーバーラツプするので、プログラマは、コンビ
ニ−ティング用の命令の間に入出力用の命令を挟まなけ
ればならない。
この状況により、まったく読み取ることのできないコー
ドがもたらされ、かつプロゲラえングがアセンブリ言語
のレベルに留まることになる。
ＳＩＭＤコンピュータで現在用いられている従来技術の
入出力サブシステムの第３の態様は、コーナー回転機能
の取扱いである。コーナー回転機能は、ホストとＳＩＭ
Ｄシステムでデータの配列が異なることから生じる現象
である。たとえば、Ｎ個の３２ビツト・ワードは、ホス
ト内ではそれぞれが３２ビツト幅のＮ個の連続するワー
ドとして配列される。しかし、転送時には、これらのデ
ータ・ワードは、各プレーンがＮビットを含み、そのそ
れぞれが１つのプロセッサに関連する、ＳＩＭＤメモリ
の３２個のプレーン間に分配される。
この状況は、ＳＩＭＤシステムでは、すべてのプロセッ
サが同じマシン・サイクルで同じメモリ位置にアクセス
する必要があり、かつプレーン編成がそのようなメモリ
・アクセシングを支援するためである。イメージやマト
リックスなど規則的データ構造のコーナー回転は、メツ
シュ本位の行／列シフトによって支援される。しかし、
不規則なデータ構造のコーナー回転は、従来技術の行／
列シフト入出力スキームによって支援されない。
上記のように、従来技術の入出力システムは、現在、ス
テージング・メモリなど集中式のハードウェアとして実
施されている。この手法では、すべてのプロセッサに接
続するために、集中式の入出力システムを必要とし、そ
の結果、入出力システム用に多くのワイヤが必要となる
。米国特許第４７２７４７４号明細書は、大規模並列コ
ンピュータ用のステージング・メモリを開示している。
ステージング・メモリは、ホスト・メモリと局所プロセ
ッサ・メモリの間の非常に複雑なインタフェースである
。このネットワークは、データのバッファリング、置換
、及びシャフリングが可能である。
このスキームを実施するための回路は、複雑であり、複
数のステージを必要とし、非常に多数のプロセッサに容
易に分散できない。
メツシュ本位の行／列シフト・スキームは、ワイヤを節
約するために、入出力システムをメッシユの境界に接続
するが、そろすると、システムの入出力速度が減少する
ので、妥協策である。
米国特許第４３３００４８号明細書は、１次元入出力ス
キームを利用した大規模並列プロセッサ・コンピュータ
を開示している。開示された入出力システムは、入出力
動作用の記憶要素として働く。
システムによって利用される双方向データ・バスの瞬間
的論理状態を、入出力システムの１ビツト・レジスタに
記憶することができ、同様に、１ビツト・レジスタの論
理状態をデータ・バスに読み出すことができる。開示さ
れた入出力システムは、入出力システムの隣接する処理
要素中にビットをシフトすることができる。ビットは、
ただ１方向にのみシフトされ、シタがって、最大処理要
素アレイでは、１ビツトのスライス・データ・ストリー
ム・アレイは、データ・アレイを処理要素アレイ中に移
動するために、ｍ回のシフト動作を必要とする。したが
って、高い入出力速度を維持しながら、配線の複雑さを
軽減する、入出力システムが求められている。
Ｃ０課題を解決するための手段 本発明は、ホスト・コンピュータとＳＩＭＤコンピュー
タの間の双方向データ転送スキームを提供する大規模並
列ＳＩＭＤ用の入出力システムを対象とする。ＳＩＭＤ
コンピュータは、それぞれ複数のＳＩＭＤメモリの１つ
と関連している複数ノ並列に連結されたプロセッサから
なる並列アレイ・プロセッサを有する、−命令複数デー
タ・コンピュータである。入出力システムは、ホスト・
コンピュータとＳＩＭＤコンピュータの間でデータの双
方向２次元転送を行なつための一時記憶手段、及びホス
ト・コンピュータと一時記憶手段の間のデータの流れを
制御し、かつ一時記憶手段と複数のＳＩＭＤメモリの間
のデータの流れを制御するための入出力処理手段を含む
。一時記憶手段は、本発明の図の実施例では、それぞれ
複数のＳＩＭＤメモリの１つと直接関連している複数の
バッファ１及びホスト・コンピュータと一時記憶手段の
間と、一時記憶手段とＳＩＭＤメモリの間でのデータ転
送のために、タイミング信号及び選択信号を供給するた
めの制御回路手段を含む。一時記憶手段は、所定の２次
元パターンで複数のバッファにデータを分配し、かつ１
システム・クロック・サイクルで、転送に適したファー
マットでデータを配列することにより、データの転送を
行なう。
本発明の入出力システムの入力動作は、２ステツプ・プ
ロセスであり、第１のステップでホスト・コンピュータ
・メモリから複数のバッファにｆ　−夕を転送し、第２
のステップで複数のバッファからＳＩＭＤメモリへデー
タを転送する。ホスト・コンビ５−夕から複数のバッフ
ァヘデータを転送する場合、入出力処理手段は、転送さ
れるホスト・メモリ内のデータ・ブロックの開始アドレ
スである入出力データ・ポインタ、及びホスト・コンピ
ュータの入出力装置に転送される項目の合計数である入
出力データ長さを書き込む。入出力データ・ポインタ及
び入出力データ長さの転送が完了すると、入出力処理手
段は、データ転送を呼び出す。ホスト・コンピュータ・
メモリからのデータ・ブロックは、入出力処理手段内に
あるアドレス生成機構のアドレス待ち行列にＭ対のセグ
メント開始アドレス及びセグメント長さをロードさせる
ことによって、複数のバッファの連続バッファのＭ個の
セグメントに分配される。このデータ転送の操作及び制
御は、入出力処理手段及び制御回路手段によって達成さ
れる。複数のバッファからＳＩＭＤメモリへデータを転
送する場合、入出力処理手段は、ＳＩＭＤメモリの開始
アドレス及び長さをアドレス生成機構にロードし、その
後、データ転送を呼び出す。この場合も、このデータ転
送の操作及び制御は、入出力処理手段及び制御回路手段
によって行なわれる。ホスト・コンピュータ・メモリと
複数のバッファの間のデータ転送は、入出力チャネルを
介して行なわれ、複数のバッファと複数のＳＩＭＤメモ
リの間のデータ転送は、局所データ・バスによって行な
われる。
本発明の入出力システムの出力動作も２ステツプ・プロ
セスであり、第１のステップで複数のＳＩＭＤメモリか
ら複数のバッファへデータを転送し、第２のステップで
複数のバッファからホスト・コンピュータ・メモリへデ
ータを転送する。出力動作は、入力動作の逆の活動及び
機能を必要とする。
本発明の入出力システムは、Ｎプロセッサ・システムの
場合、従来技術で利用された６７列シフト入出力システ
ムよりｆ１倍大きい入出力速度を支援する、２次元入出
力スキームを提供する。２次元であるため、規則的デー
タ構造の効率的転送、ならびに疎マトリックスやグラフ
ィック・データなどの不規則データ構造の転送が可能で
ある。この能力により、ユーザは、データを任意の所定
のパターンでプロセッサ内にマツプすることができる。
本発明はまた、入出力システムとＳＩＭＤコンピュータ
の間の配線の複雑さを軽減する分散構造も提供する。そ
れに加えて、入出力システムは、入出力プログラミング
をコンピユーテイングから分１して、並列システムのプ
ログラミングの労力を軽減する。
本発明は、一時記憶手段を入出力システムの一体的分散
構造要素として組み込むことによって、２次元データ転
送が実施でき、それによりｆｌビット／サイクルからＮ
ビット／サイクルへ入出力データ速度を増す点で効用が
ある。このタイプの入出力システムは、どのＳＩＭＤコ
ンピュータ・システムの動作効果をも大きく増大させ、
またプロセッサ同士を接続するネットワークから独立し
ているために、複数のＳＩＭＤコンピュータ・システム
内で用いることができる。入出力システムによって利用
されるアドレシング・スキームにより、本発明を、メツ
シュ、多形トーラス、ハイパーキ一−ブ、その他のネッ
トワーク接続形状を利用したネットワークで利用するこ
とができる。
Ｄ、実施例 大規模並列ＳＩＭＤコンピュータ・システム用入出力シ
ステムは、ＳＩＭＤコンピュータとそのホストの間のデ
ータ転送を担当する。第２図は、ＳＩＭＤコンピーータ
・システムの基本ブロックを示ス。システムは、メイン
フレーム・コンピュータまたはマイクロプロセッサと関
連するメモリからなるホスト・コンピュータ２００．Ｓ
ＩＭＤコンピュータ１００、及びホスト・コンピュータ
２００とＳＩＭＤコンピュータ１００を接続する入出力
システム３００を含む。本発明の入出力システム３００
は、ホスト・コンピュータ２００とＳＩＭＤコンピュー
タ１００の間の双方向２次元データ転送を実施する。
ＳＩＭＤコンピュータ１００は、Ｐｌ、Ｐ２−・・ＰＮ
と番号をつけた複数の処理要素１２０、個々の処理要素
１２０を接続するネットワーク１３０、及びＭＬ　Ｍ２
・−Ｍ　Ｎと番号をつけた複数のＳＩＭＤ記憶装置１４
０を有するプロセッサ・アレイヲ含む。ＳＩＭＤコンピ
ュータ１００は、並列に連結され操作される非常に多数
の個々の処理要素１２０を有する並列アレイ・プロセッ
サである。
ＳＩＭＤコンピュータ１００は大規模に並列であり、処
理要素１２０の数Ｎが非常に大きく、たとえば、個々の
処理要素が１００万個以上ある。ＳＩＭＤコンピュータ
１００は、処理要素のための命令ストリームを生成し、
またコンピュータに必要なタイミング信号を供給する制
御装置１５０を含む。ネットワーク１３０は、個々の処
理要素１２０のための相互接続手段であり、メツシュ、
多形トーラス、ハイパーキューブなど多くの形状を取る
ことができる。複数の記憶装置１４０は、個々の処理要
素１２０用のデータを即座に記憶するためのものであり
、処理要素１２０の数と記憶装置１４０の数の間には１
対１の対応がある。
本発明の入出力システム３００は、入出力プロセッサ（
ＩＯＰ）３２０に結合された一時記憶手段３１０を含む
。入出力システム３００の２次元データ転送スキームは
、一時記憶手段３１０によって提供される。第２図に示
した実施例では、一時記憶手段３１０が、Ｂｌ、Ｂ２・
・−ＢＮと番号をつけた複数のバッファ３３０を含む。
複数のバッファ３００のそれぞれが、複数のＳＩＭＤ記
憶装置１４０の１つと関連している。したがって、本発
明の入出力システムは、入出力データ転送機能を、各プ
ロセッサ１２０に対して１つずつ、Ｎ個に分割すること
により、分散手法を利用するものである。一時記憶手段
３１０によって転送されるデータは、所定の２次元パタ
ーン内で前記複数のバッファに分配され、データはまた
、１システム・クロック・サイクルで、転送に適したフ
ォーマットに配列される。
本発明の入出力システム３００を第２図のような分離し
たエンティティとして構成することもでき、個々の要素
を他のＳＩＭＤシステム・コンポーネントに組み込むこ
ともできる。たとえば、ＩＯ２機能をホスト２００によ
って実行することもでき、一時記憶手段を、ＳＩＭＤプ
ロセッサ・アレイ１１０に直接組み込むこともでき、あ
るいはその両方を同時に行なつこともできる。第３図は
、上記の両方のオプシ冒ンを利用したＳＩＭＤシステム
のブロック・ダイヤグラムである。
第４図を参照すると、ホスト・コンピュータ２００と、
その中に組み込まれた本発明の入出力システムの一時記
憶手段３１０を含むＳＩＭＤコンピュータｌＯＯと、９
隠した要素としてのｌ０Ｐ３２０とを有する、ＳＩＭＤ
システムの他の実施例の詳細なダイヤグラムが図示され
ている。入出力システムはさらに、ＳＩＭＤコンピュー
タ１００とホスト・コンピュータ２００の間のデータ転
送に利用される入出力チャネル３４０を含む。入出力チ
ャネル３４０は、ホスト・コンピュータ２００と入出力
プロセッサ手段３２０１ホスト・コンピュータ２００と
一時記憶手段３１０１及びホスト・コンピュータ２００
とアレイ制御装置１５０を相互接続するｎビットの双方
向データ・バスである。ｎビット双方向データ・バス３
４０は、アプリケージ１ンに応じて多数のタイプのデー
タ・ワードを取り扱うことができる。たとえば、入出力
チャネル３４０は、１ビツト、８ビツト、１６ビ、ト、
及び３２ビツトのデータ・ワードを取り扱うことができ
る。入出力プロセッサ手段３２０は、ＳＩＭＤコンピュ
ータ１００との間の入出力データの流れ全体だけでなく
、コンピュータ１００内のデータの流れも制御する。入
出力プロセッサ手段３２０は、アドレス生成機構３５０
、アドレス待ち行列３３０．マイクロプロセッサ、及び
関連メモリ３７０を含むプロセッサである。
上記の入出力システムは、双方向２次元データ転送がで
きるＶ＆置である。データの入力は、ホスト・コンピュ
ータ２００のメモリから一時記憶手段３１０へ、その後
、一時記憶手段３１０から複数のＳＩＭＤメモリ１４０
ヘデータを転送することによって行なわれる。データの
出力は、データの入力を含むステップの順序を逆にして
同様の２ステツプ・プロセスで行なわれる。
ホストから−へのデータの データをホスト・コンピュータ２００のメモリから、一
時記憶手段３１０を含む複数のバッファ３３０に転送す
るために、入出力プロセッサ３２０は、ホスト・コンピ
ュータ２００のメモリ内のデータの開始アドレスである
「入出力データ・ポインタ」、及び３２ビツト・ワード
のデータの長さである「入出力データ長さ」を、ホスト
・コンピュータ２００の入出力装置に書き込む。この入
出力装置は、ディスク駆動装置や直接メモリ・アクセス
装置などどんなタイプの入出力装置でもよい。この情報
の転送が完了すると、入出力プロセッサ３２０は、ホス
ト・コンピュータのメモリから一時記憶手段３１０への
データ転送を呼び出す。
マイクロプロセッサ及びメモリ３７０は、「入出力デー
タ・ポインタ」及び「入出力データ長さ」の生成を担当
する入出力プログラムだけでなく、転送を呼び出すため
に必要な命令も含んでいる。
アドレス生成機構３５０は、特定のバッファ８３０に対
するアドレスの生成を担当する。入出力プロセッサ３２
０は、アドレス生成機構３５０のアドレス待ち行列３６
０に、「セグメント開始アドレス」及び「セグメント長
さ」をロードし、その後、データ転送のためにアドレス
生成機構３５０及びホスト入出力装置を同時に呼び出す
。アドレス生成機構３５０とホスト・コンピュータ２０
０の入出力装置とは、各データ転送ごとに同期させなけ
ればならない。アドレス待ち行列３３０は、アドレスの
多数のセグメントを記憶することができる先入れ先出し
くＦ　Ｉ　ＦＯ）式待ち行列である。
ホスト・コンピュータ２００のメモリ内の連続したデー
タ・ブロックについては、データを連続するバッフｙ３
３０からなるＭ個のセグメントに分配する。この転送の
場合、入出力プロセッサ３２０は、Ｍ対の「セグメント
開始アドレスＪ　　（ＳＡ）及び「セグメント長さ」　
（Ｌ）を、アドレス生成機構３５０のアドレス待ち行列
３６０にロードする。「セグメント長さ」の合計は、ホ
スト入出力装置に書き込まれた「入出力データ長さ」に
等しい。Ｍ対の「セグメント開始アドレス」及び「セグ
メント長さ」を受け取ったのに応じて、アドレス生成機
構３５０は、次のアドレスを生成する。
５Ａ（１）、５Ａ（１）◆１．．．．．．５Ａ（１）◆
Ｌ（１）−１，（ＵＳＡ（２）　、５Ａ（２）◆１．．
．．．．５Ａ（２）◆Ｌ（２）−１，（２）ＳＡ（Ｍ）
、ＳＡ　（Ｍ）◆１．．．．．．　　ＳＡ（Ｍ）＋Ｌ（
Ｍ）−１，（３）上記の転送手順がそのままうまく適用
できない状況または場面があり得る。すなわち、転送さ
れるデータ・ブロックが、所与のバッファの数より大き
な入出力データの長さを有する時、及びデータ・プロ、
りが、バッファ幅より大きなワード・サイズ、通常は３
２ビツトを有する時である。
「入出力データ長さ」が所与のバッファの数より大きい
データ・ブロックを転送するには、入出力プロセッサ３
２０は、マイクロプロセッサ３７０によるプログラム実
行を呼び出し、マイクロプロセッサ３７０は、数ステッ
プでデータ・ブロック全体を転送する。このプログラム
は、各ステップで、データ転送の最大サイズがバッファ
３３０の数より小さいことを保証する。ワード・サイズ
がバッファ幅より大きなデータ・ブロックを転送するに
は、ホスト・コンピュータ２００は、ワード・サイズが
３２より大きくならないよろに、データを準備しなけれ
ばならない。
データ転送で生じる第３の状況は、データ・ワードがバ
ッファ幅より小さい状況である。この場合、ワード・サ
イズがバッファ幅より小さいデータをホスト・コンピュ
ータ２００のメモリ内で３２ビツト・ワードにパックし
、１回の転送で複数のバッファに分配することができる
。たとえば、４バイトのデータを１つの３２ビツト・ワ
ードにパックして、１回の転送で４つの連続バッファに
分配することができる。そのような転送の場合、入出力
プロセッサ３２０は、「セグメント開始アドレス」、「
セグメント長さ」及び「データ・タイプ」を、アドレス
生成機構３５０のアドレス待ち行列３６０にロードする
。この入力情報から、アドレス生成機構３５０は、ＡＤ
ＤＲＥＳＳ、ＢＵＦＦＥＲ（アドレス・バッファ）信号
、及びＡＤＤＲＥＳＳ、ＤＡＴＡＴＹＰＥ　（アドレス
・データタイプ）信号を生成し、それが信号バス３３０
によって一時記憶手段３１０に運ばれる。ＡＤＤＲＥＳ
Ｓ、ＢＵＦＦＥＲは、特定のバッファ３３０の識別番号
を示す信号であり、ＡＤＤＲＥＳＳ、ＤＡＴＡＴＹＰＥ
は、特定のデータ・ワード内に何ビットあるかを示す２
ビツト情報コードである。ＡＤＤＲＥＳＳ、ＤＡＴＡＴ
ＹＰＥのコードは次のとおりである。ＯＯは転送されて
いるデータが１ビツト・タイプであることを表し、０１
は転送されているデータが８ビツト・タイプであること
を表し、１０は転送されているデータが１８ビツト・タ
イプであることを表し、１１は転送されているデータが
３２ビツトであることを表す。一時記憶手段３１０は、
ＡＤＤＲＥＳＳ、ＢＵＦＦＥＲ及びＡＤＤＲＥＳＳ、Ｄ
ＡＴＡＴＹＰＥを復号する。ＡＤＤＲＥＳＳ、ＤＡＴＡ
ＴＹＰＥを復号すると、複数のバッファがアドレスされ
、たとえば、１つの３２ビツト・ワードにパックされた
４バイトのデータに関する転送では、ＡＤＤＲＥＳＳ、
ＢＵＦＦＥＲの最後の２ビツトは「ドント・ケア」とし
て取り扱われ、したがって４つのバッファが、データを
受け取るために復号される。同じ３２ビツト・ワードは
、同じマシン・サイクルで４つのバッファに書き込まれ
る。マイクロプロセッサ３７０によって実行される入出
力プログラムは、その後、第２バイト、第３バイト、及
び第４バイトを適当な位置に回転する。他のデータ・タ
イプの場合の復号も同様にして実行され、入出力プロセ
スは、マイクロプロセッサ３７０内に含まれる入出力プ
ログラムの助けを借りて完了する。
第５図を参照すると、一時記憶手段３１０の実施例の詳
細なブロック・ダイヤグラムが示されている。図では一
時記憶手段３１０は、複数のバッファ３３０及びその基
本的支援構成要素または回路、ならびに２つのコマンド
信号を供給するアドレス生成機構３５０及びＳＩＭＤメ
モリ１４０から構成されている。基本的構成要素とは、
アドレス・デコーダ３１１．ＭＵＸＮ−ＭＵＸｌで表さ
れるＮ個のマルチプレクサから構成される多重化回路手
段３１４、ＤＭＵＸＮ−ＤＭＵＸｌで表されるＮ個のデ
マルチプレクサから構成される多重化解除回路手段３１
８、カウンタ回路３１６、及び比較機構回路３１７であ
る。各構成要素については、次段で記憶手段３１０の動
作の説明と同時に詳しく説明する。上記のように、アド
レス生成機構３５０は、ＡＤＤＲＥＳＳ、ＢＵＦＦＥＲ
及びＡＤＤＲＥＳＳ、ＤＡＴＡＴＹＰＥを一時記憶手段
３１０に出力する。これら２つの信号は、一時記憶手段
３１０に入り、アドレス・デコーダ３１１によって復号
される。アドレス・デコーダ３１１は、次式で与えられ
る複数のエネーブル信号を生成する。
ＥＮ　（ｉ、　　ｊ）、ｋ　　　　　　　　　　　　（
４）上式で １　≦　ｉ　　ｆａｆｌ　　　　　　　　　　　（５）
１　：ａ　ｊ　　≦　ｆｌ　　　　　　　　　　　（６
）１　≦　ｋ！３２　　　　　　　　　　　（７）ｌ及
びｊで定義されるマトリックス空間は、バッファの合計
数を表し、ｋは特定のバッファの全容量を表す。システ
ム内のバッファの合計数はＮに等しく、シたがって、エ
ネーブル信号の合計数は３２×Ｎである。式（４）で表
され、線３１２上を運ばれる各エネーブル信号は、関連
するバッファ位置３３０　（Ｂｌ、Ｂ２・・・ＢＮ）で
のロードを制御する。エネーブル信号が論理１、すなわ
ち高状態の時、関連するバッファ位置が、ロードまたは
記憶のためにエネーブルされ、そうでない場合はディス
エーブルされる。ＡＤＤＲＥＳＳ、ＤＡＴＡＴＹＰＥが
１１（３２ビツト・データタイプ）の場合、３２個のエ
ネーブル信号ＥＮ　（ｓ＋　　ｔ）−ｒは高状態にある
。ただし、Ｓ及びｔはそれぞれ次式で与えられる。
ｓ　＝ＡＤＤＲＥＳＳ、ＢＵＦＦＥＲ／　Ｎ　　　　　
　　　　（８）ｔ　＝ＡＤＤＲＥＳＳ、ＢＵＦＦＥＲ−
（Ｎ’ｓ）　　　　　　　　（９）式（８）でＮによる
除算は、除算の余りを切り捨てる整数除算であることに
留意されたい。
ＡＤＤＲＥＳＳ、ＤＡＴＡＴＹＰＥが１０（１６ビツト
・データタイプ）の場合、ＥＮ（ｓ、ｔｌ）、　ｒ　１
及びＥＮ（ｓ、ｔ２）、ｒ２は高状態にある。ただし、
ｓ、ｔｌ、ｔ２、ｒｌ、ｒ２はそれぞれ次式で与えられ
る。
ｓ　＝ＡＤＤＲＥＳＳ、ＢＯＦＦＥＲ／　Ｊ’Ｔ４　　
　　　　　　（１０）ｔｌ　＝ＡＤＤＲＥＳＳ、ＢＬＩ
ＦＦＥＲ−（ｓ”Ｈ）、　　　　　　（１１）ｔ２　＝
　ｔｌ◆１　　　　　　　　　　　　　　（１２）ｒｌ
　＝ｒ２　＝１．２．、、、．１６　　　　　　　　　
（１３）データタイプが０１（たとえば、バイト・デー
タタイプ）の場合、４つのデータタイプがアドレスされ
たバッファから始まる４つの連続するバッファ位置に書
き込まれ、ピブト・データタイプ（すなわち、バッファ
・データタイプが００）では、３２個の連続するバッフ
ァ位置が選択される（アドレス・バッファの下位５ビツ
トは無視する）。エネーブル信号の計算は、バイト・デ
ータタイプの信号の場合と同じである。
アドレス・デコーダ３１１は、入出力プロセッサ３２０
からＡＤＤＲＥＳＳ、ＢＵＦＦＥＲ及びＡＤＤＲＥＳＳ
、ＤＡＴＡＴＹＰＥを受け取り、複数のエネーブル信号
を生成する。この手順を使うて、ホスト・コンピュータ
２００からバッファ３３０にデータをロードする。基本
的に、ホスト・コンピュータ１００からのデータは、ｎ
ビット・ワードとしてＮ個のアドレスで分配される。第
６図は、本発明の２次元マツピング・スキームを図示し
たものである。この図に示し、また上記で述べたように
、ホスト・コンピュータからのデータは、ｎビット・ワ
ードとしてＮ個のアドレスで複数のバッファに分配され
る。Ｂ１ないしＢＮで表した各バッファは、各ｎビット
・ワードの開始アドレスを表す。本発明のこの実施例で
は、ｎは、１ビツト、８ビツト、１６ビツト、及び３２
ビツトである。所与のデータのｎビット・ワードのデー
タに対するすべてのエネーブル信号を生成することによ
って、ホスト・コンピュータ２００からのデータの転送
は、１システム・クロック・サイクルで行なわれる。こ
のプロセスの次のステップは、データをバッファ３３０
からＳＩＭＤメモリ装置１４０に転送することであり、
これは、次のシステム・クロック・サイクルで行なわれ
る。
−からＳＩＭＤメモリへのデータの 再び第４図を参照すると、複数のＳＩＭＤメモリ１４０
が、一時記憶手段３１０とＳＩＭＤ処理要素１２０の間
に接続されている。ＳＩＭＤメモリ１４０は、バッファ
３３０とインタフェースし、アドレス生成機構３５０に
よって別々にアドレス可能なメモリ領域を含む。ＳＩＭ
Ｄメモリは、幅Ｎビット、深さｎビットのメモリとして
編成されている。ただし、Ｎはシステム内のプロセッサ
の合計数であり、Ｄは実施態様に応じて選択した値であ
る。ＳＩＭＤメモリは、それぞれがＮビットのメモリか
ら構成されるＤブレーンと見なすことができる。特定の
プレーン内の各ビットは、ＡＤＤＲＥＳＳ、ＥＸＴＭＥ
Ｍ、ＢＩＴとして表され、０．１．、、、、Ｎ−１の範
囲に及ぶ。
この転送では、Ｎバッファ３３０は、それぞれがＮビッ
トを含む３２個のプレーンとして編成される。各バッフ
ァ・プレーンは、ＡＤＤＲＥＳＳ。
ＢＵＦＦＥＲ，ＰＬＡＮＥによってアドレスされる。各
システム・クロッグ・サイクルごとに、ＡＤＤＲＥＳＳ
、ＢＵＦＦＥＲで指定される゛バッファのＡＤＤＲＥＳ
Ｓ、ＢＵＦＦＥＲ，ＰＬＡＮＥで指定されるビットが、
ＡＤＤＲＥＳＳ、ＥＸＴＭＥＭでｔ旨定されるＳＩＭＤ
メモリのＡＤＤＲＥＳＳ、ＥＸＴＭＥＭ、ＢＩＴで指定
されるビットに転送される。入出力プロセ、す３２０は
、バッファからＳＩＭＤメモリへのデータの入力を担当
する。
入出力プロセッサ３２０は、アドレス生成機構３５０に
、ｒｓＩＭＤメモリ開始アドレス」及びｒＳＩＭＤ長さ
」をロードし、その後、転送開始のためにアドレス生成
機構３５０を呼び出す。
次に第５図を参照して、転送のための厳密な機構につい
て説明する。マルチプレクサ／デマルチプレクサ手段３
１４は、Ｎ個のバッフｒの３２個の位置のうちの１つを
選択するＮ個の３２−１マルチプレクサ３１５を含む。
すべてのマルチプレクサ３１５は、全体として、複数の
ＳＩＭＤメモリ１４０にＮビットを供給する。マルチプ
レクサ３１５の選択制御は、１つの５ビツト・カウンタ
から構成されるカウンタ手段３１６によって行なわれる
。５ビツト・カウンタは、書き込みサイクルの完了時に
、入出力プロセッサ３２０によって０にリセットされる
。カウンタ３１６は、入出力プロセッサ３２０からＡＤ
ＤＲＥＳＳ、ＤＡＴＡＴＹＰＥを受け取り、ワードの長
さとしてＡＤＤＲＥＳＳ、ＤＡＴＡＴＹＰＥを復号し、
その後、その長さを比較機構３１７に記憶する。各内部
クロック・サイクルごとに、カウンタ３１６の内容が比
較機構の内容と比較される。等しい時、カウンティング
を停止する５ＴＯＰ信号が生成され、こうして、転送が
完了されたことを示す。
第８図を再び参照すると、ホスト・コンピュータからの
ｎビット・ワードが、ＳＩＭＤメモリ１４０へ転送でき
るように配列されている。各バッフｙ　Ｂ　１−ＢＮの
第１ビツトの位置は、まとめて３３５　（１）で表され
、各バッファの第２ビツトの位置は、まとめて３３５（
２）で表され、各バッファのｎ番目のビット位置はまと
めて３３５　（ｉｉ）で表されている。これらのグルー
プは、一時記憶手段３３０からＳＩＭＤメモリ１４０に
転送されるメモリのｎ個のプレーンを表す、この図は、
Ｎ個のバッファすべてのグループを表す。しかし、上記
のように、ホスト・コンピュータから一時記憶手段への
特定の転送に際して、データは、バッファのＭ個のセグ
メントに分配される。ただし、ＭはＮに対応する必要は
ない。したがって、メモリのｎ個のプレーンを表す各グ
ループは、Ｍ個のデータ位置のみを含み、Ｎ個の位置は
含まない。
これらのｎ個のプレーンは、ｎ個のアドレスによってア
ドレスされ、各プレーンはＮビットのデータを含む。
一二−９（Ｉυ土方 入出力システムの出力動作も２ステツプ・プロセスであ
り、ＳＩＭＤメモリ１４０から一時記憶手段３１０への
データ転送と、一時記憶手段３１０からホスト・コンピ
ュータ２００のメモリへの転送を行なう。
ＳＩＭＤメモリから一時記憶手段のバッファへのデータ
転送は、バッファからＳＩＭＤメモリヘのデータ入力の
逆の動作である。入力プロセスでは、ｎビット・ワード
が、複数のマルチプレクサによってＮ個のアドレスに書
き込まれる。出力プロセスでは、ｎ個のアドレスによっ
てアドレス可能なＮワードが、Ｎ個の１−３２デマルチ
プレクサ３１９から構成されるデマルチプレクシング手
段３１８によって、バッファ３３０に転送される。
デマルチプレクサ３１９は、入力プロセスについて述べ
たのと全く同様にして、カウンタ３１６及び比較機＋Ｒ
３１７によって制御される。
バッファからホスト・コンピュータのメモリへのデータ
転送は、ホストからバッファへの入力の逆の動作である
。入力プロセスでは、エネーブル信号がどのバッファに
書き込めるかを決定し、逆のプロセスでは、同じエネー
ブル信号がどのバッファから読み取れるかを決定する。
このプロセスの制御は、入出力プロセッサの入出力プロ
グラムによる。
第６図に戻ると、ＳＩＭＤメモリ１４０内の３３５　（
１）−３３５（ｉｉ）で表されるｎ個のデータ・プレー
ンが、一時記憶手段３３０に転送できるように配列され
る。ｎ個のプレーン３３５（１）−３３５（ｉｉ）は、
Ｎ個のアＰＬ／Ｘによってアドレスされ、各プレーンが
一時記憶手段内での再配置のためにＮ個のアドレスを含
む。
本発明の基礎となる概念は、ホスト・コンピュータとＳ
ＩＭＤシステムの間のデータの迅速な双方向転送のため
の２ステツプ・マツピング・プロセスである。ホストか
らＳＩＭＤネットワークにデータを転送する際、ホスト
・メモリからのデータは、１システム・クロック・サイ
クルでＭ個の連続バッファにマツプまたは分配される。
その後、次のクロック・サイクルで、Ｍ個の連続バッフ
ァ内のデータが、ＳＩＭＤメモリの３２個のプレーンに
分配される。ＳＩＭＤネットワークからホストにデータ
を転送する際には、ＳＩＭＤメモリ内のデータが、１シ
ステム・クロック・サイクルでＭ個の連続バッファに分
配される。次のクロック・サイクルで、Ｍ個の連続バッ
ファ内のデータが、ホスト・コンピュータのメモリに転
送される。上記のように、このデータ操作により、Ｎプ
ロセッサＳＩＭＤシステムでデータ速度が、ｆｆ倍に増
加する。
ＳＩＭＤコンビコンピュータ々な構成で実行することが
できる。好ましい構成は、複数の回路板にＮ個のプロセ
ッサを分散し、いくつかのプロセッサの集合体を１つの
チップ内で実施するものである。システム内の各プロセ
ッサに、関連するメモリ、バッファ、及びマルチプレク
サ／デマルチプレクサの組合せが設けられている時、及
び、プロセッサの各集合体がアドレス・デコーダ、カウ
ンタ、及び比較機構を有する時、第６図のマツピング・
スキームは完全に実現される。上記の分散概念または分
散手法は、バッファとプロセッサ／メモリの間の配線が
１チツプ内のワイヤ内接続になることができるので、Ｖ
ＬＳＩを実施する際に利点がある。この分散手法は、大
規模並列ファイン・グレインドＳＩＭＤコンピュータを
実施する際の配線のボトルネックを軽減する。
Ｅ、効果 本発明によれば、ＳＩＭＤ用の入出力システムにおいて
、高い入力速度を維持しつつ、配線の複雑さを軽減す乞
ことが可能になる。
【図面の簡単な説明】
第１図は、従来技術のＳＩＭＤコンピュータ・システム
のブロック・ダイヤグラムである。 第２図は、本発明の入出力システムの１つの表現を含む
ＳＩＭＤコンピュータ・システムのブロック・ダイヤグ
ラムである。 第３図は、本発明の入出力システムの他の表現を含むＳ
ＩＭＤコンピュータ・システムのブロック・ダイヤグラ
ムである。 第４図は、本発明の入出力システムの他の表現を含むＳ
ＩＭＤコンピュータ・システムの詳細なブロック・ダイ
ヤグラムである。 第５図は、本発明の一時的記憶手段の詳細なブロック・
ダイヤグラムである。 第８図は、本発明の入出力システムによるデータ転送の
ためのマツピング・スキームを表す図である。

Claims (48)

    【特許請求の範囲】
  1. （１）ＳＩＭＤコンピュータが、それぞれ複数のＳＩＭ
    Ｄメモリの１つに関連している複数の並列に連結したプ
    ロセッサを含む並列アレイ・プロセッサを有しており、
    ホスト・コンピュータと前記ＳＩＭＤコンピュータの間
    の２次元データ転送スキームを提供する大規模並列ＳＩ
    ＭＤコンピュータ用の入出力システムであって、 （ａ）前記ホスト・コンピュータと前記複数のＳＩＭＤ
    メモリの間に結合された、前記ホスト・コンピュータと
    前記ＳＩＭＤコンピュータの間の双方向２次元データ転
    送のための一時記憶手段と、（ｂ）前記ホスト・コンピ
    ュータと前記一時記憶手段の間のデータの流れを制御し
    、かつ前記一時記憶手段と前記複数のＳＩＭＤメモリの
    間のデータの流れを制御するための入出力処理手段とを
    含み、 前記一時記憶手段との間で転送されるデータが、所定の
    ２次元パターンで前記一時記憶手段に分配され、１クロ
    ック・サイクルで転送に適したフォーマットに配列され
    る、 入出力システム。
  2. （２）前記一時記憶手段が複数のバッファを含み、前記
    複数のバッファがそれぞれ前記複数のＳＩＭＤメモリの
    １つに関連している、請求項１に記載の入出力システム
    。
  3. （３）前記一時記憶手段が、前記ホスト・コンピュータ
    と前記一時記憶手段の間のデータ転送のため、及び前記
    一時記憶手段と前記ＳＩＭＤメモリの間のデータ転送の
    ためのタイミング信号及び選択信号を供給する制御回路
    手段を含むという、請求項２に記載の入出力システム。
  4. （４）ＳＩＭＤコンピュータがそれぞれ複数のＳＩＭＤ
    メモリの１つに関連している、複数の並列に連結したプ
    ロセッサを含む並列アレイ・プロセッサを有するという
    、ホスト・コンピュータと前記ＳＩＭＤコンピュータの
    間の２次元データ転送スキームを提供する大規模並列Ｓ
    ＩＭＤコンピュータ用の入出力システムであって、 （ａ）前記ＳＩＭＤコンピュータと前記ホスト・コンピ
    ュータの間のデータ転送のための入出力チャネルと、 （ｂ）（ｉ）それぞれ前記複数のＳＩＭＤメモリの１つ
    と関連している複数のバッファと、 （ｉｉ）前記ホスト・コンピュータと前記一時記憶手段
    の間のデータ転送のため、及び前記一時記憶手段と前記
    ＳＩＭＤメモリの間のデータ転送のためのタイミング信
    号及び選択信号を供給する制御回路手段と を含む、前記ホスト・コンピュータと前記ＳＩＭＤコン
    ピュータの間の双方向２次元データ転送のために、前記
    入出力チャネルと前記複数のＳＩＭＤメモリの間に接続
    された一時記憶手段と、（ｃ）前記ホスト・コンピュー
    タと前記一時記憶手段の間のデータの流れを制御し、前
    記一時記憶手段と前記複数のＳＩＭＤメモリの間のデー
    タの流れを制御するための入出力処理手段とを含み、前
    記一時記憶手段によって転送されるデータが、所定の２
    次元パターンで前記複数のバッファに分配され、１クロ
    ック・サイクルで転送に適したフォーマットに配列され
    るという、 入出力システム。
  5. （５）前記入出力チャネルが、前記ホスト・コンピュー
    タと前記入出力処理手段、前記ホスト・コンピュータと
    前記一時記憶手段、及び前記ホスト・コンピュータとア
    レイ制御装置を相互接続するｎビット双方向データ・バ
    スである、請求項４に記載の入出力システム。
  6. （６）前記複数のバッファがそれぞれ３２ビット・バッ
    ファである、請求項４に記載の入出力システム。
  7. （７）前記複数のバッファがそれぞれ、前記入出力処理
    手段によって独立してアドレス可能である、請求項４に
    記載の入出力システム。
  8. （８）Ｎを前記バッファの数とし、ｎをホスト・メモリ
    内に記憶されたデータ・ワードの長さとして、前記一時
    記憶手段が、Ｎ個のアドレスを有するｎビット・ワード
    としてアドレス可能であるという、請求項７に記載の入
    出力システム。
  9. （９）Ｎを前記バッファの数とし、ｎをホスト・メモリ
    内に記憶されたデータ・ワードの長さとして、前記一時
    記憶手段が、ｎ個のアドレスを有するＮ個のワードとし
    てアドレス可能であるという、請求項４に記載の入出力
    システム。
  10. （１０）Ｎを前記バッファの数とし、ｎをホスト・メモ
    リ内に記憶されたデータ・ワードの長さとして、前記一
    時記憶手段が、ｎ個のアドレスを有するＮ個のワードと
    してアドレス可能であるという、請求項８に記載の入出
    力システム。
  11. （１１）Ｍをｎビット・ワード中の合計データ長さとし
    、Ｍを前記複数のバッファの合計数より少ないかまたは
    等しいとして、前記一時記憶手段が、Ｍ個の連続するバ
    ッファに分配されたｎビット・ワードとしてアドレス可
    能であるという、請求項４に記載の入出力システム。
  12. （１２）前記制御回路手段が、前記複数のバッファのう
    ちの所定数のものにデータを転送するために、複数のエ
    ネーブル信号を生成するアドレス復号手段を含むという
    、請求項４に記載の入出力システム。
  13. （１３）前記制御回路手段がさらに、 所定数のバッファのｎ個の位置のうちのどの１から前記
    複数のＳＩＭＤメモリにデータを転送するかを決定する
    ためのマルチプレクサ手段と、所定数のバッファのｎ個
    の位置のうちのどの１つに前記複数のＳＩＭＤメモリか
    らデータを転送するかを決定するためのデマルチプレク
    サ手段とを含むという、請求項１２に記載の入出力シス
    テム。
  14. （１４）前記制御回路手段がさらに、 前記マルチプレクサ手段及び前記デマルチプレクサ手段
    を制御するための制御信号を供給するカウンタ手段と、 前記カウンタ手段のトップ・カウントを決定するための
    比較機構手段とを 含むという、請求項１３に記載の入出力システム。
  15. （１５）前記アドレス復号手段が、前記入出力処理手段
    から受け取ったバッファ識別コードとデータ・タイプ・
    コードから、前記複数のエネーブル信号を生成するとい
    う、請求項１２に記載の入出力システム。
  16. （１６）前記マルチプレクサ手段がＮ個の３２−１マル
    チプレクサを含み、前記マルチプレクサがＮビットのデ
    ータを前記複数のＳＩＭＤメモリに供給するという、請
    求項１３に記載の入出力システム。
  17. （１７）前記デマルチプレクサ手段がＮ個の１−３２デ
    マルチプレクサを含み、前記デマルチプレクサがＮビッ
    トのデータを前記複数のバッファに供給するという、請
    求項１６に記載の入出力システム。
  18. （１８）前記カウンタ手段が１つの５ビット・カウンタ
    を含み、前記カウンタが、前記マルチプレクサ及び前記
    デマルチプレクサに対する選択制御を行なうという、請
    求項１４に記載の入出力システム。
  19. （１９）前記カウンタが、前記入出力処理手段から前記
    データ・タイプ・コードを受け取り、前記データ・タイ
    プ・コードをワード長さとして復号し、さらにその長さ
    を前記比較機構手段に記憶するという、請求項１８に記
    載の入出力システム。
  20. （２０）前記比較機構手段が、前記カウンタのカウント
    を前記ワード長さと比較し、一致したときは前記カウン
    タに停止信号を与えるという、請求項１４に記載の入出
    力システム。
  21. （２１）前記入出力処理手段が、 （ａ）前記複数のバッファのうちの特定のバッファのア
    ドレスを生成し、前記複数のＳＩＭＤメモリのうちの特
    定のメモリのアドレスを生成するためのアドレス生成機
    構と、 （ｂ）前記データの流れに対するすべての制御信号を生
    成するためのマイクロ・プロセッサ及び関連メモリと を含むという、請求項４に記載の２次元入出力システム
    。
  22. （２２）前記アドレス生成機構が、後続のバッファ、ア
    ドレスのストリングを供給するアドレス待ち行列を含む
    という、請求項２１に記載の入出力システム。
  23. （２３）前記プロセッサ及び関連メモリが、前記複数の
    制御信号を生成する入出力プログラムを含むという、請
    求項２２に記載の入出力システム。
  24. （２４）前記入出力処理手段がさらに、データ長さが前
    記複数のバッファの数より大きい時に、前記ホスト・コ
    ンピュータから前記複数のバッファに転送されるデータ
    の準備を担当するプログラムを含むという、請求項２３
    に記載の入出力システム。
  25. （２５）（ａ）それぞれが複数のＳＩＭＤメモリのうち
    の１つと関連している複数の並列に連結されたプロセッ
    サを含む並列アレイ・プロセッサと、（ｂ）前記複数の
    並列に連結されたプロセッサを制御するためのアレイ制
    御装置と、 （ｃ）（ｉ）前記ホスト・コンピュータと前記ＳＩＭＤ
    コンピュータの間の双方向２次元データ転送のために、
    前記ホスト・コンピュータと前記複数のＳＩＭＤメモリ
    の間に結合された一時記憶手段と、 （ｉｉ）前記ホスト・コンピュータと前記一時記憶手段
    の間のデータの流れを制御し、前記一時記憶手段と前記
    複数のＳＩＭＤメモリ間のデータの流れを制御するため
    の入出力処理手段と を含む、ホスト・コンピュータと演算処理要素の前記ア
    レイの間の２次元データ転送スキームを提供する、単一
    命令複数データ・プロセッサ用の入出力システムと を含む、単一命令複数データ・プロセッサ。
  26. （２６）前記一時記憶手段が複数のバッファを含み、前
    記複数のバッファがそれぞれ、前記複数のＳＩＭＤメモ
    リの１つに関連するという、請求項２５に記載の単一命
    令複数データ・プロセッサ。
  27. （２７）前記一時記憶手段が、前記ホスト・コンピュー
    タと前記一時記憶手段の間のデータの転送、及び前記一
    時記憶手段と前記ＳＩＭＤメモリの間のデータ転送のた
    めのタイミング信号及び選択信号を供給する制御回路手
    段を含むという、請求項２６に記載の単一命令複数デー
    タ・プロセッサ。
  28. （２８）（ａ）それぞれが複数のＳＩＭＤメモリの１つ
    と関連している複数の並列に連結されたプロセッサを含
    む並列アレイ・プロセッサと、 （ｂ）前記複数の並列に連結されたプロセッサを制御す
    るためのアレイ制御装置と、 （ｃ）（ｉ）前記ＳＩＭＤコンピュータと前記ホスト・
    コンピュータの間のデータ転送のための入出力チャネル
    と、 （ｉｉ）１システム・クロック・サイクルで複数のバッ
    ファに前記データを所定のパターンで配列し分配するこ
    とにより、前記ホスト・コンピュータと前記ＳＩＭＤコ
    ンピュータの間の双方向２次元データ転送のために、前
    記入出力チャネルと前記複数のＳＩＭＤメモリの間に接
    続され、それぞれが前記複数のＳＩＭＤメモリに直接関
    連している前記複数のバッファと、一時記憶前記ホスト
    ・コンピュータと前記一時記憶手段の間のデータの転送
    、及び前記一時記憶手段と前記ＳＩＭＤメモリの間のデ
    ータの転送のためのタイミング信号及び選択信号を供給
    するための制御手段とを含む一時記憶手段と、 （ｉｉｉ）前記ホスト・コンピュータと前記一時記憶手
    段の間のデータの流れを制御し、前記一時記憶手段と前
    記複数のＳＩＭＤメモリのデータの流れを制御するため
    の入出力処理手段と を含む、ホスト・コンピュータと演算処理要素の前記ア
    レイの間の２次元データ転送スキームを提供する単一命
    令複数データ・プロセッサ用の入出力システムと を含む、単一命令複数データ・プロセッサ。
  29. （２９）前記入出力チャネルが、前記ホスト・コンピュ
    ータと前記入出力処理手段、前記ホスト・コンピュータ
    と前記一時記憶手段、及び前記ホスト・コンピュータと
    アレイ制御装置を相互接続するｎビット双方向データ・
    バスであるという、請求項２８に記載の単一命令複数デ
    ータ・プロセッサ。
  30. （３０）前記複数のバッファがそれぞれ、前記入出力処
    理手段によって独立にアドレス可能であるという、請求
    項２９に記載の単一命令複数データ・プロセッサ。
  31. （３１）Ｎを前記複数のバッファの数とし、ｎをホスト
    ・メモリ内に記憶されたデータ・ワードの長さとして、
    前記一時記憶手段が、Ｎ個のアドレスを有するｎビット
    ・ワードとしてアドレス可能であるという、請求項３０
    に記載の単一命令複数データ・プロセッサ。
  32. （３２）Ｎを前記バッファの数とし、ｎをホスト・メモ
    リ内に記憶されたデータ・ワードの長さとして、前記一
    時記憶手段が、ｎ個のアドレスを有するＮ個のワードと
    してアドレス可能であるという、請求項３０に記載の単
    一命令複数データ・プロセッサ。
  33. （３３）Ｍをｎビット・ワード中の合計データ長さとし
    、Ｍを前記複数のバッファの合計数より少ないかまたは
    等しいとして、前記一時記憶手段が、Ｍ個の連続するバ
    ッファに分配されたｎビット・ワードとしてアドレス可
    能であるという、請求項３２に記載の単一命令複数デー
    タ・プロセッサ。
  34. （３４）前記制御回路手段が、前記複数のバッファのう
    ちの所定数のものにデータを転送するために、複数のエ
    ネーブル信号を生成するアドレス復号手段を含むという
    、請求項３３に記載の単一命令複数データ・プロセッサ
    。
  35. （３５）前記制御回路手段がさらに、 （ａ）所定数のバッファのｎ個の位置のどの１つから前
    記複数のＳＩＭＤメモリにデータを転送するかを決定す
    るためのマルチプレクサ手段と、（ｂ）所定数のバッフ
    ァのｎ個の位置のどれに前記複数のＳＩＭＤメモリから
    データを転送するかを決定するためのデマルチプレクサ
    手段とを含むという、 請求項３４に記載の単一命令複数データ・プロセッサ。
  36. （３６）前記制御回路手段がさらに、 （ａ）前記マルチプレクサ手段及び前記デマルチプレク
    サ手段を制御するための制御信号を供給するカウンタ手
    段と、 （ｂ）前記カウンタ手段のトップ・カウントを決定する
    ための比較機構手段と を含むという、請求項３５に記載の単一命令複数データ
    ・プロセッサ。
  37. （３７）前記入出力処理手段が、 （ａ）前記複数のバッファのうちの特定のバッファのア
    ドレスを生成し、前記複数のＳＩＭＤメモリのうちの特
    定のメモリのアドレスを生成するためのアドレス生成機
    構と、 （ｂ）前記データの流れに対するすべての制御信号を生
    成するためのマイクロプロセッサ及び関連メモリと を含むという、請求項２８に記載の単一命令複数データ
    ・プロセッサ。
  38. （３８）前記アドレス生成機構が、後続のバッファ・ア
    ドレスのストリングを供給するアドレス待ち行列を含む
    という、請求項３７に記載の単一命令複数データ・プロ
    セッサ。
  39. （３９）前記プロセッサ及び関連メモリが、前記複数の
    制御信号を生成する入出力プログラムを含むという、請
    求項３８に記載の単一命令複数データ・プロセッサ。
  40. （４０）前記入出力処理手段がさらに、データ長さが前
    記複数のバッファの数より大きい時、前記ホスト・コン
    ピュータから前記複数のバッファに転送するデータの準
    備を担当するプログラムを含むという、請求項３９に記
    載の単一命令複数データ・プロセッサ。
  41. （４１）（ａ）データが２次元転送スキームを利用して
    １システム・クロック・サイクルで転送されるように、
    前記ＳＩＭＤコンピュータの一時記憶手段とホスト・コ
    ンピュータの間でデータを転送するステップと、 （ｂ）データが前記２次元転送スキームを利用して前記
    １システム・クロック・サイクルで転送されるように、
    前記一時記憶手段と複数のＳＩＭＤメモリの間でデータ
    を転送するステップと を含む、大規模並列ＳＩＭＤコンピュータでデータの２
    次元入出力を行なうための方法。
  42. （４２）一時記憶手段とホスト・コンピュータの間でデ
    ータを転送する前記ステップが、 （ａ）第１のシステム・クロック・サイクルで、前記ホ
    スト・コンピュータからのデータを、前記一時記憶手段
    を含む複数のバッファに分配するステップと、 （ｂ）第２のシステム・クロック・サイクルで、前記一
    時記憶手段からのデータを、ホスト・コンピュータの所
    定の領域に分配するステップとを含む、請求項４１に記
    載の方法。
  43. （４３）ホスト・コンピュータからのデータを分配する
    前記ステップがさらに、 （ａ）前記複数のバッファのうちの所定数のものにデー
    タを転送するために、複数のエネーブル信号を生成する
    ステップと、 （ｂ）Ｎを前記複数のバッファの数とし、ｎを前記複数
    のバッファの個々のバッファの幅として、前記ホスト・
    コンピュータからのデータを、Ｎ個のアドレスを有する
    ｎビット・ワードとしてアドレス可能な前記複数のバッ
    ファのうちの連続するバッファのＭ個のセグメントに転
    送するステップと を含むという、請求項４２に記載の方法。
  44. （４４）一時記憶手段と複数のＳＩＭＤメモリの間でデ
    ータを転送する前記ステップが、 （ａ）第１のシステム・クロック・サイクルで、前記一
    時記憶手段からのデータを、前記複数のＳＩＭＤメモリ
    を含む複数のプレーンに分配するステップと、 （ｂ）第２のシステム・クロック・サイクルで、前記複
    数のプレーンからのデータを、前記一時記憶手段を含む
    複数のバッファに分配するステップと を含むという、請求項４１に記載の方法。
  45. （４５）前記一時記憶手段からのデータを分配する前記
    ステップが、 （ａ）前記複数のバッファのｎ個の位置のどの１つを、
    前記ＳＩＭＤメモリに転送するかをマルチプレクサによ
    って決定するステップと、 （ｂ）Ｎを前記複数のバッファの数とし、ｎを前記複数
    のバッファの個々のバッファの幅として、前記一時記憶
    手段から、ｎ個のアドレスを有するＮビット・ワードと
    してアドレス可能な前記複数のプレーンにデータを転送
    するステップと を含むという、請求項４４に記載の方法。
  46. （４６）ｎ個の位置を決定する前記ステップが、前記マ
    ルチプレクサを制御するための１組の制御信号を生成す
    るステップを含むという、請求項４５に記載の方法。
  47. （４７）前記複数のプレーンからのデータを分配する前
    記ステップがさらに、 （ａ）前記複数のプレーンから前記複数のバッファのｎ
    個の位置のどの１つにデータを転送するかをデマルチプ
    レクサによって決定するステップと、（ｂ）Ｎを前記複
    数のバッファの数とし、ｎを前記複数のバッファの個々
    のバッファの幅として、前記複数のプレーンから、Ｎ個
    のアドレスを有するｎビット・ワードとしてアドレス可
    能な前記複数のバッファのうちの連続するバッファのＭ
    個のセグメントにデータを転送するステップと を含むという、請求項４４に記載の方法。
  48. （４８）ｎ個の位置を決定する前記ステップが、前記マ
    ルチプレクサを制御するための１組の制御信号を生成す
    るステップを含むという、請求項４７に記載の方法。
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