JP2010044487A - 信号処理プロセッサ及び半導体装置 - Google Patents
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Abstract
【解決手段】アドレスデータを記憶するアドレス・レジスタ122と、アドレスデータに対応するメモリ200に記憶されるデータの属性情報を、アドレス・レジスタ122に関連付けて記憶する属性情報保持部124と、デコード部110からのデコード信号と、アドレス・レジスタ122に記憶されるアドレスデータに基づいてメモリ200にアクセスするメモリアクセス部170と、所与のアドレス変位値をアドレスデータに加算し、アドレス更新処理を行うアドレス更新処理部141,161とを含み、アドレス更新処理部141,161は、属性情報に基づいて、アドレス範囲を設定し当該設定されたアドレス範囲内でアドレス更新処理を行うアドレス更新範囲制御処理を行う。
【選択図】図1
Description
データ演算命令をデコードし、デコード結果に基づきデコード信号を生成するデコード部と、
前記デコード信号に基づき前記データ演算命令を実行する命令実行部と、を含む信号処理プロセッサにおいて、
アドレスデータを記憶するアドレス・レジスタと、
前記アドレスデータに対応するメモリに記憶されるデータの属性情報を、前記アドレス・レジスタに関連付けて記憶する属性情報保持部とを含み、
前記命令実行部は、前記デコード信号と、前記アドレス・レジスタに記憶されるアドレスデータに基づいて前記メモリにアクセスするメモリアクセス部を含み、
前記メモリアクセス部が、所与のデータ演算命令に基づいて前記アドレス・レジスタから前記アドレスデータを読み出す際に、所与のアドレス変位値を前記アドレスデータに加算し、アドレス更新処理を行うアドレス更新処理部を含み、
前記アドレス更新処理部は、前記属性情報に基づいて、アドレス範囲を設定し当該設定されたアドレス範囲内で前記アドレス更新処理を行うアドレス更新範囲制御処理を行うことを特徴とする。
前記アドレス範囲を設定するための範囲制御情報を記憶する制御情報保持部を含み、
前記アドレス更新処理部は、前記範囲制御情報と前記属性情報に基づいて前記アドレス更新範囲制御処理を行ってもよい。
前記アドレス・レジスタを複数含み、
前記属性情報保持部は、前記アドレス・レジスタのそれぞれに関連付けられた属性情報を記憶し、
前記デコード部は、前記データ演算命令に基づいて前記アドレス・レジスタの1つを選択し、
前記メモリアクセス部は、選択された前記アドレス・レジスタに記憶されるアドレスデータに基づいて前記メモリにアクセスし、
前記アドレス更新処理部は、前記属性情報として選択された前記アドレス・レジスタに関連付けられた属性情報を用い、選択された前記アドレス・レジスタに対して前記アドレス更新範囲制御処理を行ってもよい。
前記アドレス更新処理部は、所定の複数の前記アドレス・レジスタについて、前記制御情報保持部に記憶される1つの前記範囲制御情報の値を共用して前記アドレス更新範囲制御処理を行ってもよい。
前記属性情報保持部は、関連付けられた前記アドレス・レジスタの一部に設けられていてもよい。
前記アドレス更新処理部は、前記アドレス更新範囲制御処理において、前記アドレス更新処理後のアドレスデータを前記アドレス範囲内で循環させてもよい。
前記アドレス更新処理部は、前記アドレス更新範囲制御処理において、前記アドレスデータを固定する上位ビット数又は前記アドレスデータの更新を許可する下位ビット数を制御することにより前記アドレス範囲を設定してもよい。
前記アドレス更新処理部は、前記所与のアドレス変位値を、前記属性情報に基づいて制御してもよい。
前記属性情報は、前記メモリアクセス部により前記メモリから読み出されるデータ又は前記メモリに書き出されるデータのデータサイズを識別する情報を含んでもよい。
前記制御情報保持部は、前記アドレス・レジスタのそれぞれについて前記アドレス更新範囲制御処理の有無を特定するための制御有無情報を記憶し、
前記アドレス更新処理部は、前記制御有無情報に基づいて、前記アドレス・レジスタのそれぞれについて前記アドレス更新範囲制御処理の有無を制御してもよい。
これらのいずれかの信号処理プロセッサを含むことを特徴とする。
Claims (11)
- データ演算命令をデコードし、デコード結果に基づきデコード信号を生成するデコード部と、
前記デコード信号に基づき前記データ演算命令を実行する命令実行部と、を含む信号処理プロセッサにおいて、
アドレスデータを記憶するアドレス・レジスタと、
前記アドレスデータに対応するメモリに記憶されるデータの属性情報を、前記アドレス・レジスタに関連付けて記憶する属性情報保持部とを含み、
前記命令実行部は、前記デコード信号と、前記アドレス・レジスタに記憶されるアドレスデータに基づいて前記メモリにアクセスするメモリアクセス部を含み、
前記メモリアクセス部が、所与のデータ演算命令に基づいて前記アドレス・レジスタから前記アドレスデータを読み出す際に、所与のアドレス変位値を前記アドレスデータに加算し、アドレス更新処理を行うアドレス更新処理部を含み、
前記アドレス更新処理部は、前記属性情報に基づいて、アドレス範囲を設定し当該設定されたアドレス範囲内で前記アドレス更新処理を行うアドレス更新範囲制御処理を行うことを特徴とする信号処理プロセッサ。 - 請求項1に記載の信号処理プロセッサにおいて、
前記アドレス範囲を設定するための範囲制御情報を記憶する制御情報保持部を含み、
前記アドレス更新処理部は、前記範囲制御情報と前記属性情報に基づいて前記アドレス更新範囲制御処理を行うことを特徴とする信号処理プロセッサ。 - 請求項1及び2のいずれかに記載の信号処理プロセッサにおいて、
前記アドレス・レジスタを複数含み、
前記属性情報保持部は、前記アドレス・レジスタのそれぞれに関連付けられた属性情報を記憶し、
前記デコード部は、前記データ演算命令に基づいて前記アドレス・レジスタの1つを選択し、
前記メモリアクセス部は、選択された前記アドレス・レジスタに記憶されるアドレスデータに基づいて前記メモリにアクセスし、
前記アドレス更新処理部は、前記属性情報として選択された前記アドレス・レジスタに関連付けられた属性情報を用い、選択された前記アドレス・レジスタに対して前記アドレス更新範囲制御処理を行うことを特徴とする信号処理プロセッサ。 - 請求項3に記載の信号処理プロセッサにおいて、
前記アドレス更新処理部は、所定の複数の前記アドレス・レジスタについて、前記制御情報保持部に記憶される1つの前記範囲制御情報の値を共用して前記アドレス更新範囲制御処理を行うことを特徴とする信号処理プロセッサ。 - 請求項1乃至4のいずれかに記載の信号処理プロセッサにおいて、
前記属性情報保持部は、関連付けられた前記アドレス・レジスタの一部に設けられていることを特徴とする特徴とする信号処理プロセッサ。 - 請求項1乃至5に記載の信号処理プロセッサにおいて、
前記アドレス更新処理部は、前記アドレス更新範囲制御処理において、前記アドレス更新処理後のアドレスデータを前記アドレス範囲内で循環させることを特徴とする信号処理プロセッサ。 - 請求項1乃至6のいずれかに記載の信号処理プロセッサにおいて、
前記アドレス更新処理部は、前記アドレス更新範囲制御処理において、前記アドレスデータを固定する上位ビット数又は前記アドレスデータの更新を許可する下位ビット数を制御することにより前記アドレス範囲を設定することを特徴とする信号処理プロセッサ。 - 請求項1乃至7のいずれかに記載の信号処理プロセッサにおいて、
前記アドレス更新処理部は、前記所与のアドレス変位値を、前記属性情報に基づいて制御することを特徴とする信号処理プロセッサ。 - 請求項1乃至8のいずれかに記載の信号処理プロセッサにおいて、
前記属性情報は、前記メモリアクセス部により前記メモリから読み出されるデータ又は前記メモリに書き出されるデータのデータサイズを識別する情報を含むことを特徴とする信号処理プロセッサ。 - 請求項3乃至4及び請求項3乃至4に従属する請求項5乃至9のいずれかに記載の信号処理プロセッサにおいて、
前記制御情報保持部は、前記アドレス・レジスタのそれぞれについて前記アドレス更新範囲制御処理の有無を特定するための制御有無情報を記憶し、
前記アドレス更新処理部は、前記制御有無情報に基づいて、前記アドレス・レジスタのそれぞれについて前記アドレス更新範囲制御処理の有無を制御することを特徴とする信号処理プロセッサ。 - 請求項1乃至10のいずれかに記載の信号処理プロセッサを含む半導体装置。
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